JPS59175774A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はｆｒ規な構成原理ｔこ基づく半導体装置ｐこ関
するものである。

従来半導体装置の主安部分であるｐ−ｎ接合は、拡散法
、合金法、イオン打込み法、生長接合形成法号によって
作らイｔていた。しかしこれ尋の方法で作成したｐ−ｎ
接合は、いずれにおいてもイ細物濃度は統計的に分布し
、空間的にも連続的に変化している。このためたとえば
半導体素子を微細化しようさする時、この不純物濃度が
統計的に分布していることから来る物理的限界が存在し
た。

本発明は半導体層中に不純物を添加する場合、不純物原
子を単原子層の単位で制御し不純物を半導体層内の所定
領域に局在せしめることにより、従来の方法では達成す
ることが出来ない特性を有する半導体装置を提供するこ
とを目的とする。

本発明は半導体材料を母材々して構成された半導体装置
であって、 前記母材内に導入される不純物項域として単原子層もし
くはそれに準する薄層内に不純物が限定された不純物領
域を有する点に特徴がある。

こうした構造は分子線゛エピタキシャル法の開発を待っ
てはじめて実現出来たものである。

本発明の半導体装置は上述の如き特徴ある半導”体積層
愕造を有するが由に、従来の半導体装置では実現出来な
かった棟々の特徴ある特性を有する半導体装置を実現し
得るものである。

なお、不純物の導入は、通常空乏層を含む半導体装置に
おいては単原子層もしくは該空乏層と同号またはそれよ
り薄い単一または複数の層に、特に集中して不純物を含
むか、または特に少なくとも不純物を含む層を１以上含
む如く設計されている。以下の本実施例では不純物を添
加する層は単原子層一層のみであるがこれは多原子層で
あってもよいし、これらの複数の層から成っている場合
でもよい。

階段状の電圧−容量特性を有する半導体装置、および短
チャネルの高速電界効果トランジスタ（ＦＥＴ）の例を
具体的に説明する。

先ず階段状の電圧−容量特性の例について説明する。

Ｓｉの分子線源および砒素の分子緋源を用い基板結晶上
に８１の分子線エピタキシ一層および砒素添加層を交互
に成長させるこきにより第１図に示すような構造をした
多層構造を作成する。１１はＰ型シリコン（Ｓｉ）基板
、１２はシリコン半導体層、１３は砒素号の不純物が局
在しているシリコン層、１４は電極である。この際砒素
の添加時にはＳｉの分子緋源の前にはシャッターをおき
砒素の添加は単分子層以下におさえる。第２図はこのよ
うにして作成した多層構造の不純物原子の分布を示した
ものである。

次に第２図に示すような不純物濃度の分布を有する半導
体装置に電界を印加した場合の特性について説明する。

第２図のごときδ−関数型の不純物濃度分布の両側にお
ける′電界強度の差ΔＥ１は１−次元のボアソノ方程式 を積分することによって求めるこさができる。

但しψは、ポテンシャル・エネルギー、ρ（ｘ）は不純
物による電荷の分布でρ（Ｘ）−ρ。δ（ｘ−ａｉ　）
で表わされる。ここにε８は半導体の静電誘電率ａ１は
不純物層の位置を示す。式（１）をａｌの近情で積分す
ることにより、　ａｉの両側での電界強度の差ΔＥｉは
、 となる。ここで、ρ０を単位面積当りの不純物濃度Ｎｉ
［ｍ−２）におきかえると（２）式のΔＥ１はΔＥ；　
＝　１．５６Ｘ１０−９Ｎ、　〔Ｖ／ｍ、ｌ　　　（３
）となる。

またこの場合厚さｄ　［ｍ　］　０．）半導体層の静電
容量Ｃは１ｍ２当り （４） である。

従って第１図に示した半導体装置の電圧−容量特性は第
３図のように階段状になる。また容量および電圧の段の
大きさは、（３）式から明らかなように不純物濃度およ
び不純物添加層の間隔を適当にすることにより任意に変
えることができる。

本発明の特徴たる単原子層もしくはそれに準する薄層内
に不純物が限定された不純物領域を柑≠弁電界効果トラ
ンジスタに適用した例を説明する。

不純物は局在して設けられ、チャネルから離れた領域に
存在する。ゲート電極に印加した電圧と不純物を含む半
導体層に依存する不純物分布とによりてキャリア濃度が
決められる。

こうした構成上の特徴を有するか故に次の如き利点を有
する。

（１）チャネル領域に不純物を含有しないので、キャリ
アは不純物散乱を受けることがない。従って、より高移
動度となし得る。

通常のＭＯＳＦＥＴの場合、チャネル長（、ｌ）は基板
の不純物濃度（Ｎｉ）に対してｌαＮｉ　−２の関係に
保って設計される。しかし、この場合、基板の不純物濃
度に従って第１表に示す程度のキャリアの移動度を越え
るものはいかなる製造方法を用いても実現し得ない。

これに対し、本発明の半導体装置においては第１表に示
す通り、従来例に比較してはるかに高移動度のＦＥＴを
実現出来る。なお、比較を容易ならしめるため表中、本
発明の場合の添加不純物濃度はチャネル領域におけるデ
ィプレッショノ領域（ｄｅｐｌｅｔｉｏｎ　ｒｅｇｉｏ
ｎ　）で平均した実効的不純物濃度として示した。

（２）短チヤネル化、即ち半導体装置の微細化を表１　
移動度の比較 可能さする。従来ＭＯＳトランジスタの微細化の限界は
基板Ｓｉ中の不純物濃度によって決まるとされていた。

すなわちＭＯＳ）う／ジスタのチャンネル長ｌを小さく
するには、基板の不純物濃度Ｎｉを篩くすることが必安
であり、その最小のチャンネル長ｌ（！：不純物濃度Ｎ
ｉは前述したようにｌαＮ１−２の関係にある。しかし
、不純物濃度Ｎｉを大きくするとＭＯＳ）ランジスタの
チャ／ネル内のポテンシャルの空間的ｆ、ＩＫ動が大き
くなることから、Ｎ１の上限は、約ＩＱ”［ｍ”）であ
る。

この場合不純物原子間の平均距離はＲ”＝１０’ｍりの
チャンネル長をＲ＊の１０倍（１０−７ｍ（１０００人
））以下にするこさは原理的に不可能であった。

しかし、本発明の半導体装置においてはチャネル近傍に
不純物がすく、ポテンシャルの井戸に空間的変動が極め
て小さくすることが出来、従って短チヤネル化を実現す
ることが出来る。

たとえば、Δ／ｉ０Ｓトランジスタの５ｉｎ２とＳｉの
界面からノ単さＤの範囲にある不純物原子数と同数の不
純物原子をＳｉＯ□すＳｉの界面から距離りだけはなれ
た単原子層だけ集中して添加した場合を考えてみる。従
来の基板に不純物を均一に添加した場合のＭＯＳ）ラン
ジスタのチャンネルのポテンシャルの空間変動は〜ｅ２
／ε５ε。Ｐで与えられるのに対し、単原子層に添加し
た場合（こけポテンシャルの変動は の変動は（Ｒ’／Ｄ）３倍だけ小さくなる。ここでＲ／
”　は単原子層内の不純物原子間の平均距離である。

これを不純物濃度の上限Ｎｌ　”　１０２４ｍ　”とす
るとＲ＊＝１０　　’ｍ、Ｒ”’＝０．５Ｘ１０　　ａ
ｍとなり、Ｄ＝５００人とするき、従来の場合より、チ
ャンネルにおけるポテンシャルの変動は１／１００以下
になる。

チャネル内のポテンシャルの変動が少ないこさから尚周
波での雑晋も低い。

（３）　　多数の半導体素子のしきい値のばらつきが小
さくなる。従って歩留りが向上する。

これは前述した通りチャネル近傍に不純物がなく、ポテ
ンシャルの井戸ζこ空間的変動が極めて小さくなるため
である。ポテンシャルの井戸の空間的変動が大きい場合
、ゲート電圧■。によってドレイン電流■９がどの様に
立ち上るかを測定すると、ゲート電圧のしきい電圧値（
Ｖ、ｈ）がはっきりしなくなる。しかも多数の半導体素
子において、このしきい電圧値が統計的にばらつくこと
となる。

本発明の構成においてはこうした問題点は大巾に小さい
ものと１ａＬ、得る。

即ち、しきい電圧近傍でのソースとドレイン間の電流の
立ち上がりが鋭くなる。

実施例 Ｓｉおよび砒素の分子線源を用いてＳｉのｎ型基板結晶
１上に厚さａｍ１０　　’ｍ（１０００人）のＳｉ単結
晶層１２および単原子層内にＡｓを１０　　ｍ（１０１
２ｃｍ−２）添加したＳｉ層１３を交互に分子線エピタ
キシャル法によって成長させ第１図に示した積層構造を
作成する。艷にこの積層構造表面上にＡＩ！を電子線蒸
着してショットキー電極１４を形成する。なお装置の面
積はｌＱ　　ＸＩＯｍである。この半導体装置の電圧−
静を容量特性は第３図に示すような階段状になった。Ｓ
ｌの分子線エピタキシ一層の厚さｌＸｌ０　”ｍ（１０
０人）から１’０−６ｍ（１００００人）不純物添加層
の１！に＃１０１５ｍ’−２（１０”　ｃｍ−２）から
５×１０１６ｍ−２（５×１０１２ｃｍ’−２）の間に
わたって同様の階段状の電圧−容量特性を得ることがで
きｊこ。

実施例２ 第４図、第５図は本発明の半導体装置の製造工程の各段
階を示す装置断面図である。

シリコン（Ｓｉ）基板４１を分子線エビクキシャル装置
内に装着し、Ｓｉおよびほう素（Ｂ）の分子線源準備す
る。分子線エピタキシャル装置内を真空度１Ｏ−９Ｔｏ
ｒｒ以下となし、Ｓｉ基板４１ｆｆこ厚さ１０’ｍの５
ｉＮ４２を分子線エピタキシャル成長し、更に続けて８
４層４２上に単原子層内にほう素を濃度５Ｘ１０１６ｍ
”で含有せしめたＳｉ層４３、およびこのＳ１層４３上
に厚さ１０’−７ｍ（１００’ｌ）のＳ１層４４を分子
線エピタキシャル成長する。第４図はこの状態を示した
断面図である。この例では不純物は単原子層内に局在せ
しめたが、更に多数層に不純物を導入しても良い。

この場合肝女なことは従来の如き不純物導入の方法と異
なり、不純物濃度が実質的に縦針的分布を有さないよう
局在せしめることである。

ゲート酸化膜５６としてはｇ４図に示した多層構造体の
上部を周知の熱酸化法によって厚さ５００人のＳｉＯ２
膜としこれを用いた。又ソースおよびドレイン電極領域
５５．５５’の形成はＣＶＤ法によるＳｉＯ２膜を拡散
用マスクとして砒素を第１の半導体層に熱拡散法によっ
て形成した。

ゲート電極５７は前記ゲート酸化膜５６上に金属ＡＩ！
を蒸着して形成した。第５図がこの状態を示す断面図で
ある。

この様にしてＦＥＴ（電界効果トランジスタ）を作製す
ることができた。そのチャネル畏は１０−７ｍ（１００
０大）で、従来のシリコン・プロセスを用いた技術で製
造されたＦ’　Ｅ　Ｔでは動作不能であったものである
。

【図面の簡単な説明】 第１図は階段状の電圧−容量特性を有する半導体装置の
断面図、第２図は該半導体装置の不純物濃度の分布を示
す図、第３図は該半導体装置の電圧−容量特性を示す図
、第４図および第５図は本発明の半導体装置の製造工程
を説明するための装置の断面図である。 １１．４１：半導体基板、１３，４３：不純物を含有す
る第２の半導体層、１２．４４：不純物を含有しない第
１の半導体層、１４．５７：電極あ　３　図 ＬｐＦノ ４℃　ｒＬ　Ｖ　　　ｔｖノ

Claims (1)

1. 【特許請求の範囲】 ■、半導体材料を母材として構成された半導体装置であ
   って、 前記母材内に導入される不純物領域として単原子層もし
   くはそれに準する薄層内に不純物が限定された不純物領
   域を有することを特徴とする半導体装置。