JPS59174950A - 割込処理装置 - Google Patents
割込処理装置Info
- Publication number
- JPS59174950A JPS59174950A JP4866783A JP4866783A JPS59174950A JP S59174950 A JPS59174950 A JP S59174950A JP 4866783 A JP4866783 A JP 4866783A JP 4866783 A JP4866783 A JP 4866783A JP S59174950 A JPS59174950 A JP S59174950A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- circuit
- priority
- output
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
′(1)発明の技術分野
本発明は通信制御処理装置、電子計算機装置等に用いら
れる割込処理方式に関する。
れる割込処理方式に関する。
(2)技術の背景及び従来技術と問題点例えば通信制御
処理装置の場合、複数の通1註回線からの割込信号が入
力されると、予め定めである割込優先Jり位にもとづい
て通信回線に対して制御処理を行う。割込優先順位は特
に、同時刻に2つ以上の割込信号があった場合にいすn
の割込信号を優先させるかを予め定めたものである。
処理装置の場合、複数の通1註回線からの割込信号が入
力されると、予め定めである割込優先Jり位にもとづい
て通信回線に対して制御処理を行う。割込優先順位は特
に、同時刻に2つ以上の割込信号があった場合にいすn
の割込信号を優先させるかを予め定めたものである。
このような割込優先順位は従来ハードウェア的に固定し
ている。すなわち優先順位の決定は1例えば数μsec
程度あるいはそれ以下の分解能で行う必要があるため予
め回路的に優先順位が定めてあり、優先順位の高い回路
に接続された割込信号は競合した場合、優先順位の低い
回路に接続された割込信号よりも優先して選択されるよ
うになっている。
ている。すなわち優先順位の決定は1例えば数μsec
程度あるいはそれ以下の分解能で行う必要があるため予
め回路的に優先順位が定めてあり、優先順位の高い回路
に接続された割込信号は競合した場合、優先順位の低い
回路に接続された割込信号よりも優先して選択されるよ
うになっている。
しかしながら1通信回線シスアム、或いは電子計算機を
用いた制御システム等において、優先順位は固定的なも
のとしてではなく7ステムの状態に応じて変化させたい
場合が生じているが、従来の割込処理装置においては、
任意に優先順位を変更することができないという問題点
が生じている。
用いた制御システム等において、優先順位は固定的なも
のとしてではなく7ステムの状態に応じて変化させたい
場合が生じているが、従来の割込処理装置においては、
任意に優先順位を変更することができないという問題点
が生じている。
(3)発明の目的
本発明は、上記従来の割込処理装置における問題点を解
決し、任意に割込順位を変更し、疑更された割込順位に
もとづいて割込選択を行うことのできる割込処理装置を
提供することを目的とする。
決し、任意に割込順位を変更し、疑更された割込順位に
もとづいて割込選択を行うことのできる割込処理装置を
提供することを目的とする。
(4)発明の構成
本発明においては、複数の割込信号を受付け。
割込信号の優先順位決定を行う割込処理装置において1
割込優先順位の異なる割込アドレステーブルを複数種類
記憶した記憶回路と、複数の割込信ずを受ける割込み入
力回路と、優先順位種別選択信号を受ける優先順位種別
選択回路とを備え、該割込入力回路の出力及び該優先順
位種別選択回路の出力をアドレス信号として記憶回路に
入カレ。
割込優先順位の異なる割込アドレステーブルを複数種類
記憶した記憶回路と、複数の割込信ずを受ける割込み入
力回路と、優先順位種別選択信号を受ける優先順位種別
選択回路とを備え、該割込入力回路の出力及び該優先順
位種別選択回路の出力をアドレス信号として記憶回路に
入カレ。
該優先順位種別選択回路の出力で対応する割込アドレス
テーブルが選択され、該別込み入力回路出力によって対
応する割込みアドレスが読損される様にして1割込優先
順位を該割込優先順位選択信号によって変更可能にした
ことを特徴とする割込処理装置が提供される。
テーブルが選択され、該別込み入力回路出力によって対
応する割込みアドレスが読損される様にして1割込優先
順位を該割込優先順位選択信号によって変更可能にした
ことを特徴とする割込処理装置が提供される。
(5) 発明の実施例
本発明の一実施例について添付図面を参照して下記に述
べる。
べる。
第1図は本発明にもとづく割込処理装置の回路図を示す
。第1図において2割込入力回路1は割込信号RQO−
RQ2′ft受は入れ、記憶し、その出力を記憶回路3
に出力する。この実施例においては割込レベル数(割込
優先順位の種類)は4である。また優先順位種別設定回
路子が割込入力回路1と一体的に設けられて、いる。割
込レベル数が4であるから、優先順位設定回路2はそれ
ぞれ1ビツトの7リツプフロツプBO,Bl の2個か
ら構成されている。優先順位設定回路2の値は1割込入
力回路lの出力と共に記憶回路3に印加される。
。第1図において2割込入力回路1は割込信号RQO−
RQ2′ft受は入れ、記憶し、その出力を記憶回路3
に出力する。この実施例においては割込レベル数(割込
優先順位の種類)は4である。また優先順位種別設定回
路子が割込入力回路1と一体的に設けられて、いる。割
込レベル数が4であるから、優先順位設定回路2はそれ
ぞれ1ビツトの7リツプフロツプBO,Bl の2個か
ら構成されている。優先順位設定回路2の値は1割込入
力回路lの出力と共に記憶回路3に印加される。
また割込入力回路1の出力はOR回路4を介して演算処
理回路5に印加されており、いずれかの割込信号RQO
〜RQ2が発生すると、演算処理回路5にそのことが通
知される。演算処理回路5は割込入力回路1の任意の記
憶内容をクリアできるようになっている( 5R8T
)。また演算処理回路5は任意の割込順位種別全設定す
るため、優先順位種別設定回路2に値をセットできるよ
うになっている(SB)と共に、この順位に応じて記憶
回路3の内部のデータを設定できるようにしである。
理回路5に印加されており、いずれかの割込信号RQO
〜RQ2が発生すると、演算処理回路5にそのことが通
知される。演算処理回路5は割込入力回路1の任意の記
憶内容をクリアできるようになっている( 5R8T
)。また演算処理回路5は任意の割込順位種別全設定す
るため、優先順位種別設定回路2に値をセットできるよ
うになっている(SB)と共に、この順位に応じて記憶
回路3の内部のデータを設定できるようにしである。
優先順位種別設定回路2のBl、BOの各々の値が設定
された場合の優先順位種別の関係を第2図に例示する。
された場合の優先順位種別の関係を第2図に例示する。
例えばB1=O,BO=1の場合には1割込信号RQO
−RQ2が同時刻に発生し競合する場合は、R,Ql、
)LQ’2.RQOの順に選択されることを示している
。
−RQ2が同時刻に発生し競合する場合は、R,Ql、
)LQ’2.RQOの順に選択されることを示している
。
一方、RQO−RQ2のいずれかに割込の発生し、回路
1及び2から記憶回路3に印加される信号形態を第3図
に示す。本実施例の場合、B1を最上位ピット(MSB
)、RROの出力を最下位ビット(LSB)とする。例
えばB1=O,BO=1で、RQ2とRQIに割込が発
生した場合の信号81は2進「01110」となる。す
なわち信号S1は2進5ビツトのデータとして回路3に
印加される。従って信号S1の採シ得る値はこの例示に
おいては、0〜31(十進)である。
1及び2から記憶回路3に印加される信号形態を第3図
に示す。本実施例の場合、B1を最上位ピット(MSB
)、RROの出力を最下位ビット(LSB)とする。例
えばB1=O,BO=1で、RQ2とRQIに割込が発
生した場合の信号81は2進「01110」となる。す
なわち信号S1は2進5ビツトのデータとして回路3に
印加される。従って信号S1の採シ得る値はこの例示に
おいては、0〜31(十進)である。
記憶回路3/にはFLQO−FLQ2に対応した割込ア
ドレスがデータとして記憶されており、、FFO〜FF
2の出力を下位アドレス、BO,B’le上位アドレス
としてアクセスされ、対応する割込アドレスを出力する
。本実施例の場合1割込優先順位の種別は4種類あるの
で、記憶回路3は第4図の如(A−Dの4つの領域に分
けられ、各領域にはRQO−1’LQ2に対応する割込
アドレスが優先順位に応じて記憶されている。従ってB
O,Blによって記憶回路3内のA−Dのいずれかの領
域が沼沢され、FFO〜F F 2’の出力によって、
その領域内の対応するアドレスが指定されることになる
。尚、第4図に於いてADは記憶回M3に入力されるア
ドレスを10進表示であられし、RQO〜RQIはその
割込に対応する割込アドレスがデータとして記憶されて
いることを表わしている。
ドレスがデータとして記憶されており、、FFO〜FF
2の出力を下位アドレス、BO,B’le上位アドレス
としてアクセスされ、対応する割込アドレスを出力する
。本実施例の場合1割込優先順位の種別は4種類あるの
で、記憶回路3は第4図の如(A−Dの4つの領域に分
けられ、各領域にはRQO−1’LQ2に対応する割込
アドレスが優先順位に応じて記憶されている。従ってB
O,Blによって記憶回路3内のA−Dのいずれかの領
域が沼沢され、FFO〜F F 2’の出力によって、
その領域内の対応するアドレスが指定されることになる
。尚、第4図に於いてADは記憶回M3に入力されるア
ドレスを10進表示であられし、RQO〜RQIはその
割込に対応する割込アドレスがデータとして記憶されて
いることを表わしている。
すなわち記憶回路3には4種類の割込みアドレスデープ
ルが記憶さnている。例えば割込み順位種別設定回路2
0BO,Blが”00″であるとすると@4図に於いて
Aの領域が選択される。そして、この状態でR,Q O
−R,Q 2が同時に発生したとすると信号Sは”00
111”となるので、記憶回路3の7番地がアクセスさ
れ、割込みRQ2に対応する割込アドレスが出力され、
この割込みアドレスの割込み処理プログラムが起動され
る。
ルが記憶さnている。例えば割込み順位種別設定回路2
0BO,Blが”00″であるとすると@4図に於いて
Aの領域が選択される。そして、この状態でR,Q O
−R,Q 2が同時に発生したとすると信号Sは”00
111”となるので、記憶回路3の7番地がアクセスさ
れ、割込みRQ2に対応する割込アドレスが出力され、
この割込みアドレスの割込み処理プログラムが起動され
る。
RQ2の割込処理が完了するとFF2はリセットされる
ので信号S□は、”00011’ となるので3番地
がアクセスさn It Q 1に対応する割込アドレス
が出力される。RQIの割込処理が完了すると81は0
0001”となるので1番地がアクセスされ、RQOに
対応する割込みアドレスが出力される。この様にBO,
Blが100@の時は几Q2.几Ql、RQOの順で割
込み処理が行オクオLる。一方、BO’、Blが101
1であると、領域Bが選択されるので上記と同じ様にF
tQ2〜RQOの3つの割込みが同時に発生したとして
も1割込みの優先順位はRQl、、RQ2.RQOの順
に変化する。すなわち、FFO〜FF2の出力が同じ’
111’ でlvつでもBO,B1が’00’fあれば
RQ2が最優先され、BO,Blが”01’であればR
QIが最優先され、るのである。尚、上記動作は2つの
割込みが同時に発生した時も同様である。
ので信号S□は、”00011’ となるので3番地
がアクセスさn It Q 1に対応する割込アドレス
が出力される。RQIの割込処理が完了すると81は0
0001”となるので1番地がアクセスされ、RQOに
対応する割込みアドレスが出力される。この様にBO,
Blが100@の時は几Q2.几Ql、RQOの順で割
込み処理が行オクオLる。一方、BO’、Blが101
1であると、領域Bが選択されるので上記と同じ様にF
tQ2〜RQOの3つの割込みが同時に発生したとして
も1割込みの優先順位はRQl、、RQ2.RQOの順
に変化する。すなわち、FFO〜FF2の出力が同じ’
111’ でlvつでもBO,B1が’00’fあれば
RQ2が最優先され、BO,Blが”01’であればR
QIが最優先され、るのである。尚、上記動作は2つの
割込みが同時に発生した時も同様である。
このようにしてアクセスさ詐て選択さIt7(信号S3
が割込アドレスとして演算処理回路5に印加され、演算
処理回路5はその割込アドレスにもとづいた処理を行う
。
が割込アドレスとして演算処理回路5に印加され、演算
処理回路5はその割込アドレスにもとづいた処理を行う
。
従って優先順位種別設定回路2の設定値を変化させれば
、その設定にもとづいて優先順位選択全変更することが
できる。9.第2図に例示の関係は任意に設定すること
ができる。
、その設定にもとづいて優先順位選択全変更することが
できる。9.第2図に例示の関係は任意に設定すること
ができる。
また、順位選択回路3内の順位テーブル(第4図)につ
いても任意に設定することができる。尚。
いても任意に設定することができる。尚。
第4図の斜線部は1割込が存在しない場合のアドレスを
示す。
示す。
本発明は以上に述べたものの他種々の変形形態を採るこ
とができる。例えば割込レベル数は任意の数に拡張する
ことができることは言う壕でもなく、回路構成も添付図
面に限定さ1%るものではない。回路3から演算処理回
路5へ割込選択信号が印加されるので、OR回路4から
の入力信号を除去することもできる。
とができる。例えば割込レベル数は任意の数に拡張する
ことができることは言う壕でもなく、回路構成も添付図
面に限定さ1%るものではない。回路3から演算処理回
路5へ割込選択信号が印加されるので、OR回路4から
の入力信号を除去することもできる。
また本発明は割込優先順位に従って割込処理装置う種々
の割込処理装置に用いることができる。
の割込処理装置に用いることができる。
(6)発明の効果
本発明によnば、システムの稼働中においても任意に割
込優先順位種別を設定することができ。
込優先順位種別を設定することができ。
システム稼働条件の最適化を図ることができる。
第1図は本発明の一実施例としての割込処理装置の回路
図。 第2図は第1南装置における割込順位の関係を図示する
図。 第3図は第1図装置における信号S1の形態を示す図。 第4図は第1図装置内の順位選択回路内のデータの一実
施例を示す図、である・ (符号の説明) 1・・割込入力回路。 2・・・優先順位種別設定回路。 3・・・記憶回路。 4・・・OR回路。 5・・・演算処理回路。 特許出願人 富士通株式会社 特許出願人・埋入 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 1)幸 男 弁理士 山 口 昭 之 se 糸2図
図。 第2図は第1南装置における割込順位の関係を図示する
図。 第3図は第1図装置における信号S1の形態を示す図。 第4図は第1図装置内の順位選択回路内のデータの一実
施例を示す図、である・ (符号の説明) 1・・割込入力回路。 2・・・優先順位種別設定回路。 3・・・記憶回路。 4・・・OR回路。 5・・・演算処理回路。 特許出願人 富士通株式会社 特許出願人・埋入 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 1)幸 男 弁理士 山 口 昭 之 se 糸2図
Claims (1)
- 1、複数の割込信号を受付け1割込信号の優先順位決定
を行う割込処理装置において2割込優先順位の異なる割
込アドレステーブルを複数種類記憶した記憶回路と、複
数の割込信号を受ける割込み入力回路と、優先順位種別
選択信号を受ける優先1−位種別選択回路とを備え、該
割込入力回路の出力及び該優先順位種別選択回路の出力
をアドレス信号として記憶回路に入力し、該優先順位種
別選択回路の出力で対応する割込アドレステーブルが選
択され、該別込み入力回路出力によって対応する割込み
アドレスが読出される様にして1割込優先順位を該割込
優先順位選択信号によって変更可能にしたことを特徴と
する割込処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4866783A JPS59174950A (ja) | 1983-03-25 | 1983-03-25 | 割込処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4866783A JPS59174950A (ja) | 1983-03-25 | 1983-03-25 | 割込処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59174950A true JPS59174950A (ja) | 1984-10-03 |
Family
ID=12809675
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4866783A Pending JPS59174950A (ja) | 1983-03-25 | 1983-03-25 | 割込処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59174950A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04148359A (ja) * | 1990-10-11 | 1992-05-21 | Matsushita Electric Ind Co Ltd | 高速フロントエンドプロセッサ |
JPH04175954A (ja) * | 1990-11-08 | 1992-06-23 | Matsushita Electric Ind Co Ltd | 高速フロントエンドプロセッサ |
JP2007213477A (ja) * | 2006-02-13 | 2007-08-23 | Oki Electric Ind Co Ltd | 割り込み優先順位設定回路 |
-
1983
- 1983-03-25 JP JP4866783A patent/JPS59174950A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04148359A (ja) * | 1990-10-11 | 1992-05-21 | Matsushita Electric Ind Co Ltd | 高速フロントエンドプロセッサ |
JPH04175954A (ja) * | 1990-11-08 | 1992-06-23 | Matsushita Electric Ind Co Ltd | 高速フロントエンドプロセッサ |
JP2638289B2 (ja) * | 1990-11-08 | 1997-08-06 | 松下電器産業株式会社 | 高速フロントエンドプロセッサ |
JP2007213477A (ja) * | 2006-02-13 | 2007-08-23 | Oki Electric Ind Co Ltd | 割り込み優先順位設定回路 |
JP4509946B2 (ja) * | 2006-02-13 | 2010-07-21 | Okiセミコンダクタ株式会社 | 割り込み優先順位設定回路 |
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