JPS59172262A - 半導体モジユ−ルの製造方法 - Google Patents
半導体モジユ−ルの製造方法Info
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- JPS59172262A JPS59172262A JP4615183A JP4615183A JPS59172262A JP S59172262 A JPS59172262 A JP S59172262A JP 4615183 A JP4615183 A JP 4615183A JP 4615183 A JP4615183 A JP 4615183A JP S59172262 A JPS59172262 A JP S59172262A
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- JP
- Japan
- Prior art keywords
- electrodes
- frame
- gto
- soldered
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5385—Assembly of a plurality of insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体モジュールの製造方法に関し１特にゲ
ートターンオフサイリスタモジュールの製造方法に関す
るものである。
ートターンオフサイリスタモジュールの製造方法に関す
るものである。
一般にゲートターンオフサイリスタ（以下ＧＴＯと称す
る）はゲート信号に正及び負のパルスを印加することに
よりターンオン及びターンオフを可能にするため、転流
回路が不要である。またスイッチング時間が短かいので
高周波で動作できる等の利点がある。これらの理由で最
近特に脚光をあび、開発が急速にすすめられている。
る）はゲート信号に正及び負のパルスを印加することに
よりターンオン及びターンオフを可能にするため、転流
回路が不要である。またスイッチング時間が短かいので
高周波で動作できる等の利点がある。これらの理由で最
近特に脚光をあび、開発が急速にすすめられている。
従来のＧＴＱモジュールの構成全第１図に示す。
第１図はＧＴｏモジュールの平面図で各部品は各々単体
で構成されている。（１）はＣｕベース板であり、（２
）はベース板（１］上に半田付さｆした２枚のセラミッ
ク板である。＋３）、 （４Ｌ （５１はＧＴＯ−１側
ノセラミツク基板（２）上に半田付さｆ′１．たアノー
ド電極、カソード電極、ゲート電極である。（６１、＋
７１ ＊ （８）はＧＴ Ｏ−２（ｔｌｌのセラミック
基板（２）上に半田付されたアノード電極、カソード電
極、ゲート電極である。（９）はアノード電１ｉ ＋３
） ＋６１上に半田付された二つのＧＴＱチップである
。（ＩＩはＧＴＱチップ（９）上のカソード部とセラミ
ック基板（２）上に半田付さｎたカソード電極（４）
（７１を電気的に接続するアルミワイヤである。（１０
ｂ）は前記ＧＴＯチップ（９）上のゲート部とセラミッ
ク基板＋２）上に半田付さルたゲート電極ｆ５） （８
）を電気的に接続するアルミワイヤである。
で構成されている。（１）はＣｕベース板であり、（２
）はベース板（１］上に半田付さｆした２枚のセラミッ
ク板である。＋３）、 （４Ｌ （５１はＧＴＯ−１側
ノセラミツク基板（２）上に半田付さｆ′１．たアノー
ド電極、カソード電極、ゲート電極である。（６１、＋
７１ ＊ （８）はＧＴ Ｏ−２（ｔｌｌのセラミック
基板（２）上に半田付されたアノード電極、カソード電
極、ゲート電極である。（９）はアノード電１ｉ ＋３
） ＋６１上に半田付された二つのＧＴＱチップである
。（ＩＩはＧＴＱチップ（９）上のカソード部とセラミ
ック基板（２）上に半田付さｎたカソード電極（４）
（７１を電気的に接続するアルミワイヤである。（１０
ｂ）は前記ＧＴＯチップ（９）上のゲート部とセラミッ
ク基板＋２）上に半田付さルたゲート電極ｆ５） （８
）を電気的に接続するアルミワイヤである。
（１１）はトリガ用カソード端子で、 （＋２］はトリ
ガ用ゲート端子である。（１８ａ）はカソード電極（４
）（７）とトリガ用カソード端子（ＩＩ） ’ｉ電気的
に接続する銅線である。（１８ｂ）はゲート電極＋５＋
（８）とトリガ用ゲート端子（１２１を電気的に接続
する銅線である。（Ｉ４）は内部を保護するためのケー
スである。第２図はＧＴＯモジュールの電極配置平面図
であり、Ｃｕベース板（１）上にセラミック基板（２）
全半田付し、前記セラミック基板（２）上にアノード電
極１３） ＋６１ 、カソード電極で４）（７）、ゲー
ト電極（５１（８） ’ｉ半田付した後の平面図である
。第８図は第１図の結線図である。
ガ用ゲート端子である。（１８ａ）はカソード電極（４
）（７）とトリガ用カソード端子（ＩＩ） ’ｉ電気的
に接続する銅線である。（１８ｂ）はゲート電極＋５＋
（８）とトリガ用ゲート端子（１２１を電気的に接続
する銅線である。（Ｉ４）は内部を保護するためのケー
スである。第２図はＧＴＯモジュールの電極配置平面図
であり、Ｃｕベース板（１）上にセラミック基板（２）
全半田付し、前記セラミック基板（２）上にアノード電
極１３） ＋６１ 、カソード電極で４）（７）、ゲー
ト電極（５１（８） ’ｉ半田付した後の平面図である
。第８図は第１図の結線図である。
従来の装置では、第２図に示したように、面別の電極を
複数、互に位置合せしながらセラミック基板Ｃ２）に取
り付けなければならず、作業性が悪く位置合せが難しい
等の欠点があった。
複数、互に位置合せしながらセラミック基板Ｃ２）に取
り付けなければならず、作業性が悪く位置合せが難しい
等の欠点があった。
この発明は上記従来の製造方法の欠点全数り除くために
なされたものであり、半導体モジュールを製造するに際
し、複数の電極間を連結したフレームを使用し、作業性
の艮好な半導体装置の製造方法を提供するものである。
なされたものであり、半導体モジュールを製造するに際
し、複数の電極間を連結したフレームを使用し、作業性
の艮好な半導体装置の製造方法を提供するものである。
以下、この発明の一実施例を図について説明する。
第４図はこの発明の一実施例の電極配置平面図である。
第４図における（１）〜（８）、＋Ｉｌｌ Ｑ２１は従
来の装置第２図に対応する部分であり、説明は省略する
。
来の装置第２図に対応する部分であり、説明は省略する
。
（１５１はタイバであり、ＧＴＯモジュールの電極、端
子全タイバ＋＋５）で連結して、フレームＱＢ＋とじ・
フレームａ■とすることにより、位置決めを正確にでき
る。電極の取付はＣｕベース板（１）上にセラミック基
板（２）全半田付し、前記セラミック基板（２）上にフ
レーム（１６） ｆ半田付し・フレーム（１６）からタ
イパ（１リヲ取９除き、フレーム（国の電極上に少なく
とも二つのＧＴｏチップ金半田付し、さらに前記ＧＴＯ
チップと他の電極や端子とをアルミワイヤ等で接続し、
さらに、電極や端子をＣｕベース板（１）に垂直になる
ように折り曲げることにより行なう。
子全タイバ＋＋５）で連結して、フレームＱＢ＋とじ・
フレームａ■とすることにより、位置決めを正確にでき
る。電極の取付はＣｕベース板（１）上にセラミック基
板（２）全半田付し、前記セラミック基板（２）上にフ
レーム（１６） ｆ半田付し・フレーム（１６）からタ
イパ（１リヲ取９除き、フレーム（国の電極上に少なく
とも二つのＧＴｏチップ金半田付し、さらに前記ＧＴＯ
チップと他の電極や端子とをアルミワイヤ等で接続し、
さらに、電極や端子をＣｕベース板（１）に垂直になる
ように折り曲げることにより行なう。
第５図は上記一実施例の結線図である。
上記；実施例ではタイパ０５１で連結したフレー五？用
いているので、電極取付作業が非常に簡単であり、第４
図に示したタイバ（１５１をニッパ等で簡単に切断でき
、大幅に作業能率が上がるとともに半田付工程が少いた
め、品質の高い装置が得ることができる。
いているので、電極取付作業が非常に簡単であり、第４
図に示したタイバ（１５１をニッパ等で簡単に切断でき
、大幅に作業能率が上がるとともに半田付工程が少いた
め、品質の高い装置が得ることができる。
またこの発明は、一実施例のみならず第６図、第７図に
示した）１／−ムであっても同様の効果を奏する。また
このフレームはトランジスタモジュール、サイリスタモ
ジュール、ダイオードモジュールや他のモジュールに適
用しても同様な効果を奏する。
示した）１／−ムであっても同様の効果を奏する。また
このフレームはトランジスタモジュール、サイリスタモ
ジュール、ダイオードモジュールや他のモジュールに適
用しても同様な効果を奏する。
以上説明のように、この発明は半導体モジュールの製造
に際して、複数の電極間を連結したフレームを使用する
ので、電極の取付が容易に行なうことができるという優
扛た効果を有する。
に際して、複数の電極間を連結したフレームを使用する
ので、電極の取付が容易に行なうことができるという優
扛た効果を有する。
第１図は従来のＧＴＯモジュールの平面（２）、第２図
は従来のＧＴｏモジュールの電極配置図、第８図は従来
のＧＴＱモジューμの結線図、第４圀はこの発明の一実
施例の電極配置図、第５図は一実施例の結線図、第６図
、第７図はこの発明の他の実施例を示すフレームの平面
図である。 （１）はＣｕベース板、（２）はセラミック基板、（３
）はＧＴＯ−１のアノード電極、（４）けＧＴＱ−１の
カソード電極、（５）はＧＴＯ−１のゲート電極、（６
）はＧ’ｒ□−２のアノード電極、（７）はＧＴＯ−２
のカソード電極、（８）はＧＴＱ−２のゲート電極、（
９）はＧＴＱチップ、００はＡ１ワイヤ、（ｌｌはトリ
ガ用カソード端子、（Ｉ２１はトリガ用ゲート端子、（
１〜はタイパ、帥はフレームである。 代理人 葛野信− 第１図 第２図 第３図 第４図 第５図
は従来のＧＴｏモジュールの電極配置図、第８図は従来
のＧＴＱモジューμの結線図、第４圀はこの発明の一実
施例の電極配置図、第５図は一実施例の結線図、第６図
、第７図はこの発明の他の実施例を示すフレームの平面
図である。 （１）はＣｕベース板、（２）はセラミック基板、（３
）はＧＴＯ−１のアノード電極、（４）けＧＴＱ−１の
カソード電極、（５）はＧＴＯ−１のゲート電極、（６
）はＧ’ｒ□−２のアノード電極、（７）はＧＴＯ−２
のカソード電極、（８）はＧＴＱ−２のゲート電極、（
９）はＧＴＱチップ、００はＡ１ワイヤ、（ｌｌはトリ
ガ用カソード端子、（Ｉ２１はトリガ用ゲート端子、（
１〜はタイパ、帥はフレームである。 代理人 葛野信− 第１図 第２図 第３図 第４図 第５図
Claims (1)
- 放熱板上に絶縁基板を接着し、前記絶縁基板上に複数個
の電極を接着し、前記複数個の電極の少なくとも二つの
電極に各々、半導体素子を接着する半導体モジュールの
製造に際して、前記複数の電極間を連結したフレームを
使用することを特徴とする半導体モジュールの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4615183A JPS59172262A (ja) | 1983-03-18 | 1983-03-18 | 半導体モジユ−ルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4615183A JPS59172262A (ja) | 1983-03-18 | 1983-03-18 | 半導体モジユ−ルの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59172262A true JPS59172262A (ja) | 1984-09-28 |
Family
ID=12738975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4615183A Pending JPS59172262A (ja) | 1983-03-18 | 1983-03-18 | 半導体モジユ−ルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172262A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5014112A (en) * | 1985-11-12 | 1991-05-07 | Texas Instruments Incorporated | Semiconductor integrated circuit device having mirror image circuit bars bonded on opposite sides of a lead frame |
| US5082802A (en) * | 1985-11-12 | 1992-01-21 | Texas Instruments Incorporated | Method of making a memory device by packaging two integrated circuit dies in one package |
| US5155575A (en) * | 1990-01-31 | 1992-10-13 | Siemens Aktiengesellschaft | Chip carrier for a microwave semiconductor component |
| CN102931175A (zh) * | 2012-11-14 | 2013-02-13 | 江苏爱普特半导体有限公司 | 一种晶闸管模块 |
-
1983
- 1983-03-18 JP JP4615183A patent/JPS59172262A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5014112A (en) * | 1985-11-12 | 1991-05-07 | Texas Instruments Incorporated | Semiconductor integrated circuit device having mirror image circuit bars bonded on opposite sides of a lead frame |
| US5082802A (en) * | 1985-11-12 | 1992-01-21 | Texas Instruments Incorporated | Method of making a memory device by packaging two integrated circuit dies in one package |
| US5155575A (en) * | 1990-01-31 | 1992-10-13 | Siemens Aktiengesellschaft | Chip carrier for a microwave semiconductor component |
| CN102931175A (zh) * | 2012-11-14 | 2013-02-13 | 江苏爱普特半导体有限公司 | 一种晶闸管模块 |
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