JPS59172194A - Semiconductor static memory cell - Google Patents
Semiconductor static memory cellInfo
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- JPS59172194A JPS59172194A JP58046519A JP4651983A JPS59172194A JP S59172194 A JPS59172194 A JP S59172194A JP 58046519 A JP58046519 A JP 58046519A JP 4651983 A JP4651983 A JP 4651983A JP S59172194 A JPS59172194 A JP S59172194A
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
Abstract
Description
【発明の詳細な説明】
技術分野
本発明は半導体メモリに関し、特にフリップフロップ形
メモリ七ルの改良に関する。TECHNICAL FIELD The present invention relates to semiconductor memories, and more particularly to improvements in flip-flop type memories.
背景技術
が小さく、消費電力が大きかった。ＦＦ形メモリ七ルの
消費電力を改善するためにＣＭＯＳスタチックメモリセ
ルが開発された。また集積度を改善するために、４Ｔ十
抵抗負荷形スタチツクメモリセ／Ｌ’、４Ｔダイナミツ
クメモリセルが開発された。The background technology was small and the power consumption was large. CMOS static memory cells were developed to improve the power consumption of FF memory cells. Furthermore, in order to improve the degree of integration, a 4T plus resistive load type static memory cell/L', a 4T dynamic memory cell, was developed.
発明の開示
上記の先行技術にも関らず、スタチックメモリセルの集
積度と消費電力の改善は十分でなかった。DISCLOSURE OF THE INVENTION Despite the above-mentioned prior art, the degree of integration and power consumption of static memory cells have not been sufficiently improved.
たとえば、ＣＭＯＳスタチックメモリセルはＮＭ−ＯＳ
スタチックメモリセルに比べて大きな面積を必要とする
。４Ｔ十抵抗負荷形スタチツクメモリセルは４Ｔダイナ
ミツクメモリセルに比べて高抵抗負荷とＶＣＣ線を必要
とするので、大きな面積と追加の製造工程を必要とする
。さらにその抵抗電力消費の和はスタチックメモリのス
タンバイ電力を増加させるので、停電時のバッテリバッ
クアップが困難になる。４Ｔ形ダイナミツクメモリ七ル
はフリップフロップ形メモリ十ルの中で最も小さい面積
を持つが、各行のメモリセルを順番にリフレッシュする
必要があるので、クロック回路は複雑になり、動作速度
が大巾に低下する。高速アクセスはフリップフロップ形
メモリセルの最大の利点であり、集積度だけならＩＴ形
ダイナミックメモリセルが４Ｔ形ダイナミツクメモリ七
ルより有゛利である。さらに４Ｔ形ダイナミツクメモリ
セルの面積の縮少は蓄積する電荷量を低減するのでリフ
レッシュ周期を短縮しなければならない欠点を持つ。本
発明はフリップフロップ形メモリセルの上記の欠点を改
善する事を目的とし、特に、半導体スタチックメモリの
集積度と消費電力を改善することを目的とする。この目
的を達成するために、本発明はメモリセルが４Ｔ形ＣＭ
Ｏ８構造を持つ事を特徴とする。さらに詳しく説明すれ
ば、本発明のフリップフロップ形メモリセルは第１導電
形の接続トランジスタと第２導電形の駆動トランジスタ
によって構成され、上記の接続トランジスタが負荷トラ
ンジスタを兼ねる。そして本発明のメモリセルはデータ
線ＤＬまたは“ＤＬに信号電圧が存在する期間（アクセ
ス期間）を除く他の期間（非アクセス期間）の１部また
は全部において、データ線ＤＬとＦ丁によって充電され
る。したがって非アクセス期間の１部または全部にメモ
リセルの２個の接続トランジスタは弱導電状態（リーク
状態）になり、データ線ＤＬと百１は高電位ＶＨになる
。上記のリーク状態はデータ線ＤＬとπ１まだはアドレ
ス線ＡＬの電位を制御する事によって、接続トランジス
タのソース１チヤンネル間の電位差を制御することによ
って可能になる。好ましい実施例において、上記の非ア
クセス期間の１部または全部にデータ線ＤＬとｒｌを高
電位ＶＨＡに保ち、アドレス線を高電位ＶＨＢに保つ事
によって上記のリーク状態を発生できる。ただし、接続
トランジスタのしきい値電圧ＶＴは駆動トランジスタの
ＶＴより小さい必要がある。アクセス期間に、リーク状
態のジヨイントトランジスタはメモリセルの節点Ｎ１ま
たはＮ２を放電するが、節点Ｎ１またはＮ２の電位が少
し低下する事によって、接続トランジスタは完全にカッ
トオフするので、節点Ｎ１とＮ２の記憶電位は保持され
る。アクセス期間に、メモリセルへの充電はストップす
るがアクセス期間は非常に短かいので、節点Ｎ１とＮ２
の記憶電位は保持される。読み出しサイクルのアクセス
期間に、すべての非選択メモリセルハＤＬまたは五１か
ら負荷電流を吸収するが、上記の負荷電流は非常に小さ
いので、読み出し信号電圧に与える影響は小さい。最悪
の条件においてもＤＬとＮ１が上記の負荷電流吸収によ
って少し低下すれば、接続トランジスタは完全にカット
オフするので、ＤＬまたはＤＬの電位はそれ以上低下し
ない。リーク状態にある接続トランジスタは負荷トラン
ジスタとして動作しているが、この負荷電流はメモリセ
ルの節点Ｎ１、Ｎ２の電位に関 ４−
らずほとんど一定であるので、電力消費は抵抗負荷形セ
ルに比べて非常に減少し、そしてメモリセルの節点Ｎ１
、Ｎ２の電位振巾を上記に説明された様に本発明のメモ
リセルは６ＴＣＭＯＳスタチックメモリセルに比べて高
い集積度を持ち、６ＴＮＭＯＳスタチックメモリセルま
たは４Ｔ十抵抗負荷形スタチツクメモリセルに比べて少
ない消費電力を持つ。特に広く使用されている４Ｔ十抵
抗負荷形ヌタチツクメモリセルに比べてＶＣＣ線とポリ
シリコン抵抗を省略できる事は大きな利点である。本発
明の他の特徴と効果は以下に説明される。For example, CMOS static memory cells are NM-OS
Requires a larger area than static memory cells. A 4T resistive loaded static memory cell requires a higher resistive load and VCC line than a 4T dynamic memory cell, requiring a larger area and additional manufacturing steps. Furthermore, the sum of the resistance power consumption increases the standby power of the static memory, making it difficult to back up the battery in the event of a power outage. The 4T type dynamic memory has the smallest area among the flip-flop type memories, but since each row of memory cells must be refreshed in turn, the clock circuit becomes complex and the operating speed increases significantly. decreases to High-speed access is the greatest advantage of flip-flop type memory cells, and IT type dynamic memory cells are more advantageous than 4T type dynamic memory cells in terms of integration. Furthermore, the reduction in the area of the 4T type dynamic memory cell reduces the amount of accumulated charge, resulting in the disadvantage that the refresh cycle must be shortened. The present invention aims to improve the above-mentioned drawbacks of flip-flop type memory cells, and particularly aims to improve the degree of integration and power consumption of semiconductor static memories. To achieve this objective, the present invention proposes that the memory cell is a 4T type CM.
It is characterized by having an O8 structure. More specifically, the flip-flop memory cell of the present invention includes a connection transistor of a first conductivity type and a drive transistor of a second conductivity type, and the connection transistor also serves as a load transistor. The memory cell of the present invention is charged by the data lines DL and F during part or all of the period (non-access period) except for the period when a signal voltage is present on the data line DL or DL (access period). Therefore, during part or all of the non-access period, the two connected transistors of the memory cell are in a weakly conductive state (leak state), and the data lines DL and 101 are at a high potential VH. This is possible by controlling the potential difference between the source 1 channel of the connecting transistor by controlling the potential of the address line DL and the address line AL.In a preferred embodiment, part or all of the above non-access period The above leakage state can be generated by keeping the data lines DL and rl at a high potential VHA and the address line at a high potential VHB.However, the threshold voltage VT of the connection transistor must be smaller than the VT of the drive transistor. During the access period, the joint transistor in the leakage state discharges the node N1 or N2 of the memory cell, but the connection transistor is completely cut off due to a slight drop in the potential of the node N1 or N2. The storage potentials at nodes N1 and N2 are held.During the access period, charging to the memory cell is stopped, but since the access period is very short, the storage potentials at nodes N1 and N2 are
The storage potential of is maintained. During the access period of the read cycle, load current is absorbed from all unselected memory cells DL or 51, but since the load current is very small, it has little effect on the read signal voltage. Even under the worst conditions, if DL and N1 drop a little due to the above-mentioned load current absorption, the connection transistor is completely cut off, so the potential of DL or DL does not drop any further. The connection transistor in the leakage state operates as a load transistor, but this load current is almost constant regardless of the potentials of nodes N1 and N2 of the memory cell, so the power consumption is lower than that of a resistive load type cell. and the memory cell node N1
As explained above, the memory cell of the present invention has a higher degree of integration than a 6TCMOS static memory cell, and can be applied to a 6TNMOS static memory cell or a 4T resistive load type static memory cell. It has less power consumption compared to In particular, it is a great advantage that the VCC line and polysilicon resistor can be omitted compared to the widely used 4T multi-resistance load type Nutachi memory cell. Other features and advantages of the invention are described below.
発明を実施するための最良の形態
図１は本発明の４ Ｔ ＯＭＯＳスタチックメモリセル
の等価回路図である。駆動トランジスタ１とる。接続ト
ランジスタ３と４はＶＴが０．２■であるＰＭＯ８Ｔで
あり、データラインＤＬＲ１ＤＬ８と接点Ｎ１、Ｎ２を
それぞれ接続する。トランジスタ１のゲートは節点６に
接続され、トランジスタ２のゲートは節点５に接続され
る。トランジスタ８．４のゲートはＡＬ９に接続される
。ダイナミック負荷回路１８はＰＭＯ８Ｔ１０．ｔｔ、
１２によって構成される。ＰＭＯ８ＴＩＯはＤＬ７とＤ
Ｌ８を接続し、ＰＭＯ８Ｔ ｔ １（ｔ ２ ）はそれ
ぞれＶｃｃ （＋ ５ Ｖ ） とＤＬ（［了）を接
続する。図１のメモリセルの動作が以下に説明される。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is an equivalent circuit diagram of a 4T OMOS static memory cell of the present invention. Take drive transistor 1. Connection transistors 3 and 4 are PMO8T with a VT of 0.2■, and connect data lines DLR1DL8 and contacts N1 and N2, respectively. The gate of transistor 1 is connected to node 6, and the gate of transistor 2 is connected to node 5. The gate of transistor 8.4 is connected to AL9. The dynamic load circuit 18 is PMO8T10. tt,
Consisting of 12. PMO8TIO is DL7 and D
L8 is connected, and PMO8T t 1 (t 2 ) is connected to Vcc (+5 V) and DL ([end)], respectively. The operation of the memory cell of FIG. 1 will now be described.
保持（非アクセス）期間に、節点５は＋４．５■であり
、節点６は＋〇、 Ｉ Ｖである。そして駆動トランジ
スタ２はターンオンし、駆動トランジスタ１はターンオ
フしている。クロックφはＱＶであるのでＰＭＯ８ＴＩ
Ｏ１１１，１２はターンオンしている。したがってＤＬ
７とＹτ８はＶＯＣによってほとんど＋５■に充電され
ている。ＡＬは＋５■であるので接続トランジスタ３．
４はリーク状態になる。ＰＭＯ８Ｔ４のリーク電流はＮ
ＭＯ８Ｔ２のターンオン電流より非常に小さいので、節
点６はほとんど０■になる。ＮＭＯ８ＴＩのリーク電流
はＰＭＯ８Ｔ３のリーク電流より小さいので、節点５は
高電位（たとえば＋４．５ Ｖ ）になる。各メモリセ
ルのリーク電流によってＤＬ７と■８の電位は少し変化
するか、ＰＭＯ８ＴＩＱ、１１．１２のチャンネル抵抗
、特にＰＭＯ８Ｔ１０のチャンネル抵抗が小さいのでＤ
Ｌ７とＤＬ８はほとんど同じ電位を持つ。ＤＬまたは■
１がアクセス期間に約＋４．６Ｖ以下になる時、メモリ
セルのリーク電流はカットオフされ、そして各メモリセ
ルの節点５または６からＤＬまたは１丁にわずかに電流
が流れる。しかし、非選択メモリセルの記憶情報は保持
される。クロックφはアドレス情報の変化またはチップ
セレクト信号等によって＋５■になり、アクセス期間の
後で再びＯ■になる。その結果、ＰＭＯ８ＴＩＯ１１１
，１２はダイナミック負荷であり、アクセス期間にター
ンオフする。During the retention (non-access) period, node 5 is +4.5■ and node 6 is +0, IV. The drive transistor 2 is turned on, and the drive transistor 1 is turned off. Since clock φ is QV, PMO8TI
O111 and O12 are turned on. Therefore DL
7 and Yτ8 are almost charged to +5■ by VOC. Since AL is +5■, connection transistor 3.
4 is in a leak state. The leakage current of PMO8T4 is N
Since it is much smaller than the turn-on current of MO8T2, node 6 becomes almost 0■. Since the leakage current of NMO8TI is smaller than that of PMO8T3, node 5 will be at a high potential (for example +4.5 V). The potentials of DL7 and ■8 change slightly depending on the leakage current of each memory cell, or the channel resistance of PMO8TIQ and 11.12, especially the channel resistance of PMO8T10, is small, so D
L7 and DL8 have almost the same potential. DL or ■
1 is below about +4.6V during the access period, the memory cell leakage current is cut off and a small amount of current flows from node 5 or 6 of each memory cell to DL or 1. However, the information stored in unselected memory cells is retained. The clock φ becomes +5■ due to a change in address information or a chip select signal, and becomes O■ again after the access period. As a result, PMO8TIO111
, 12 are dynamic loads, which are turned off during the access period.
ＰＭＯ８Ｔ１１．１２をスタチック負荷とする事は可能
である。書き込みサイクルにおいて、ＤＬ７と１）Ｌ８
の電位を＋５■または□ｖに変更した後で、必要なＡＬ
を□ｖにする。その結果、メモリセルに情報が書き込ま
れる。読み出しサイク ７−
ルにおいて、必要なＡＬが０■になれば、ＤＬ７または
■８のどちらかは低電位になり、その電位変化はセンス
アンプによって検出される。読み出しサイクルのアクセ
ス期間にＶＯＣとＤＬ（またはＤＬ）をＮＭＯ８Ｔによ
って接続すれば、ＤＬまたはＤＬの電位変化は抑制でき
る。読み出しサイクルのアクセス期間に非選択メモリセ
ルはＤＬまたは■１に電荷を放出まだは吸収するが、リ
ーク電流が小さいので、ＤＬまたは１１の電位はほとん
ど影響されない。読み出しサイクルのアクセス期間に非
選択メモリセルのリーク電流を減少するために、ＤＬ
（ｆ）Ｌ ）またはＡＬの電位をすこし変化させる事は
可能である。選択されたメモリセルによってＤＬとＤＬ
のどちらかは＋８．５Ｖ以下になる事が好ましい。図１
において電流計算が以下に説明される。ターンオフして
いるＮＭＯ８Ｔ１はＶＴが大きいので非常に小さいリー
ク電流１１を持つ。最悠条件（たとえば８５°Ｃ）にお
いて、１１は６．３ ｎ Ａ程度である。したがつ−て
ＰＭＯ８Ｔ３．４のリーク電流１３キ１４は、約８８−
ｎＡあれば十分である。したがって、スタンバイ電流は
約３ｎＡ／セルになり、５４ＫＳＲＡＭにオイて、スタ
ンバイ電流は約２００／ＩＡになる。It is possible to use PMO8T11.12 as a static load. In the write cycle, DL7 and 1) L8
After changing the potential to +5■ or □v, the required AL
Set □v. As a result, information is written into the memory cell. In the read cycle 7-, when the required AL becomes 0■, either DL7 or DL8 becomes a low potential, and the change in potential is detected by the sense amplifier. If VOC and DL (or DL) are connected through NMO8T during the access period of the read cycle, potential changes in DL or DL can be suppressed. During the access period of the read cycle, unselected memory cells release or absorb charge to DL or 11, but since the leakage current is small, the potential of DL or 11 is hardly affected. In order to reduce the leakage current of unselected memory cells during the access period of the read cycle, the DL
It is possible to slightly change the potential of (f)L) or AL. DL and DL depending on the selected memory cell
It is preferable that either one of the voltages is +8.5V or less. Figure 1
The current calculations are explained below. Since the turned-off NMO8T1 has a large VT, it has a very small leakage current 11. 11 is approximately 6.3 nA at the mildest conditions (eg, 85° C.). Therefore, it is sufficient for the leakage current 13/14 of PMO8T3.4 to be approximately 88-nA. Therefore, the standby current will be about 3 nA/cell, and for a 54KSRAM, the standby current will be about 200/IA.
読み出しサイクルのアクセス期間に節点５がらＤＬ７に
電流が逆流する。しかし、ＮＭＯＳ Ｔ ｌとＰＭＯ８
Ｔ８のリーク電流を調節する事によって、非アクセス期
間に節点５が＋４．５■程度の電位を持つ様にすれば、
ＤＬ７の電位が＋４Ｖ以下になっても、ＰＭＯ８Ｔ８の
ゲート／チャンネル間゛電位が０．７ Ｖだけ逆バイア
スされているので、読み出しサイクルのアクセス期間に
上記の逆リーク電流はほとんどＯに外る。読み出しサイ
クルのアクセス期間に、「１８に接続される２５６個の
接続トランジスタがすべてＰＭＯ８Ｔ ４と同じ様にリ
ーク電流を吸収すると仮定すれば、吸収される全リーク
電流は約０．８μＡになる。しかし、ＤＬの容量をｌＰ
Ｆとすれば、ｉｌが０．４ Ｖ低下するためには５００
ｎ５ｅｃががるので実用上問題はない。そして、もし
■１が０．４ Ｖ以上低下すればすべての接続トランジ
スタがカットオフするので、１丁はそれ以上低下しない
。ＰＭＯ８ＴＩＩと１２のチャンネル抵抗を高くする事
によって、またはＰＭＯ８Ｔ３．４のＶＴを高くする事
によって、このリーク電流を減少する事は可能である。During the access period of the read cycle, current flows backward from node 5 to DL7. However, NMOS Tl and PMO8
By adjusting the leakage current of T8, node 5 can have a potential of about +4.5■ during the non-access period.
Even if the potential of DL7 becomes +4V or less, since the potential between the gate and channel of PMO8T8 is reverse biased by 0.7V, the above-mentioned reverse leakage current almost deviates from O during the access period of the read cycle. During the access period of a read cycle, assuming that all 256 connection transistors connected to 18 absorb leakage current in the same way as PMO8T4, the total leakage current absorbed will be about 0.8 μA. , the capacity of DL is lP
F, in order for il to decrease by 0.4 V, 500
There is no practical problem because n5ec is strong. If ■1 drops by 0.4 V or more, all connected transistors are cut off, so one transistor does not drop any further. It is possible to reduce this leakage current by increasing the channel resistance of PMO8TII and 12 or by increasing the VT of PMO8T3.4.
非アクセス期間にＤＬとＤＬを充電するＰＭＯ８Ｔｌｌ
、１２のチャンネル抵抗を高くし、そしてＤＬと１１の
信号電位を復帰する時に低いチャンネル抵抗を持つ追加
のＰＭＯ８Ｔをターンオンする事は可能である。たとえ
ば、２５ＭΩのホリシリコン抵抗をもつ５４ＫＣＭＯ８
Ｓ ＲＡＭは約１８ｍＡのスタンバイ電流を必要とする
。PMO8Tll charges DL and DL during non-access period
, 12 and turn on an additional PMO8T with a lower channel resistance when restoring the signal potentials of DL and 11. For example, a 54KCMO8 with a 25MΩ polysilicon resistance
S RAM requires about 18 mA of standby current.
読み出しサイクルのアクセス期間の始めにアドレスライ
ンの電位を＋５ｖから約＋５．４ｖにするかまたはデー
タラインの電位を＋５Ｖまたは＋４．９Ｖから約＋４．
６■にすることは可能である。その結果ピーク電流は減
少する。アドレスラインまたはデータラインにコンデン
サを介してクロックを印加することによって、またはデ
ータラインとＯ■を接続するトランジスタを一時的にタ
ーンオンすることによって、または外部よりＤＣ電圧を
供給することによって上記の電位変化は可能になる。上
記の電位変化はアドレス信号の変化またはチップセレク
ト信号またはリードライト信号によって発生するクロッ
クによって実施できる。もちろん同期スタチックメモリ
において、外部クロックによって定期的に実施すること
ができる。At the beginning of the access period of a read cycle, the potential of the address line is increased from +5V to approximately +5.4V, or the potential of the data line is decreased from +5V or +4.9V to approximately +4.
It is possible to make it 6■. As a result, the peak current is reduced. The above potential change can be achieved by applying a clock to the address line or data line via a capacitor, by temporarily turning on the transistor connecting the data line and O, or by supplying a DC voltage from the outside. becomes possible. The above potential change can be performed by a change in the address signal or by a clock generated by a chip select signal or a read/write signal. Of course, in synchronous static memories it can be implemented periodically by an external clock.
産業上の利用可能性
本発明は非同期または同期スタチックメモリに利用でき
る。Industrial Applicability The present invention can be used in asynchronous or synchronous static memories.
Claims (2)
プ形スクチツクメモリセルにおいて、メモリセルは４個
の電界効果トランジヌタによって構成され、データライ
ン７と節点５を接続する第８トランジスタ３と、データ
ライン８と節点６を接続する第４トランジスタ４は第１
導電形を持ち、低位電源１０と節点５を接続する第１ト
ランジスタ１と、低位電源１０と節点６を接続する第２
トランジスタ２は第２導電形を持ち、非アクセス期間の
１部または全部に第８トランジスタ８と第４トランジヌ
タ４は高電位を持つデータライン７と８からリーク電流
を供給される事を特徴とするスタチックメモリセル。(1) In a flip-flop type brick memory cell that does not require sequential refreshing, the memory cell is composed of four field effect transistors, an eighth transistor 3 connecting the data line 7 and the node 5; The fourth transistor 4 connecting the node 6 is the first
A first transistor 1 that has a conductivity type and connects the low power source 10 and the node 5, and a second transistor that connects the low power source 10 and the node 6.
The transistor 2 has a second conductivity type, and the eighth transistor 8 and the fourth transistor 4 are supplied with leakage current from the data lines 7 and 8 having a high potential during part or all of the non-access period. Static memory cell.
トランジスタと第２トランジスタより小さいしきい値電
圧を持つ事を特徴とする第１項記載のスタチックメモリ
セル。(2) The 8th transistor and the 4th transistor
2. The static memory cell according to claim 1, wherein the static memory cell has a threshold voltage lower than that of the transistor and the second transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58046519A JPS59172194A (en) | 1983-03-18 | 1983-03-18 | Semiconductor static memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58046519A JPS59172194A (en) | 1983-03-18 | 1983-03-18 | Semiconductor static memory cell |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59172194A true JPS59172194A (en) | 1984-09-28 |
Family
ID=12749517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58046519A Pending JPS59172194A (en) | 1983-03-18 | 1983-03-18 | Semiconductor static memory cell |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172194A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6182399A (en) * | 1984-09-29 | 1986-04-25 | Hitachi Ltd | Semiconductor device |
| US6556482B2 (en) | 1999-06-24 | 2003-04-29 | Nec Electronics Corporation | Semiconductor memory device |
| US6674105B2 (en) | 1998-10-16 | 2004-01-06 | Nec Corporation | Semiconductor memory device and method of forming the same |
-
1983
- 1983-03-18 JP JP58046519A patent/JPS59172194A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6182399A (en) * | 1984-09-29 | 1986-04-25 | Hitachi Ltd | Semiconductor device |
| JPH065600B2 (en) * | 1984-09-29 | 1994-01-19 | 株式会社日立製作所 | Semiconductor device |
| US6674105B2 (en) | 1998-10-16 | 2004-01-06 | Nec Corporation | Semiconductor memory device and method of forming the same |
| US6556482B2 (en) | 1999-06-24 | 2003-04-29 | Nec Electronics Corporation | Semiconductor memory device |
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