JPS59171094A - Semiconductor storage device - Google Patents

Abstract

PURPOSE:To decrease the number of pins of a semiconductor storage device of a system for utilizing a data of plural bits as one unit by connecting a shift register to an output side, and outputting in series plural bit data. CONSTITUTION:A memory array 3 is accessed through an address decoder 2, a data constituted of plural bits is read out, and it is subjected to a parallel- series conversion substantially in a memory by a shift register 4 connected to the array 3 and supplied to an output buffer 5. According to this constitution for executing a parallel-series conversion in the memory, the number of pins of a semiconductor storage device of a system for utilizing plural bits as one unit is decreased.

Description

【発明の詳細な説明】 本発明は半導体記憶回路に関するものである。[Detailed description of the invention] The present invention relates to semiconductor memory circuits.

従来において複数ビットの信号からなるデータを出力す
る半導体記憶装置叫お（・では、一つのデータを構成す
る複数ビットの信号を同時に出力する。即ち、並列的に
出力する方式がとられ℃いる。Conventionally, in semiconductor memory devices that output data consisting of a signal of multiple bits, a method of outputting a signal of multiple bits constituting one data at the same time, that is, a method of outputting in parallel has been adopted.

ところで、半導体記憶回路の記憶容量の増大化が進むに
伴ってアドレス信号数が必然的に増大化し、アドレス信
号入力ピンの数が増加する。したがって、半導体集積回
路全体のビン数が増大し。Incidentally, as the storage capacity of semiconductor memory circuits increases, the number of address signals inevitably increases, and the number of address signal input pins increases. Therefore, the number of bins in the entire semiconductor integrated circuit increases.

ボードへの実装密度が低下する。The mounting density on the board decreases.

ちなみに、記憶容量が４ＫＸ８ビツトの半導体記憶装置
において必要最小限のビン数は２３ピンである。その内
訳はアドレス信号入力ピンが１２−データ出力ピンが８
、チップセレクト信号入力ピンが１、電源用ピンが２で
ある。Incidentally, in a semiconductor memory device with a storage capacity of 4K×8 bits, the minimum required number of bins is 23 pins. The breakdown is: 12 address signal input pins - 8 data output pins
, 1 is the chip select signal input pin, and 2 is the power supply pin.

本発明の一つの目的は、半導体記憶装置におけるビン数
を少なくすることにあり、他の目的は複数ビットのデー
タを一単位として利用するシステムにおし・て、半導体
記憶装置内部で実質的に並列直列変換的な操作を行なう
ことにより、単位データの読み出しの際のロス・タイム
を不必要にすることにある。One purpose of the present invention is to reduce the number of bins in a semiconductor memory device, and another purpose is to reduce the number of bins in a semiconductor memory device, and another purpose is to reduce the number of bins in a semiconductor memory device. By performing a parallel-to-serial conversion operation, loss time when reading unit data is made unnecessary.

上記目的を達成するための本発明の一実施態様は、複数
ピントの信号で構成された一つのデータを出力する半導
体記憶装置において、出力側に複数ビットのシフトレジ
スタを接続し、このシフトレジスタに複数ビットの信号
で構成された一つのデータを同時に書き込み、かつ、上
記シフトレジスタに書き込まれた一つのデータを構成す
る信号を一定のビット順に従って順次読み出すようにし
てなることを特徴とするものである。One embodiment of the present invention to achieve the above object is to connect a multi-bit shift register to the output side of a semiconductor memory device that outputs one data composed of signals of multiple focus points, and to connect the shift register to the output side. The shift register is characterized in that one piece of data consisting of a plurality of bits of signals is simultaneously written, and the signals forming one piece of data written in the shift register are sequentially read out according to a fixed bit order. be.

以下本発明を実施例ｆより説明する。第１図は本発明の
一実施例に係る半導体記憶装置を示すものである。The present invention will be explained below using Example f. FIG. 1 shows a semiconductor memory device according to an embodiment of the present invention.

同図において１はアドレス入力回路でアドレス入力Ａ。In the figure, 1 is an address input circuit and address input A.

〜、１に基づし・てアドレスバッファ出方と称すレ７：
＋　ａｏ　”’−ａ　ｚ　、　ａｏ　””’−ａ　＋＋
を出力する。〜、Based on 1, the address buffer output method is called Level 7:
+ ao ”'-a z, ao ””'-a ++
Output.

２はアドレスデコーダで、アドレスバッファ出力ａＱ　
”ａｌｌ　、　ａｏ　”ａ耳を解読し、メモリアクセス
を行うためのデコーダである。３はメモリアレイ、４は
メモリアレイ３の出力データｄ。−ｄ７を一時記憶する
シフトレジスタで、一時記憶を一つのデータを構成する
８ビット信号ｄ。−ｄ７を並列的に取り込むことにより
行うこと従来と異なるところはないが、データの送出を
１ビツトずつ順次送出することすなわちデータの直列的
送出を行うことで従来と大きく異なる。５は１ビツトず
つ順次送出される信号ｄを受は入れ、順次送出する出カ
バソファ回路である。６はアドレス入力回路１、アドレ
スデコーダ２及びシフトレジスタ４を制御するための制
御パルスφ６．φ０及びφ８をつ（るロジックであり、
クロックパルスＣＰに基づいて各制御パルスをつくる。2 is an address decoder, and address buffer output aQ
"all, ao" This is a decoder for decoding a ear and performing memory access. 3 is a memory array, and 4 is output data d of the memory array 3. -d7 is a shift register that temporarily stores an 8-bit signal d that makes up one piece of data. -d7 is taken in parallel, which is no different from the conventional method, but it is significantly different from the conventional method in that data is sent out one bit at a time, that is, data is sent out serially. Reference numeral 5 designates an output cover sofa circuit which receives the signal d which is sequentially transmitted one bit at a time, and which sequentially transmits the signal d. 6 is a control pulse φ6.6 for controlling the address input circuit 1, address decoder 2 and shift register 4. This is the logic that connects φ0 and φ8,
Each control pulse is created based on the clock pulse CP.

第２図はシフトレジスタ４として用いられる具体的回路
であるところのダイナミック型シフトレジスタの２ビツ
ト分を示す。本図においてＩＩ〜■ｎ４はインバータ、
Ｍ１〜Ｍ７はそれぞれ伝送用ＭＩＳＦＥＴである。ＲＬ
　　、　Ｍｓ　　９Ｍ５　、　Ｍｅはシフトのための伝
送を行うが、ＲＬ　　９Ｍ４　、　Ｍ７はデータ出力信
号をシフトレジスタに並列的に書き込むための伝送を行
う。FIG. 2 shows a 2-bit dynamic shift register, which is a specific circuit used as the shift register 4. In FIG. In this figure, II to n4 are inverters,
M1 to M7 are transmission MISFETs, respectively. R.L.
, Ms 9M5 and Me perform transmission for shifting, while RL 9M4 and M7 perform transmission for writing data output signals in parallel to the shift register.

そして、第３図は本実施例に係る半導体記憶装置におけ
る各信号のタイムチャート図である。FIG. 3 is a time chart of each signal in the semiconductor memory device according to this embodiment.

このタイムチャー１・図を参照しながら回路動作を参照
する。The circuit operation will be referred to while referring to this time chart 1.

タイミングＴ。どＴ１の間にアドレス人力Ａｉが取込ま
れ−アドレス入力状態が確定し、タイミングＴ、でアド
レス取込みクロックφカに基づいてアドレス人力Ａｔを
取込む。タイミングＴ２とＴ、の間にアドレスデコーダ
２におし・てアドレスバッファ出力ａｉ、ａｉの解読が
行われる。そして、タイミングＴ３にお℃・てデコーダ
イネーブルクロックφ９に基づいてメモリアクセスを開
始し、タイミングＴ４〜Ｔ、の間にメモリの出力データ
信号ｄ　ｏ　−ｄ　７が確定する。そしてタイミングＴ
５におし・てシフトレジスタ取込みクロックφ８に基づ
し・て７フトレジスタ４にメモリの出力データ信号ｄｏ
−ｄｙを同時に書き込む。タイミングエフ以後にお（・
てシフトレジスタ４内に記憶された信号ｄｏ　”ｄ７　
ヲシフトレジスタシフトクロノクＣＰ、＋２によりシフ
トし出力バッファ５を介して順次信号の外部への送出を
行う。Timing T. The address input state Ai is taken in between T1 and the address input state is determined, and the address input At is taken in at timing T based on the address reception clock φ. Between timings T2 and T, the address decoder 2 decodes the address buffer outputs ai and ai. Then, memory access is started based on the decoder enable clock φ9 at timing T3, and the memory output data signal do-d7 is determined between timings T4 and T. And timing T
Based on the shift register capture clock φ8 at 5, the memory output data signal do is input to the 7 shift register 4.
-dy is written at the same time. After Timing F (・
The signal do ”d7 stored in the shift register 4
The signals are shifted by the shift register shift clock CP and +2, and the signals are sequentially sent to the outside via the output buffer 5.

本発明によれば、メモリアレイから出力される複数ビッ
トの信号をシフトレジスタを介することにより１ビツト
ずつ順次に送出するので、出力ビンは１個ですむ。した
がって、８ビツトで１データを構成する場合にお（・て
は従来の場合に８個必要であった出力ビンの数を本発明
によれば７個少なくすることかできる。According to the present invention, since a plurality of bits of signals outputted from the memory array are sequentially sent out one bit at a time via a shift register, only one output bin is required. Therefore, when configuring one data with 8 bits, the number of output bins that were required in the conventional case can be reduced to 7 according to the present invention.

ちなみに、４に×８ビットの半導体記憶装置にお（・で
は従来の場合前述の如く最少限２３個のビンを要したの
に対して本発明によれば１６個のビンでよくなる。この
内訳はアドレス入力用ビンが１２、データ出力用ビンが
１、チップセレクト用ビンが１、電源用ビンが２である
。By the way, in a 4 x 8 bit semiconductor memory device, the conventional method required a minimum of 23 bins as described above, but according to the present invention, only 16 bins are required. There are 12 address input bins, 1 data output bin, 1 chip select bin, and 2 power supply bins.

また、半導体記憶装置内部にお（・てデータの並列直列
変換を行うので、直列データを利用ｌ−で信号伝送、処
理を行うシステムでは外部で並列直列変換を行う必要が
な（なると（・う派生的効果が生じる。なお、シフトレ
ジスタを用いることなく通常のゲート回路でデータの並
列直列、変換を行うことも不可能ではなし・が、その場
合タイミングパルスが出力データのピント数と同数必要
となり、半導体記憶回路を１チツプの半導体集積回路装
置に構成したときビン数の減少と℃・う効果が得られな
し・が、シフトレジスタを用し・ればシフト用パルスＣ
ＰＩ、ＣＰ２及びトランスファーゲ・−ト用りロンク１
ヶの計３個のパルス回路を動作させることができる。し
たがって、特に半導体記憶装置におし・て、シフト用パ
ルスＣＰｉ、ＣＰ２等をチノプ外部から入力し、メモリ
アレイの出力をそのままチップ外ｆ送出する場合はシフ
トレジスタによってデータの並列直列変換を行う方が他
の方法例えば上述した一般のゲート回路を用いる方法よ
りも有効であるといえる。In addition, since parallel-to-serial conversion of data is performed inside the semiconductor storage device, there is no need to perform parallel-to-serial conversion externally in systems that transmit and process signals using serial data. A derivative effect will occur.Although it is possible to perform data parallel-to-serial conversion and conversion using an ordinary gate circuit without using a shift register, in that case, the same number of timing pulses as the number of output data points will be required. , when the semiconductor memory circuit is configured in a one-chip semiconductor integrated circuit device, the number of bins is reduced and the C/C effect cannot be obtained. However, if a shift register is used, the shift pulse C
Ronc 1 for PI, CP2 and transfer gates
A total of three pulse circuits can be operated. Therefore, especially in a semiconductor memory device, when inputting shift pulses CPi, CP2, etc. from outside the chip and sending the output of the memory array as it is outside the chip, it is recommended to perform parallel-to-serial conversion of data using a shift register. It can be said that this method is more effective than other methods, such as the method using the general gate circuit described above.

第１図乃至第３図に示したものはあくまで本発明の一実
施例にすぎず、本発明は種々の態様で実施できるもので
、殊にシフトレジスタ４の具体的回路とし２て挙げた第
２図に示す回路以外の種々のシフトレジスタを本発明に
用いることが可能である。What is shown in FIGS. 1 to 3 is merely one embodiment of the present invention, and the present invention can be implemented in various forms, and in particular, the circuit shown in FIG. Various shift registers other than the circuit shown in FIG. 2 can be used in the present invention.

本発明は半導体記憶装置一般に適用することができる。The present invention can be applied to semiconductor memory devices in general.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例に係る半導体記憶装置の構成
を示すブロック図、第２図は第１図に示すシフトレジス
タの一例を示す２ビット分の回路図、第３図は上記一実
施例に係る半導体記憶装置の回路動作を示すタイムチャ
ート図である。 ｌ・・アドレス入力回路、２・・・アドレスデコーダ、
３・・・メモリアレイ、４・・シフトレジスタ、５　出
カバソファ、６−・ロジック回路、■　１〜Ｉｏ４　　
インバータ、Ｍ１〜Ｍ７・＝伝送用ＭＩＳＦＥＴ。 第　　ｌ　　因 第　　２　　図 一−−−−−−−δフトあ′６旬 第　　３　　図 テ・コータ・FIG. 1 is a block diagram showing the configuration of a semiconductor memory device according to an embodiment of the present invention, FIG. 2 is a 2-bit circuit diagram showing an example of the shift register shown in FIG. 1, and FIG. FIG. 3 is a time chart diagram showing the circuit operation of the semiconductor memory device according to the embodiment. l...Address input circuit, 2...Address decoder,
3...Memory array, 4...Shift register, 5 Output sofa, 6--Logic circuit, ■ 1 to Io4
Inverter, M1 to M7 = transmission MISFET. 1st cause 2nd figure

Claims (1)

【特許請求の範囲】[Claims] １、複数ピントの信号で構成された一つのデータを出力
する半導体記憶装置にお（・て、複数ビットの信号で構
成された一つのデータを同時に読み出し、前記同時に読
み出された複数ピントの信号を所定のビット順に従って
順次に出力するようにしてなることを特徴とする半導体
記憶装置。1. In a semiconductor memory device that outputs one piece of data made up of signals of multiple focus points (*), one data made up of signals of multiple bits is simultaneously read out, and the signal of multiple focus points that is read simultaneously is read out simultaneously. What is claimed is: 1. A semiconductor memory device that sequentially outputs data in accordance with a predetermined bit order.