JPS59170826A - Remote controller of motor-driven camera - Google Patents
Remote controller of motor-driven cameraInfo
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- JPS59170826A JPS59170826A JP4512083A JP4512083A JPS59170826A JP S59170826 A JPS59170826 A JP S59170826A JP 4512083 A JP4512083 A JP 4512083A JP 4512083 A JP4512083 A JP 4512083A JP S59170826 A JPS59170826 A JP S59170826A
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- nand gate
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-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03B—APPARATUS OR ARRANGEMENTS FOR TAKING PHOTOGRAPHS OR FOR PROJECTING OR VIEWING THEM; APPARATUS OR ARRANGEMENTS EMPLOYING ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ACCESSORIES THEREFOR
- G03B17/00—Details of cameras or camera bodies; Accessories therefor
- G03B17/38—Releasing-devices separate from shutter
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Details Of Cameras Including Film Mechanisms (AREA)
Abstract
Description
【発明の詳細な説明】
この発明はインク・ぐル撮影の可能なモータドライブカ
メラのリモートコントロール装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a remote control device for a motor drive camera that is capable of ink-glue photography.
近年、モータドライブカメラとリモートコントロール装
置からなるシステムが開発されている。カメラは基本的
にはシングル撮影モードと連続撮影モードを有するが、
リモートコントロール装置からの制御信号により、この
システムはシングル撮影モードと連続撮影モードとイン
タバル撮影モードを有する。シングル撮影モードのとき
は、リモートコントロール装置に設けられたレリーズ釦
が押されることにより発生される制御信号の立上シに同
期して一駒の撮影が行なわれる。連続撮影モードのとき
はレリーズ釦が押されている間、制御信号がカメラに供
給され、この期間、毎秒数駒の速度で連続的に撮影が行
なわれる。このため、連続モードのときは、オーディオ
タイマ等の所定期間の作動信号を出力するタイマ手段に
よシ、自動的に撮影を制御することができる。インタバ
ル撮影モードのときは、レリーズ釦侯一度押されること
により発生され次に押されると発生が停止する所定周期
（数秒以上の任意の値）のパルスからなる制御信号がカ
メラに供給される。カメラはこのパルス信号に応じて所
定周期で撮影を行なう。In recent years, systems consisting of a motor drive camera and a remote control device have been developed. Cameras basically have single shooting mode and continuous shooting mode.
According to the control signal from the remote control device, this system has single shooting mode, continuous shooting mode and interval shooting mode. In the single photographing mode, one frame is photographed in synchronization with the rise of a control signal generated by pressing a release button provided on the remote control device. In the continuous shooting mode, a control signal is supplied to the camera while the release button is pressed, and during this period, shooting is performed continuously at a speed of several frames per second. Therefore, in the continuous mode, photographing can be automatically controlled by a timer means such as an audio timer that outputs an operating signal for a predetermined period of time. In the interval shooting mode, a control signal consisting of pulses of a predetermined period (an arbitrary value of several seconds or more) is supplied to the camera, which is generated when the release button is pressed once and stops when the release button is pressed the next time. The camera takes pictures at predetermined intervals in response to this pulse signal.
このように、インタバル撮影玉−ドのときｉ−Ｊ、 。In this way, in the interval shooting mode, i-J.
レリーズ釦か２回押さ？（ること、すなわち、侶Ｖシが
２回立」ることが必要であるので、オーディオタイマ等
からの所定期間の作動信号（′（二よっ−Ｃ１撮影に自
動的に制御すＺ）ことができない。Did you press the release button twice? (In other words, it is necessary for the camera to rise twice, so it is necessary to use a predetermined period of operation signal from an audio timer etc. Can not.
この発明は土述（７だ事情に対処すべく々さｔ′ｌだも
ので、オーディオタイマ等のタイマ手段からのＦ１Ｊ１
定時間の作動イー号に応じてモータドライノ゛カメラ分
インタバル撮影させるリモ−ト・コント［ｆｆ−ル装置
を折伏することをその目的とする。This invention was made in order to deal with the situation mentioned above (7).
Its purpose is to fold down the remote control device that allows the motor-dried camera to take pictures at intervals in response to the operation signal E at a fixed time.
七）、−ト、図面を参照してこの発明によるモータドラ
イブ力メシのリモー トコントロール装置の一’４施１
＋ｌｌを説明する。第１図は全体の構成図である。り七
−１・＝１ントロール装＠：１０けカメラ本体１２に装
着されたモーフドライブ装置１４に′：１−ド１６（Ｃ
よって接続される１、９七−トコントロール装置ｌＯは
電波により七−メドライブ装置ｉ１１４と接続されても
よい。モータドシイブ装僧１４の下部（・′ｉ″は電源
１８が取付けられる。7) - Part 1 of the remote control device for the motor drive power mechanism according to the present invention with reference to the drawings.
+ll will be explained. FIG. 1 is an overall configuration diagram. R7-1 = 1 control @:10
Therefore, the connected 1,9-7-to-control device IO may be connected to the 7-med drive device i114 by radio waves. A power source 18 is attached to the lower part of the motor drive unit 14 (.'i'').
す±−トコントロ〜ル装置１０は撮影モードを選択する
ための押釦式のシングル・モードスイッチ２θ、連続モ
ー ドスイッチ２２、インタ・ぐ〕１、モードスイッチ
２４を治Ｌ／ 、選択をれｋ、モー ドはモード表示部
２６で表示される。インクベルモードの々きの周期はイ
ンタバルタイムセットスイッｙ′２８で設定され、秒時
にインタバルタイム表示部３０で表示される。インタバ
ル化−ド表示ランｆ３２、しυ−ズスイッチ３４もリモ
ートコノｌ−ロール装置１０に設けられている。The control device 10 has a push-button single mode switch 2θ for selecting the shooting mode, a continuous mode switch 22, an interface 1, and a mode switch 24 for selecting the shooting mode. The mode is displayed on the mode display section 26. The cycle of the ink bell mode is set by the interval time set switch y'28, and is displayed in seconds on the interval time display section 30. An interval display run f32 and a zoom switch 34 are also provided in the remote controller 10.
リモートコントロール装Ｍ１０はリモコン・ツヤツク３
６を介してオーディオタイマ３８からの信号を入力する
ようになっている。オープ′イオタイマ３８は２つの設
定時刻の間、作動信号全出力するものである。Remote control device M10 is remote control gloss 3
The signal from the audio timer 38 is inputted via the audio timer 6. The open'io timer 38 outputs the full operating signal during two set times.
第２図はリモートコントロール長石の一実施例の回路図
である。リモコン−シャック３６とレリーズスイッチ３
４の一端が接地され、他端かそねぞれ抵抗１００，１０
；ｌを介しで負電源−ＶＥＥ Ｋ接続される。 リモコ
ンジャック３６とレリーズスイッチ３４の他端はそれぞ
れインバータｊθ４，１０６を介してＮＡＮＤ ケ”
−） Ｉ Ｄ ８の入力端ＶＣ接続される６ＮＡＮＤゲ
ート１ｏ８の出力がＮＡＮＤｒ−ト１１０，１１２に供
給されるとともに、イン・々−タ１１４を介して、直列
に接続さｔ１′に、Ｔノリッデ７０ッゾ１１６ 、１１
８゜１２０のリセット端に入力される。周波数Ｆ１のク
ロ、り信号がＴフリッｆフロッｆ１１６のクロック端に
人力される。Ｔノリッグノロッノｚ２ｏの出力がインバ
ータ１２２を介してＮＡＮＤケ゛−） １２ （に供
給される。Ｎ Ａ Ｎ Ｉ）ケ゛−ト１２４はＮ Ａ、
Ｎ Ｄり−１−１１ｏとともに７リツ７’ ７ Ｉｆｆ
。FIG. 2 is a circuit diagram of one embodiment of a remote control feldspar. Remote control - Shack 36 and release switch 3
One end of 4 is grounded, and the other end has a resistance of 100 and 10, respectively.
Negative power supply −VEE K is connected via ;l. The other ends of the remote control jack 36 and the release switch 34 are connected to NAND gates via inverters jθ4 and 106, respectively.
-) The output of the 6NAND gate 1o8, which is connected to the VC of the input terminal of ID8, is supplied to the NAND gates 110 and 112, and is also connected in series to the NAND gate t1' via the inverter 114. 70zo 116, 11
It is input to the reset end of 8°120. A clock signal of frequency F1 is inputted to the clock end of T-flip f116. The output of the T-no-rig-no-ro-no-z2o is supplied to the NAND gate 12 through the inverter 122.
7 Iff with N Dri-1-11o
.
、Ｏｙ、構成１１、ＮＡＮＤり゛−トノ１ｏの出力がＮ
ＡＮＤケ゛−ト１１２に供給される。ＮＡＮＤケ゛−ト
１１２の出力がＮＡＮＤｒ゛−ト１０＆の入力端、Ｔノ
リッＩＩ／’７０ツｆ ７２ｏのクロック端に供給され
る々ともＶζ、インバータ１２８を介しで、ＮＡＮＤ
ケ’−１・ｘ３ｏ、ｙａｚに人力される。, Oy, configuration 11, the output of NAND node 1o is N
It is supplied to AND gate 112. The output of the NAND gate 112 is supplied to the input terminal of the NAND gate 10&, and the clock terminal of the T Nori II/'70 f72o.
Ke'-1・x3o, yaz will do the work.
シングルモー ドスイッチ２０．連続モードスイッチ２
２、インタバルモードスイッチ２４は、それらの一端が
接地され、それらの他端がそれぞれ抵抗１．ヲ４．１ａ
ｔ； 、Ｊ ｓｓを介して負電源−ＶＥＥ Ｋ接続され
る。スイッチ２０，２２゜２４の他端は、それぞれイン
バータ１４０，１４２゜１４４を介してＮＡＮＤケ゛
Ｉ・１４６，１４８．２５０の入力端（て接続される。Single mode switch 20. Continuous mode switch 2
2. The interval mode switch 24 has one end grounded and the other end connected to a resistor 1.2. wo4.1a
t; , is connected to the negative power supply -VEE K via Jss. The other ends of the switches 20, 22° 24 are connected to a NAND gate via inverters 140, 142° 144, respectively.
The input terminal of I.146, 148.250 is connected.
ＮＡＮＤケ゛−１・ｉ ４ （ｉ １ＩＮＡＮＤグ〜１
・１５２と７リツデフロツ２戸を構成し、その出力はモ
ード表示部２６に供給される々々もに、インバータＪ
、５４ 、１５６全１ａ列に介してＮＡＮＤグー） １
３２ Ｋ人力される、インバータ１５４の出力がＮＡＮ
Ｄゲート１５８．１６θ。NAND key-1・i 4 (i 1INAND key-1
・Constitutes two units, 152 and 7, and their output is supplied to the mode display unit 26, and the output is supplied to the inverter J.
, 54, 156 NAND goo through all 1a columns) 1
32K human power, the output of inverter 154 is NAN
D gate 158.16θ.
１６２に入力される。インバータ１４θ、ノ４４の出力
がＮＡＮＤゲート１６３に供給さＲ，その出力がインバ
ータ１６４を介してＮＡＮＤケ゛−ト１６６に供給され
る。ＮＡＮＤり゛−ト１６６Ｉ／″ｉＮ’ＡＮＤゲート
１４８とフリ、ノフロッｆを構成し、ＮＡＮＤゲート１
４８の出力はモード表示部２６、ＮＡＮＤゲート１６８
に供給されるとともに、イン７ｙ′−タＺ ７ ｏ ｆ
：介してＮＡＮＤグートノ５８．Ｊσ０，１６２に供給
される。ＮＡＮＤゲート１６２の出力がインバータ１７
２を介してモード表示部２６に供給される。インバータ
１４２の出力がＮＡＮＤゲート１５０に入力され、ＮＡ
ＮＤゲート１５０の出力がインバータ１７４を介してＮ
ＡＮＤゲート１５２に供給される。インバータノ０４の
出力がＮＡＮＤゲート１５８に供給されるとともに、イ
ンバータ１７６を介してＮＡＮＤゲート１６０に供給さ
れる。ＮＡＮＤゲート１５８の出力がＴフリップ７０ツ
ブ１２６のリセット端に入力され、ＮＡＮＤゲート１６
０の出力がＮＡＮＤケ゛−ト１７８に入力される。Ｔフ
リップフロップ１２６の出力がインバータ１８０を介し
てＮＡＮＤゲート１７８に入力される。ＮＡＮＤゲート
１７８の出力がＮＡＮＤゲート１３θ、１８２、インタ
バルモード表示ランゾ３２に供給されるとともに、イン
バータ１８４を介して計時回路１８６のリセット端に供
給される。Ｎ Ａ Ｎ Ｄケ゛−）１３０の出力がＮＡ
ＮＤゲート１８８に入力される。周波数Ｆ２のクロック
信号が計時回路１８６のクロック端に供給され、計時回
路１８６の出力かインタバルタイム表示部３０に供給さ
れるとともに、インバータ１９０を介してＮＡＮＤゲー
ト１９２に入力される。162. The output of inverter 14.theta. The NAND gate 166I/''iN'AND gate 148 constitutes a free and no float f, and the NAND gate 1
The output of 48 is the mode display section 26, NAND gate 168
and input 7y′-ta Z 7 o f
: Via NAND Gutno 58. Jσ0,162. The output of the NAND gate 162 is connected to the inverter 17
2 to the mode display unit 26. The output of inverter 142 is input to NAND gate 150,
The output of ND gate 150 is connected to N via inverter 174.
AND gate 152 is provided. The output of inverter 04 is supplied to NAND gate 158 and also to NAND gate 160 via inverter 176. The output of the NAND gate 158 is input to the reset terminal of the T-flip 70 tube 126,
An output of 0 is input to NAND gate 178. The output of T flip-flop 126 is input to NAND gate 178 via inverter 180. The output of the NAND gate 178 is supplied to the NAND gates 13θ and 182, the interval mode display runzo 32, and is also supplied to the reset terminal of the clock circuit 186 via the inverter 184. N A N D key) 130 output is NA
It is input to ND gate 188. A clock signal of frequency F2 is supplied to the clock end of the clock circuit 186, and the output of the clock circuit 186 is supplied to the interval time display unit 30 and is also input to the NAND gate 192 via the inverter 190.
ＮＡＮＤゲート１９０の出力がＮＡＮＤゲート１８２゜
１９４に供給されるとともに、インバータ１９６を介し
て、直列に接続されたＴフリップ７０ツブ１９Ｂ、２０
．０．２０２のリセット端に供給される。周波数Ｆ１の
クロック信号がＴフリップフロップ１９８のクロック端
に供給され、Ｔ７リツプフロツグ２０２の出力がインバ
ータ２０４を介してＮＡＮＤゲート２０６に入力される
。ＮＡＮＤゲート２０６はＮＡＮＤゲート１９４と７リ
ツグフロツグを構成し、ＮＡＮＤゲート１９４の出力が
ＮＡＮＤゲート１８２に入力される。ＮＡＮＤゲート１
８２の出力がＮＡＮＤゲート１８８．１９２に入力され
る。ＮＡＮＤゲート１８８の出力がインバータ２０８を
介してＮＡＮＤゲート２１０に供給される。ＮＡＮＤゲ
ート１３２゜１６８の出力もＮＡＮＤゲート２１０に供
給され、その出力がインバータ２１２、抵抗２１４を介
Ｌ テＰＮＰ ｉ ）ランジスタ２１６のペースに供給
される。トランジスタ２１６のコレクタ、エミッタ間か
ら制御信号が発生され、コード１６を介してモーダドラ
イブ装置１４に供給される。The output of the NAND gate 190 is supplied to the NAND gate 182゜194, and the T-flip 70 tubes 19B and 20 connected in series are supplied via the inverter 196.
．． 0.202 is fed to the reset end. A clock signal of frequency F1 is applied to the clock end of T flip-flop 198, and the output of T7 flip-flop 202 is input through inverter 204 to NAND gate 206. NAND gate 206 and NAND gate 194 form a 7-lig flag, and the output of NAND gate 194 is input to NAND gate 182. NAND gate 1
The output of 82 is input to NAND gate 188.192. The output of NAND gate 188 is provided to NAND gate 210 via inverter 208. The output of the NAND gate 132° 168 is also provided to a NAND gate 210, which output is provided through an inverter 212, a resistor 214, and to a transistor 216 (LTEPNPi). A control signal is generated between the collector and emitter of the transistor 216 and is supplied to the moder drive device 14 via the cord 16.
以下、この一実施例の動作を説明する。先ず、オーディ
オタイマ３８が接続されていない場合を説明する。シン
グルモードのときは、ヌイソチ２０のみが閉成され、ス
イッチ２２．２４は開放されている。このためＮＡＮＤ
グー） １４６゜１４８、インバータ１７４の出力はそ
れぞれＨ２Ｌ 、 Ｌレベルである。インバータ１７２
の出力もＬ Ｌ／ ヘルであるので、モード表示部２６
はＮＡＮＤゲート１４６からのＨレベルの信号によって
シングルモードを表示する。ＮＡＮＤゲート１４８の出
力がＬレベルであるので、ＮＡＮＤゲート１６８の出力
ＶｉＨレベルとなる。ＮＡＮＤゲート１４６の出力がエ
ルベルでち−るので、ＮＡＮＤグー ｌ−７ｓ ｓの出
力がＨレベルとなり、Ｔ７リツゾフロツプ１２６はリセ
ット状態であり、その出力はＬレベルである。ＮＡＮＤ
／ｆ″−ト１６０の出力もＨレベルであるので、ＮＡ
ＮＤゲート１７８の出力がＬレベルとな９、ＮＡＮＤゲ
ート１３０の出力はＨレベルとなる。ＮＡＮＤゲート１
８２の出力もＨレベルであるので、ＮＡ、ＮＤゲート１
８８の出力はＬレベル、インバータ２０８の出力はＨレ
ベルである。このため、ＮＡＮＤゲート２１０はＮＡ
Ｎ、Ｄゲート１３２の出力により制御され、ＮＡＮＤゲ
ート１３２の出力の反転信号を出力する。ここで、レリ
ーズスイッチ３４が閉成されると、ＮＡＮＤグートノ０
８から第３図（ａ）に示すようにスイッチ３４の閉成さ
れる期間だけＨレベルの信号が出力される。これにより
、Ｔフリップフロップ１１６，１１８，１２０のリセッ
トが解除され、レリーズスイッチ３４が閉成されてから
所定時間後（ここでは約６０ｍ５後）に、Ｔフリップフ
ロップ１２０からＨレベルの信号が出力され、ＮＡＮＤ
ゲート１２４の出力がＨレベルにされる。これにより、
レリーズスイッチ３４が閉成されると、第３図（ｂ）に
示すような負のパルスがＮＡＮＤゲート１１２から出力
される。、インバータ１５６の出力がＨレベルであるの
で、この負のパルスがインバータ１２Ｂ、ＮＡＮＤ ’
グーｈ１３２，２１０、インバータ２１２でそれぞれ反
転され、負のパルスとしてトランジスタ２１６０ベース
ｒ（供給される。このプζめ、この負の・（ルスの期間
だけトランジスタ２１６がオンし、シングル信号がモー
タドライブ装置１４に供給される。このようＶζ、ＮＡ
ＮＤゲート１１２の出力〕ｆルスによって一回の撮影が
イテなわれるので、Ｔン））ツノフロップ１１６，１１
８．１２θに（よりこの）（ルヌ幅は６０ｍ５と、−回
の撮影Ｑで必要な縦小時間以ｆとされている。モータト
ゝノイプ装（ｆｊ ７４けシングルモードｅζ設定され
ているときは、このシングル信号に応じて一回撮影を７
５なう。The operation of this embodiment will be explained below. First, the case where the audio timer 38 is not connected will be explained. In the single mode, only the switch 20 is closed and the switches 22, 24 are open. For this reason, NAND
146°148, the outputs of the inverter 174 are at H2L and L levels, respectively. Inverter 172
Since the output of is also LL/hell, the mode display section 26
indicates single mode by an H level signal from NAND gate 146. Since the output of NAND gate 148 is at L level, the output of NAND gate 168 is at ViH level. Since the output of the NAND gate 146 fluctuates at L level, the output of the NAND gate 1-7s becomes H level, and the T7 logic flop 126 is in a reset state, and its output is at L level. NAND
Since the output of /f''-to 160 is also at H level, NA
The output of the ND gate 178 becomes L level9, and the output of the NAND gate 130 becomes H level. NAND gate 1
Since the output of 82 is also at H level, NA and ND gate 1
The output of inverter 88 is at L level, and the output of inverter 208 is at H level. Therefore, the NAND gate 210
It is controlled by the output of the N,D gate 132 and outputs an inverted signal of the output of the NAND gate 132. Here, when the release switch 34 is closed, the NAND gate signal 0
8, an H level signal is output only during the period when the switch 34 is closed, as shown in FIG. 3(a). As a result, the T flip-flops 116, 118, and 120 are reset, and after a predetermined time (about 60 m5 in this case) after the release switch 34 is closed, an H level signal is output from the T flip-flop 120. , NAND
The output of gate 124 is set to H level. This results in
When the release switch 34 is closed, a negative pulse as shown in FIG. 3(b) is output from the NAND gate 112. , since the output of inverter 156 is at H level, this negative pulse is applied to inverter 12B, NAND'
The pulses 132 and 210 are each inverted by the inverter 212 and supplied to the transistor 2160 base r as a negative pulse. is supplied to the device 14. Thus Vζ, NA
Output of ND gate 112] Since one shooting is ruined by the f pulse, T)) horn flops 116, 11
8. At 12θ (this), the lune width is 60m5, which is less than the vertical time required for -times of shooting Q. When the motor tonope equipment (fj 74 digits single mode eζ is set) , shoot once according to this single signal 7
5 Now.
連続モードのときは、スイッチ２２のみか閉成さ′ＩＬ
、スイッチ２θ、２４は開放されている。In continuous mode, only switch 22 is closed.
, switches 2θ, 24 are open.
このため、ＮＡ、ＮＤ）ｆ”−ト１４６，１４Ｂ、イン
バータ１７４の出力はそれぞれり、、Ｈ，Ｌレベルであ
る。イン・ぐ−タ１７２の出力もＬレベルであるので、
モード表示部２６はＮＡＮＤゲート１４８からのＨレベ
ルの信号によって連続モードを表示する。ＮＡＮＤゲー
ト１４６の出力がＬレベルであるので、ＮＡＮＤり゛’
−トｉ：ｔ２の出力はＨレベルである。ＮＡＮＤゲート
１４８の出力がＨレベルであるので、ＮＡＮＤゲート１
５８の出力がＨレベルであり、Ｔフリツノフロップ１２
６はリセットされている。これは、シングルモードのと
きと同様であるので、インバータ２０８の出力はＬレベ
ルである。このため、ＮＡＮＤ ケ゛−ト ２１０
は ＮＡＮＩ） グー ト １６８ の出力により
制御され、ＮＡＮＤゲート１６８の出力信号の反転信号
を出力する。ここで、レリーズスイッチ３４が閉成され
ると、第４図（、）に示すようにスイッチ３４の閉成さ
れている期間だけＮＡＮＤゲート１０８の出力がＨレベ
ルになる。Therefore, the outputs of the inverters 146, 14B and the inverter 174 are at H and L levels, respectively.The output of the inverter 172 is also at the L level, so
The mode display section 26 displays the continuous mode in response to the H level signal from the NAND gate 148. Since the output of the NAND gate 146 is at L level, the NAND
-T i: The output of t2 is at H level. Since the output of NAND gate 148 is at H level, NAND gate 1
The output of 58 is at H level, and the T fritsuno flop 12
6 has been reset. Since this is the same as in the single mode, the output of inverter 208 is at L level. For this reason, the NAND gate 210
is controlled by the output of the NAND gate 168 and outputs an inverted signal of the output signal of the NAND gate 168. When the release switch 34 is closed, the output of the NAND gate 108 becomes H level only while the switch 34 is closed, as shown in FIG. 4(,).
この信号がＮＡＮＤゲート１６８に供給されると、ＮＡ
ＮＤゲート１４８の出力がＨレベルであるので、ＮＡＮ
Ｄゲート１６８の出力は、第４図（ｂ）に示すように、
この反転信号となる。ＮＡＮＤゲート１６８の出力信号
がＮＡＮＤゲート２１０．インバータ２Ｊ ２でそれぞ
れ反転され、この結果、レリーズスイッチ３４の閉成期
間中トランジスタ２１６がオンし、連続信号がモータド
ライブｋＨ１１４に供給される。モータドライブ装置１
４は連続モードに設定されているときは、この連続信号
の供給される期間中連続的に撮影を行なう。When this signal is provided to NAND gate 168, N.A.
Since the output of the ND gate 148 is at H level, the NAN
The output of the D gate 168 is as shown in FIG. 4(b).
This becomes an inverted signal. The output signal of NAND gate 168 is output to NAND gate 210. They are each inverted by inverter 2J2, so that transistor 216 is turned on during the closing period of release switch 34, and a continuous signal is supplied to motor drive kH114. Motor drive device 1
4, when the continuous mode is set, photography is performed continuously during the period in which the continuous signal is supplied.
インタバルモードのときは、スイッチ２４のみが閉成さ
れ、スイッチ２０．２２は開放される。ＮＡＮＩ）ゲー
ト１４６，１４８、インバータ１７４の出力は全てＬレ
ベルになる。インバータ１７２の出力かＨレベルｌ／コ
なるので、モード表示部２６は、これによｐ１インタバ
ルモードを表示する。ＮＡＮＤゲート１３２，１６８の
出力に）Ｉレベルであるので、ＮＡＮＤゲート２１０は
イン・ぐ−タ２θ８の出力により制御され、インバータ
２０８の出力の反転（ｉ号を出力する。When in interval mode, only switch 24 is closed and switches 20.22 are open. The outputs of NANI) gates 146, 148 and inverter 174 all go to L level. Since the output of the inverter 172 is at the H level l/co, the mode display unit 26 accordingly displays the p1 interval mode. Since the outputs of NAND gates 132 and 168 are at I level, NAND gate 210 is controlled by the output of inverter 2θ8 and outputs an inversion of the output of inverter 208 (i).
ここで、レリーズスイッチ３４が閉成されると、ＮＡＮ
Ｄケ゛−１−１θ８の出力が第５図（ａ）に示すように
、閉成されでいる間、Ｈレベルになる。これにより、Ｎ
ＡＮＤゲート１１２から第５図（ｂ）Ｋ示すように所定
時間幅の負の・にルヌが出力される。ＮＡＮＤケ゛−ト
１５８の出力ｈ゛−ｒ、−ｒ、レベルで、Ｔ７リツグフ
ロツ７”１２６１１リセツトが解除されている。ＮＡＮ
Ｄグー）−１１２の出力パルスの立下りに応じて、第５
図（ｃ）に示すように、Ｔ７リツプフロツ７”１２６の
出力はＨレベルとなり、計時回路１８６のリセットが解
除される。ここで、インタバルモード表示ランニア″３
２が点灯される。計時回路１８６は、第５図（ｄ） Ｋ
示すようにクロック信号Ｆ２を所定数だけ計数する毎に
パルス信号を出力する。この所定数（）にルスの周Ｍ）
はインタバルタイマセットスイッチ２８（第１図）によ
り設定される。この計時回路１８６の出力・ぞルスの立
上りに応じてＮ Ａ、Ｎ Ｄケ゛−）２８２の出力がＬ
レベルになると同時にＴフリッゾフロッｆ１９８．２０
０，２０２がリセットされる。そのため、ＮＡＮＤケ゛
−ト１８２の出力信号は第５図（ｅ）に示すように、ａ
ｉ数回路１８６の出力パルスのパルス幅が所定時間（約
６０ｍ５）に揃えられた負のパルス信号となる。ＮＡＮ
Ｄゲートｌ１２の出力はシャツタレリーズから約６０ｍ
５後にはＨレベルに戻るのでＮＡＮＤゲート１３０の出
力はこのときはＨレベルである。そのため、ＮＡＮＤゲ
ート１８２の出力の反転信号がＮＡＮＤゲート１８８を
通過する。Here, when the release switch 34 is closed, the NAN
As shown in FIG. 5(a), the output of D-1-1θ8 becomes H level while it is closed. This results in N
As shown in FIG. 5(b)K, the AND gate 112 outputs a negative lune of a predetermined time width. At the output h-r, -r level of the NAND gate 158, the T7 reset is released.
In response to the falling edge of the -112 output pulse, the fifth
As shown in Figure (c), the output of the T7 lip flop 7''126 becomes H level, and the reset of the clock circuit 186 is released.Here, the interval mode display runnier''3
2 is lit. The clock circuit 186 is shown in FIG. 5(d) K
As shown, a pulse signal is output every time a predetermined number of clock signals F2 are counted. This predetermined number () of Rusu's circumference M)
is set by the interval timer set switch 28 (FIG. 1). In response to the rising edge of the output signal of this clock circuit 186, the output of the N A, N D signal) 282 goes low.
As soon as it reaches the level, T frizzo f198.20
0,202 is reset. Therefore, the output signal of the NAND gate 182 is a, as shown in FIG. 5(e).
The output pulse of the i-number circuit 186 becomes a negative pulse signal whose pulse width is aligned to a predetermined time (approximately 60 m5). NAN
The output of D gate l12 is approximately 60m from the shirt release.
5, the output of the NAND gate 130 is at the H level at this time. Therefore, the inverted signal of the output of NAND gate 182 passes through NAND gate 188.
その結果、ＮＡＮＤゲート１８２の出力信号がそのまま
トランジスタ２１６のベースに供給される。一方、シャ
ツタレリーズに同期したＮＡＮＤゲート１１２の出力頁
ノぞルヌがインバータ１２Ｂ、Ｎ Ａ、Ｎ Ｄグ゛−ト
１３０でそれぞれ反転され、結局そのまま負ノ９ルヌと
してＮＡＮＤゲート１８８に供給される。このため、ト
ランジスタ２１６のベースには第５図（ｆ）に示すよう
に、シャツタレリーズ直後の初回ノｅルスＨＮＡＮＤ
＆” −） １１２の出力パルスから得られ、次パルス
からは計時回路１８６の出力パルスから得られた負パル
ス信号か供給される。トランジス１Ｘ２１６はこの負パ
ルスに応じて所定周期でオンし、モータドライブ装置１
４に所定周期のインタバル信号が供給される。これによ
シ、インタバル撮影が開始される。次に、レリーズスイ
ッチ３４が閉成されると、ＮＡＮＤゲート１１２から第
５図（ｂ）に示すように負ノクルスが出力される。この
パルスの立下シに同期してＴフリッ７″７０ツブ１２６
の出力は第５図（ｃ）に示すようＫＬレベルに戻る。As a result, the output signal of NAND gate 182 is directly supplied to the base of transistor 216. On the other hand, the output page number of the NAND gate 112 synchronized with the shirt release is inverted by the inverters 12B, N A, and N D gates 130, respectively, and is ultimately supplied as it is to the NAND gate 188 as a negative number nine. . Therefore, as shown in FIG. 5(f), the base of the transistor 216 is connected to the initial reference signal HNAND immediately after the shirt release.
&" -) 112, and the next pulse is supplied with a negative pulse signal obtained from the output pulse of the clock circuit 186. The transistor 1X216 turns on at a predetermined period in response to this negative pulse, and the motor Drive device 1
4 is supplied with an interval signal of a predetermined period. As a result, interval shooting is started. Next, when the release switch 34 is closed, a negative Noculus is output from the NAND gate 112 as shown in FIG. 5(b). In synchronization with the falling edge of this pulse, the T flip 7″70 knob 126
The output returns to the KL level as shown in FIG. 5(c).
このため、計時回路１８６ｉリセツトされ、パルス信号
の発生を停止する。以後、ＮＡＮＤゲート１８２の出力
はＨレベルとなりトランジスタ２１６がオンすることは
ない。このように、インタバルモードはレリーズスイッ
チ３４’ｃ−Ｗ閉成することにより開始され、次に、レ
リーズスイッチ３４を閉成することによシ終了する。Therefore, the clock circuit 186i is reset and stops generating pulse signals. Thereafter, the output of the NAND gate 182 becomes H level and the transistor 216 is not turned on. Thus, interval mode is initiated by closing release switch 34'c-W and then terminated by closing release switch 34.
次に、オーディオタイマ３８が接続されている場合を説
明する。オーディオタイマ３８がらＶｉ２つの設定時刻
の間Ｈレベルの作動信号がリモコンジャック３６に入力
される。シングルモードのときは、前述のオーディオタ
イマ３８の接続されてい々い場合と同様に、インバータ
２０Ｂ、ＮＡＮＤゲート１６８の出力がＨレベルである
。そのため、リモコンジャック３６に入力されるＨレベ
ルの信号の立上りに同期してＮＡＮＤゲート１１２から
発生される負パルスがインバータ１２８、ＮＡＮＤゲー
ト１３２を介してＮＡＮＤゲート２１θに入力され、こ
の負ノ９ルヌによりトランジスタ２１６がオンし、シン
グル信号がモータドライブ装置１４に供給される。Next, a case where the audio timer 38 is connected will be explained. An H level activation signal is input from the audio timer 38 to the remote control jack 36 during the two set times Vi. In the single mode, the outputs of the inverter 20B and the NAND gate 168 are at H level, as in the case where the audio timer 38 is connected. Therefore, a negative pulse generated from the NAND gate 112 in synchronization with the rise of the H level signal input to the remote control jack 36 is input to the NAND gate 21θ via the inverter 128 and the NAND gate 132, and this negative pulse is input to the NAND gate 21θ via the inverter 128 and the NAND gate 132. This turns on transistor 216 and supplies a single signal to motor drive device 14 .
連続モードのときも同様に、リモコンジャック３６Ｖｃ
入力されるＨレベルの信号がＮＡＮＤゲート７０Ｂ 、
２６８を介してＮＡＮＤゲート２１０に入力され、こ
の期間たけトランジスタ２１６がオンし、モータドライ
ブ装置１４に連続信号か供給される。Similarly, when in continuous mode, connect the remote control jack 36Vc.
The input H level signal is input to the NAND gate 70B,
The signal is input to the NAND gate 210 via the NAND gate 268, the transistor 216 is turned on during this period, and a continuous signal is supplied to the motor drive device 14.
インタバルモードのときは、ＮＡＮＤゲート１４６．１
４Ｂの出力がＨレベルであるので、ＮＡＮＤグー）２５
８ 、ノロ０の出力はりモコンノヤック入力に応じて変
化する。リモコンジャック人力、ＮＡＮＤゲート１５８
，１６０の出力をそれぞれ第６図（−） 、 （ｂ）
、 （Ｃ）に示す。リモコンジャック人力がある期間は
Ｔフリップフロップ１２６はリセット状態である。その
だめ、リモコンツヤツク入力に同期して第６図（ｄ）に
示すようにＮＡＮＤゲート１１２から負パルスが出力さ
れるが、Ｔフリツノ７０ッ７ｔ′１２６の出力はＬレベ
ルのままである。Ｔフリップフロップ１２６がリセット
されると計時回路１８６が所定周期のパルス信号を出力
しＮＡＮＤゲート１８２から第６図（ｅ）に示すような
負パルス信号が出力される。ＮＡＮＤゲート１１２の出
力とＮＡＮＤゲート１８２の出力がＮＡＮＤゲート１８
８、インバータ２０２、ＮＡＮＤゲート２１０、インバ
ータ２１２を介してトランジスタ２１６のベースに供給
される。When in interval mode, NAND gate 146.1
Since the output of 4B is H level, NAND goo) 25
8. The output of Noro 0 changes depending on the input of the Mocon Noyak. Remote control jack manual, NAND gate 158
, 160 outputs are shown in Figure 6 (-) and (b), respectively.
, shown in (C). The T flip-flop 126 is in a reset state while the remote control jack is being operated manually. Therefore, a negative pulse is output from the NAND gate 112 as shown in FIG. 6(d) in synchronization with the remote control input, but the output of the T-flip switch 70-7t'126 remains at the L level. When the T flip-flop 126 is reset, the clock circuit 186 outputs a pulse signal of a predetermined period, and the NAND gate 182 outputs a negative pulse signal as shown in FIG. 6(e). The output of NAND gate 112 and the output of NAND gate 182 are connected to NAND gate 18.
8, is supplied to the base of the transistor 216 via the inverter 202, the NAND gate 210, and the inverter 212.
これは前述のオーディオタイマ３８の接続されていない
場合と同様である。リモコンジャック入力が終了すると
、第６図（ｃ）に示すようにＮＡＮＩ）ゲート１６０の
出力がＨレベルになるので、ＮＡＮＤゲート１７８の出
力がＬレベルになる。This is similar to the case where the audio timer 38 is not connected. When the remote control jack input is completed, the output of the NANI gate 160 goes to H level as shown in FIG. 6(c), so the output of the NAND gate 178 goes to L level.
このため、計時回路１８６がリセットされ、トランジス
タ２１６がオンすることはない。Therefore, the clock circuit 186 is reset and the transistor 216 is not turned on.
このよう、に、この実施例によれば、一定期間の作動信
号がリモコンジャック３６に供給される揚台は、その期
間、インタバル信号が出力され、るので、インク・ぐル
撮影の際、開始と終了をマニ＝アルで操作する必要が在
く自動的に操作することができる。In this way, according to this embodiment, the platform to which an operating signal for a certain period is supplied to the remote control jack 36 outputs an interval signal during that period, so that when ink-glue photography is started, It is not necessary to manually operate the process and end, but it can be operated automatically.
この発明は」−述した実施例に限定されず、神ｆｉｌ！
変更可能である。リモコンジャックへの信号掠としては
オーディオタイマ以外でも、所定期間の作動信号全供給
できるものであれば何でもよい。The invention is not limited to the embodiments described, but is based on God fil!
Can be changed. The signal to the remote control jack may be any device other than an audio timer as long as it can supply all operating signals for a predetermined period of time.
４図而の簡Ｊ）′４′ｆ！説明
第１し１はこの究明シ（よるリモートコントロール装置
の一実施例全台むカメラシステム全体の＋ｒｈ成図、第
２図（、よリモートコントロール装ｂ１の一実施例の回
路図、第３図ないし第６図はこの一実施例の動作を示す
タイムチャートである。4 diagrams and simple J)'4'f! Explanation No. 1 is a +rh diagram of the entire camera system including all the cameras according to an embodiment of the remote control device, and FIG. 2 is a circuit diagram of an embodiment of the remote control device b1, and FIG. 6 through 6 are time charts showing the operation of this embodiment.
２０・・シングル七−ドヌイッチ、２２・・・連続モー
トスイッチ、２４・・インタバルモードスイッチ、２６
・・・モード表示部、３４・・・レリーズスイッチ、３
６・・・リモコンツヤツク、１２６・・・Ｔフリップフ
ロップ、１８６・・・計時回路、２１０・・ＮＡＮＤゲ
ート、２１６・・・トランジスタ。20...Single seven-donych, 22...Continuous mode switch, 24...Interval mode switch, 26
...Mode display section, 34...Release switch, 3
6...Remote controller, 126...T flip-flop, 186...Clock circuit, 210...NAND gate, 216...Transistor.
出願人代理人 弁理士 鈴 江 武 彦第３図
第５図
第６図
′１旨旧ｊ長官 ネ゛、 杉 和 人 殿１．”１
１件の表示
’［ｌｒ％Ｊ ｔ１７４５ Ｆ ４５１−２ Ｃ１号
；ｊ 発明の名ゼＩ・
七−タドフイフ゛１３メラのり（−トコン！・ローツノ
装置白。Applicant's agent Patent attorney Takehiko Suzue (Figure 3, Figure 5, Figure 6'1) Former Commissioner, Kazuto Sugi 1. ”1
Showing 1 item'[lr%J t1745 F 451-2 C1;
、”ｒｔｌｌ！ ＩＩろでする菖
弔イ１１との関ｔｓｈ ＋ｌ、： ｍ、’ Ｌ”＋
ｊ９．Ｈｉ 人（（１３”／） ：Ａ”）ン・マス）し
字工業林式会社、１７代理人
ｉ；、 ｌ”ｌ イｉ ｒ：ｌｉ 正（１）明細書
第５負第１９行１−１に記載の［スイッチ２４は、Ｊ
’ｆｆｉ 「スイッｆ２４ｉ；、＋操作されているＩＦ
）」だけオンとなるｔ目［１スイツチであり、こｎらの
スイッチは、」と訂ＩＥする。, "rtll! II Connection with Iris II 11 tsh +l,: m,'L"+
j9. Hi person((13”/) :A”)n mass)shiji industrial forestry company, 17 agent i;, l”l ii r:li Positive (1) Specification No. 5 Negative No. 19 line 1 -1, [switch 24 is J
'ffi 'switch f24i;, + IF being operated
)" is the t-th switch that is turned on, and these n switches are ".
（２）同第１６自第１３行１−１にη上載の「終了Ａ−
４、・、、１のイ々に［なお、こごで、シ゛ングル、（
中ゎＬ、インク−パルモードを設５ＪｋＴるスイッチ２
０゜２２．２４は操作後オフとなっても、（１れのスイ
ッチ分操作しグｆい限り、Ｎ Ａ Ｎ Ｄケ゛−ト１４
Ｇ。(2) On the 16th car, line 13, 1-1, “End A-
4...., 1 [In addition, here, the single, (
Medium ゎL, set ink-pal mode 5JkT switch 2
Even if 0°22.24 is turned off after operation, (as long as one switch is operated, NAND gate 14
G.
１４８．１５０，１５２，１６３，１６６の働きにより
そのモード奮保持している。−１を挿入する。The mode is maintained by the functions of 148, 150, 152, 163, and 166. Insert -1.
２２２222
Claims (1)
力を開始し第２信号の供給に応じてインタバル信号の出
力を停止し、インタバル信号によってモータドライブカ
メラをインタバル撮影させるモータドライブカメラのリ
モートコントロール装置において、所定期間の作動信号
を入力する手段と、前記作動信号の入力されている期間
だけインタバル信号を出力するリモートコントロール装
置。Remote control of a motor drive camera that starts outputting an interval signal of a predetermined period in response to the supply of the first signal, stops outputting the interval signal in response to the supply of the second signal, and causes the motor drive camera to take interval photographs using the interval signal. In the apparatus, means for inputting an actuation signal for a predetermined period of time, and a remote control device for outputting an interval signal only during the period during which the actuation signal is inputted.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4512083A JPS59170826A (en) | 1983-03-17 | 1983-03-17 | Remote controller of motor-driven camera |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4512083A JPS59170826A (en) | 1983-03-17 | 1983-03-17 | Remote controller of motor-driven camera |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59170826A true JPS59170826A (en) | 1984-09-27 |
Family
ID=12710407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4512083A Pending JPS59170826A (en) | 1983-03-17 | 1983-03-17 | Remote controller of motor-driven camera |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59170826A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4952955A (en) * | 1986-12-24 | 1990-08-28 | Minolta Camera Kabushiki Kaisha | Focal length switch-over camera |
| FR2647230A1 (en) * | 1989-02-10 | 1990-11-23 | Asahi Optical Co Ltd | EXPOSURE CONTROL SYSTEM OF A CAMERA HAVING INTERVALS MODE |
| US5384617A (en) * | 1988-06-30 | 1995-01-24 | Asahi Kogaku Kogyo Kabushiki Kaisha | Exposure control system of a camera having an interval mode |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573230B2 (en) * | 1974-11-11 | 1982-01-20 |
-
1983
- 1983-03-17 JP JP4512083A patent/JPS59170826A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS573230B2 (en) * | 1974-11-11 | 1982-01-20 |
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