JPS59169153A - Semiconductor device and manufacture thereof - Google Patents

Abstract

PURPOSE:To improve the reliability by increasing the thickness of an interlayer insulating film thicker than the periphery at the part of a metal wiring pattern and extending the edge of a wiring pattern at the periphery, thereby suppressing a crack to occur at the interlayer insulating film. CONSTITUTION:A gate electrode 13 is formed through a gate oxidized film 12 on the surface of a p type silicon substrate 11, n type impurity regions 14, 14 to become source, drain regions and diffused wiring layer are formed, an interlayer insulating film 15 is formed, and an aluminum wiring layer 16 is formed. When the film 15 is etched with fluoric acid etchant, an overhang is extended on the part that the thickness of the film 15 is reduced at the edge of the layer 16 due to side etching. A PSG film 17 is accumulated to obtain a semiconductor device. Thermal stress concentrated at the edge of the layer 16 can be buffered by the film 17, thereby remarkably suppressing a crack to occur at the CVD-SiO2 film 15.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置、特に、厳しい温度環境下で高い信
頼性を要求される用途に適した半導体装置とその製造方
法に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a semiconductor device, and particularly to a semiconductor device suitable for applications requiring high reliability under severe temperature environments, and a method for manufacturing the same.

〔発明の技術的背景〕[Technical background of the invention]

第１図は従来の半導体装置の１例を示す断面図である。 FIG. 1 is a sectional view showing an example of a conventional semiconductor device.

同図において、１はｐ型（またはｎ型）のシリコン基板
である。該シリコン基板１の表層には、Ｍｏｓトランソ
スタのソース・ドレイン領域および拡散配線層となるｎ
型（またはｐ型）の不純物領域２，２が形成されている
。In the figure, 1 is a p-type (or n-type) silicon substrate. On the surface layer of the silicon substrate 1, there is formed an n-type layer, which will become the source/drain region and diffusion wiring layer of the Mos transistor.
Type (or p-type) impurity regions 2, 2 are formed.

シリコン基板ｌの表面にはゲート酸化膜３が形成され、
更にその上には多結晶シリコンパターン４が形成されて
いる。該多結晶シリコン・やターン４は、図示のように
チャンネル領域上のケ゛−ト電極およびその他の配線と
して用いられる。A gate oxide film 3 is formed on the surface of the silicon substrate l,
Furthermore, a polycrystalline silicon pattern 4 is formed thereon. The polycrystalline silicon layer 4 is used as a gate electrode and other interconnections on the channel region as shown.

多結晶シリコンノＲターン４の上には、基板ｌの全面に
亘ってシリコン酸化膜５が被着され、該シリコン酸化膜
５の上にはアルミニウム等の金属配線・パターン６が形
成されている。即ち、シリコン酸化膜５は多結晶シリコ
ン・ぐターン４の第１層配線層と金属配線・ξターン６
の第２導配線との間を分離する層間絶縁膜として機能す
るものである。更に、金属配線パターン６の上からはパ
ッシベーション膜としてＰＳＧ膜（燐硅酸ガラス膜）７
が全面に被覆されている。A silicon oxide film 5 is deposited on the polycrystalline silicon R-turn 4 over the entire surface of the substrate l, and a metal wiring/pattern 6 made of aluminum or the like is formed on the silicon oxide film 5. . That is, the silicon oxide film 5 is formed between the first wiring layer of polycrystalline silicon turns 4 and the metal wiring ξ turns 6.
It functions as an interlayer insulating film that separates the second conductive wire from the second conductive wire. Furthermore, a PSG film (phosphosilicate glass film) 7 is applied as a passivation film from above the metal wiring pattern 6.
is completely covered.

このように、高集積化された近年の半導体装置では多結
晶シリコン・やターン４と金属配線パターン６とを眉間
絶縁膜としてのシリコン酸化膜５で絶縁した二層配線構
造が採用されている。As described above, recent highly integrated semiconductor devices employ a two-layer wiring structure in which the polycrystalline silicon layer 4 and the metal wiring pattern 6 are insulated by the silicon oxide film 5 serving as the glabellar insulating film.

なお、層間絶縁膜としてシリコン酸化膜５を単独で使用
すると、多結晶シリコン・ぐターン４の部分で段差を生
じ、その上に形成される金属配線ツクターン６が多結晶
シリコン・ぞターフ４との交互部分で所謂段切れを生じ
易い。このような段切れを防止するために、シリコン酸
化膜５の上に更にＰＳＧ膜あるいはＢＳＧ膜（硼硅酸ガ
ラス膜）等の比較的融点の低いシリケートガラス膜を積
み増した後、該シリケートガラス膜を高温で溶融して表
面を平滑化した層間絶縁膜を用いることも行なわれてい
る。Note that if the silicon oxide film 5 is used alone as an interlayer insulating film, a step will be created at the polycrystalline silicon groove 4, and the metal wiring line 6 formed thereon will overlap with the polycrystalline silicon groove 4. So-called step breakage is likely to occur in the alternating portions. In order to prevent such step breaks, a silicate glass film with a relatively low melting point, such as a PSG film or a BSG film (borosilicate glass film), is further stacked on top of the silicon oxide film 5, and then the silicate glass film is An interlayer insulating film whose surface is smoothed by melting it at a high temperature has also been used.

〔背景技術の問題点〕[Problems with background technology]

ところが、第１図のような２層配線構造による半導体装
置では、層間絶縁膜としてのシリコン酸化膜５とその上
に形成された金属配線ノソターン６とで線膨張係数がか
なり異なる。このため、熱負荷が加わると両者間に生じ
る熱応力によってシリコン酸化膜５に亀裂８が発生し、
リーク電流増大あるいは動作不能等の不良の原因になる
という問題があった。特に、例えば車輛に搭載される半
導体装置では、厳しい温度負荷の条件下で使用されるこ
とから上記の原因による不良が生じ易い。この問題は、
シリコン酸化膜５の上にＰＳＧ膜を溶融して表面を平滑
化しへ層間絶縁膜を用いる場合にも同様に生じる。これ
は、減圧ＣＶＤ法等にょシ形成されたＰＳＧ膜自体は比
較的金属配線・（ターン６に近い線膨張率を有している
が、溶融きれたＰＳＧ膜は緻密化されて線膨張率が小さ
くなるためである。ＰＳＧ　膜以外のシリケートガラス
膜ではこの傾向が更に大きい。However, in a semiconductor device with a two-layer wiring structure as shown in FIG. 1, the coefficient of linear expansion is considerably different between the silicon oxide film 5 as an interlayer insulating film and the metal wiring nosoturn 6 formed thereon. Therefore, when a thermal load is applied, cracks 8 occur in the silicon oxide film 5 due to thermal stress generated between the two.
There is a problem in that it causes defects such as an increase in leakage current or inoperability. Particularly, semiconductor devices mounted on vehicles, for example, are used under severe temperature load conditions and are therefore prone to defects due to the above-mentioned causes. This problem,
A similar problem occurs when a PSG film is melted on top of the silicon oxide film 5 to smooth the surface and an interlayer insulating film is used. This is because the PSG film itself, which is formed using low-pressure CVD, has a linear expansion coefficient relatively close to that of metal wiring (turn 6), but the melted PSG film is densified and has a linear expansion coefficient that is relatively close to that of metal wiring (turn 6). This is because silicate glass films other than PSG films have this tendency even more.

ところで、シリコン酸化膜５に生じる亀裂８は金属配線
パターン６の端縁に沿って生じる。Incidentally, the crack 8 that occurs in the silicon oxide film 5 occurs along the edge of the metal wiring pattern 6.

これは、この部分に前記熱応力が集中するからである。This is because the thermal stress is concentrated in this portion.

特に、湿式エツチングでパターンニングされた金属配線
層６は、第２図に示すようにその端面が末広がりにテー
パした形状となるため、その先端部Ａ点に極度の応力集
中を生じ、亀裂８を生じ易くなっている。In particular, the end face of the metal wiring layer 6 patterned by wet etching has a tapered shape as shown in FIG. It is becoming more likely to occur.

〔発明の目的〕[Purpose of the invention]

本発明は上記事情に鑑みてなされたもので、２層配線構
造の半導体装置において層間絶縁膜に生じる亀裂を顕著
に抑制できる構造を具備した信頼性の高い半導体装置と
その製造方法を提供するものである。The present invention has been made in view of the above circumstances, and provides a highly reliable semiconductor device having a structure that can significantly suppress cracks occurring in an interlayer insulating film in a semiconductor device with a two-layer wiring structure, and a method for manufacturing the same. It is.

〔発明の概要〕[Summary of the invention]

本発明による半導体装置會妾妾赤赤は、例えば第１図の
ような２層配線構造の半導体装置において、眉間絶縁膜
５の膜厚を金属配線・！ターン６の部分でその周囲よシ
も厚くし、かつ金属配線パターン６の端縁部を膜厚の薄
い周囲の眉間絶縁膜５上に張シ出して形成したことを特
徴とするものである。In the semiconductor device according to the present invention, for example, in a semiconductor device having a two-layer wiring structure as shown in FIG. It is characterized in that the periphery of the turn 6 is also thickened, and the edge of the metal wiring pattern 6 is formed so as to extend over the thin surrounding glabellar insulating film 5.

この特徴によって、金属配線・やターン６の端縁は層間
絶縁膜５と接触せず１両者の間にはパッシベーション膜
としてのＰＧＧ膜７が介在することになる。この溶融処
理されていないＰＳＧ　Ｍ７の線膨張率は層間絶縁膜５
に比べて金属配線パターン６の線膨張係数に近いから、
とのＰＳＧ膜７による緩衝作用によって層間絶縁膜５に
加わる熱応力は顕著に低減されることになる。Due to this feature, the edge of the metal wiring or turn 6 does not come into contact with the interlayer insulating film 5, and the PGG film 7 as a passivation film is interposed between the two. The coefficient of linear expansion of this unmelted PSG M7 is the interlayer insulating film 5
Since it is close to the linear expansion coefficient of the metal wiring pattern 6 compared to
Due to the buffering effect of the PSG film 7, the thermal stress applied to the interlayer insulating film 5 is significantly reduced.

本発明による半導体装置の製造方法は、例えば第１図の
ような２層配線構造の半導体装置を製造する際、層間絶
縁膜５上に金属配線パターン６を形成した後、ＰＳＧ膜
７を堆積する前に、金属配線・やターン６をマスクとし
てシリコン酸化膜７を部分的にエツチングすることを特
徴とするものである。In the method for manufacturing a semiconductor device according to the present invention, for example, when manufacturing a semiconductor device with a two-layer wiring structure as shown in FIG. 1, a metal wiring pattern 6 is formed on an interlayer insulating film 5, and then a PSG film 7 is deposited. This method is characterized in that the silicon oxide film 7 is partially etched using the metal wiring/turn 6 as a mask.

この部分的なエツチングにより、層間絶縁膜５は金鋼配
線・ぐターン６の領域でその周囲よシも厚くなシ、しか
もこのときに金属配線パターン６の端部下ではサイドエ
ツチングが生じる。Due to this partial etching, the interlayer insulating film 5 becomes thicker in the region of the metal wiring pattern 6 and around it, and at this time, side etching occurs under the ends of the metal wiring pattern 6.

従って、金属配線パターン６の端縁部は層間絶縁膜５に
密着せずに膜厚の薄くなった周囲の層間絶縁膜上に張シ
出す形となって、本発明の半導体装置に特有の構造が形
成される。Therefore, the edge portion of the metal wiring pattern 6 does not come into close contact with the interlayer insulating film 5, but extends over the thinner surrounding interlayer insulating film, resulting in a structure unique to the semiconductor device of the present invention. is formed.

〔発明の実施例〕[Embodiments of the invention]

以下第３図（Ａ）〜（Ｄ）を参照し、本発明による半導
体装置の一実施例につきその製造方法を併記して説明す
る。An embodiment of the semiconductor device according to the present invention will be described below with reference to FIGS. 3(A) to 3(D), together with a method for manufacturing the same.

（ｉ）　　まず、多結晶シリコンケゞ−トグロセスによ
る通常のＭＯ８型半導体装置の製造方法に従って第３図
（Ａ）の状態を得る。(i) First, the state shown in FIG. 3(A) is obtained according to the usual method of manufacturing an MO8 type semiconductor device using polycrystalline silicon oxide processing.

即ち、ｐ型シリコン基板１１０表面に選択的にフィール
ド酸化膜（図示せず）を形成し、該シリコン酸化膜で囲
まれたＳＤＧ領域（ソース・ドレイン・ダート領域）お
よび拡散配線領域を分離する。次いで、ＳＤＧ領域およ
び拡散配線領域の全表面に熱酸化膜を形成した後、ＣＶ
Ｄ法によシ多結晶シリコン層を全面に堆積する。続いて
、この多結晶シリコン層および熱酸化膜を順次／Ｆター
ンニングづることにより、チャンネル予定部上にダート
酸化膜１２を介してダート電極１３を形成し、同時に゛
その他の多結晶シリコン配線層を形成する。次に、フィ
ールド酸化膜およびダート電極１３をマスクとして燐を
選択的に拡散し、ソース・ドレイン領域および拡散配線
層となるｎ型不純物領域１４．１４を自己整合で形成し
た後、全面にＣＶＤ　Ｓ　ｉ　Ｏ２膜およびＢＰＳＧ膜
を順次堆積し、更にＢＰＳＧ膜を溶融して膜厚１２００
０Ｘの層間絶縁膜ノ５を形成する。That is, a field oxide film (not shown) is selectively formed on the surface of the p-type silicon substrate 110, and the SDG region (source/drain/dirt region) and the diffusion wiring region surrounded by the silicon oxide film are separated. Next, after forming a thermal oxide film on the entire surface of the SDG region and the diffusion wiring region, CV
A polycrystalline silicon layer is deposited over the entire surface by method D. Subsequently, the polycrystalline silicon layer and the thermal oxide film are sequentially /F-turned to form a dirt electrode 13 on the intended channel portion via the dirt oxide film 12, and at the same time, other polycrystalline silicon wiring layers are formed. form. Next, phosphorus is selectively diffused using the field oxide film and dirt electrode 13 as a mask to form n-type impurity regions 14.14 that will become source/drain regions and diffusion wiring layers in a self-aligned manner, and then CVD S is applied to the entire surface. i Deposit an O2 film and a BPSG film in sequence, and then melt the BPSG film to a film thickness of 1200 mm.
An interlayer insulating film No. 5 of 0X is formed.

（１１）次に、必要なコンタクトホールを開孔した後、
アルミニウムを厚さ１０，０００〜１５．ＯＯ，ＯＸで
全面に蒸着し、更にこれをパターンニングしてＡｔ配線
層１６を形成する（第３図（Ｂ）図示）。(11) Next, after drilling the necessary contact holes,
Aluminum with a thickness of 10,000 to 15. OO and OX are deposited on the entire surface and further patterned to form an At wiring layer 16 (as shown in FIG. 3(B)).

Ｇ１１）　　次に、弗酸系エツチング液でアルミニウム
配線層１６をマスクとして層間絶縁膜１５を厚さ２００
０〜３０００　Ｘエツチングする（第３図（Ｃ）図示）
。G11) Next, using a hydrofluoric acid-based etching solution and using the aluminum wiring layer 16 as a mask, the interlayer insulating film 15 is etched to a thickness of 200 mm.
0-3000X etching (as shown in Figure 3 (C))
.

このとき、アルミニウム配線層１６の端縁部下ではサイ
ドエツチングが生じ、このためアルミニウム配線層１６
の端縁部は層間絶縁膜Ｊ５に密着することなく、その膜
厚が薄くなった部分の上に庇状に張り出した形となる。At this time, side etching occurs below the edge of the aluminum wiring layer 16, so that the aluminum wiring layer 16
The edge portion of the interlayer insulating film J5 does not come into close contact with the interlayer insulating film J5, but instead protrudes like an eave over the thinner part of the film.

Ｏｖ）　　次に、減圧ＣＶＤ法によって全面に膜厚１０
０００〜２００００ｘのＰＳＧ膜１７を堆積した後、ボ
ンディングパッド上にボンディング窓（図示せず）を開
孔して第３図（Ｄ）の半導体装置を得る。Ov) Next, a film with a thickness of 10
After depositing a PSG film 17 of 000 to 20,000x, a bonding window (not shown) is opened on the bonding pad to obtain the semiconductor device of FIG. 3(D).

こうして得らｈた第３図の）の半導体装置は、本発明の
特徴的な構造を具備している。即ち、アルミニウム配線
層１６の端縁部は直接層間絶縁膜１５に密着し７ておら
ず、両者の間には線膨張率がこれらの略中間にある・モ
ノシベーション膜としてのＰＳＧ膜１７が介在している
。従って、アルミニウム配線層１６の端縁部に集中する
熱応力はＰＳＧ膜１７で緩ｇｉざ１１．、層間絶縁膜に
直接負荷されるのを回避できるから、ＣＶＤ−８１０２
膜に発生する亀裂を顕著に抑制できる。また、アルミニ
ウム配線層１６の上からＰＳＧ膜１７を堆積する際、ア
ルミニウム配線層１６の庇状に張シ出した部分の下に空
隙が生じることもあるが、この部分の空隙は装置の信頼
性上特に問題とはならない。The thus obtained semiconductor device shown in FIG. 3) has a characteristic structure of the present invention. That is, the edge of the aluminum wiring layer 16 is not in direct contact with the interlayer insulating film 15, and the coefficient of linear expansion is approximately in the middle between them. Intervening. Therefore, the thermal stress concentrated at the edge of the aluminum wiring layer 16 is relaxed by the PSG film 17. , CVD-8102 can avoid direct load on the interlayer insulating film.
Cracks occurring in the membrane can be significantly suppressed. Furthermore, when depositing the PSG film 17 from above the aluminum wiring layer 16, a void may be created under the overhanging part of the aluminum wiring layer 16. There is no particular problem.

熱的環境変化に対する信頼性試験゛ 上記の実施例で得た半導体装置と、第３図（Ｃ）でのエ
ツチングを行なわない以外は総て実施例と同様に製造さ
れた従来の半導体装置との両者について、米国軍用規格
Ａ８８３　Ｂ　１０１０．２の条件Ｂによる熱サイクル
試験を実施し、不良発生率を調べた。第４図の曲線Ａは
実施例品、曲線（Ｂ）は従来品についての結果を夫々示
している。Reliability test against thermal environment changes: The semiconductor device obtained in the above example and the conventional semiconductor device manufactured in the same manner as in the example except that the etching shown in FIG. 3(C) was not performed. A thermal cycle test was conducted on both of them according to condition B of the US military standard A883 B 1010.2, and the failure rate was investigated. Curve A in FIG. 4 shows the results for the example product, and curve (B) shows the results for the conventional product.

この結果に示されるようＫ、実施例品では従来品に比べ
て信頼性が顕著に改善された。As shown in the results, the reliability of the example product was significantly improved compared to the conventional product.

なお、上記の実施例はＭＯ８型半導体装置に関するもの
であるが、本発明は同様の２層配線構造を有するもので
あればバイポーラ型の半導体装置についても同様に適用
できる。Although the above embodiment relates to an MO8 type semiconductor device, the present invention can be similarly applied to a bipolar type semiconductor device as long as it has a similar two-layer wiring structure.

また、第１層配線パターンは多結晶シリコンの他、モリ
ブデンシリサイド等の高融点金属シリサイド等を用いて
形成してもよい。Further, the first layer wiring pattern may be formed using high melting point metal silicide such as molybdenum silicide in addition to polycrystalline silicon.

〔発明の効果〕〔Effect of the invention〕

以上詳述したように、本発明によれば２層配線構造の半
導体装置において層間絶縁膜に生じる亀裂を抑制し、信
頼性を向上できる等、顕著な効果が得られるものである
。As detailed above, according to the present invention, remarkable effects such as suppressing cracks occurring in an interlayer insulating film in a semiconductor device having a two-layer wiring structure and improving reliability can be obtained.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来の半導体装置の断面図であり、第２図はそ
の問題点を示す説明図、第３図（Ａ）〜■）は本発明の
一実施例になる半導体装置の製造工程を順を追って示す
断面図、第４図は本発明の半導体装置と従来の半導体装
置の夫々について行なった熱ザイクル試験による不良発
生率を比較して示す線図である。 １ノ・・・ｐ型シリコン基板、１２・・・ケ゛−ト酸化
膜、１３・・ダート電極、１４・・・ｎ＋型不純物領域
、１５・・・層間絶縁膜、１６・・・アルミニウム配線
、ｆターン、１７−　ＰＳＧ膜。 出願人代理人　　弁理士　鈴　江　武　彦第を図 第３図FIG. 1 is a cross-sectional view of a conventional semiconductor device, FIG. 2 is an explanatory diagram showing the problems, and FIGS. The cross-sectional views shown in sequence, and FIG. 4, are graphs showing a comparison of the failure rate in a thermal cycle test conducted on the semiconductor device of the present invention and the conventional semiconductor device. 1 No. . . P-type silicon substrate, 12 . f-turn, 17- PSG film. Figure 3: Applicant's agent Patent attorney Takehiko Suzue

Claims (2)

【特許請求の範囲】[Claims] （１）不純物領域が形成された半導体基板と、該半導体
基板上に絶縁膜を介して形成された第１層配線・ぞター
ンと、該第１層配線パターンを覆って設けられた層間絶
縁膜と、該眉間絶縁膜上に形成された金属配線・平ター
ンと、該金属配線パターンの上から堆積されたノクッシ
ベーション膜としての燐硅酸ガラス膜とを具備し、前記
層間絶縁膜の膜厚を前記金属配線・（ターンの部分でそ
の周囲よシも厚クシ、且つ金属配線パターンの端Ａｔ部
が膜厚の薄い周囲の層間絶縁膜上に張り出した形状とす
ることによシ、前記金属配線・ぐターンの端縁と層間絶
縁膜との間に前記燐硅酸ガラス膜を介在させたことを特
徴とする半導体装置。(1) A semiconductor substrate on which an impurity region is formed, a first-layer wiring pattern formed on the semiconductor substrate via an insulating film, and an interlayer insulating film provided to cover the first-layer wiring pattern. , a metal wiring/flat turn formed on the glabellar insulating film, and a phosphosilicate glass film as a noxivation film deposited on the metal wiring pattern, and the film of the interlayer insulating film The thickness of the metal wiring pattern (by making the metal wiring pattern thicker than the surrounding area at the turn part, and by making the end At part of the metal wiring pattern protrude over the thin surrounding interlayer insulating film), A semiconductor device characterized in that the phosphosilicate glass film is interposed between an edge of a metal wiring/guttern and an interlayer insulating film. （２）不純物領域が形成された半導体基板の上゛　　　
に絶縁膜を介して第１層配線パターンを形成した後、全
面を覆う層間絶縁膜を形成する工程と。 該層間絶縁膜上に金属配線・中ターンを形成する工程と
、該金属配線・ぐターンをマスクとして前記層間絶縁膜
を部分的にエツチングする工程と、全面に・母ツシベー
ションＭｈしての燐硅酸ガラス膜を堆積する工程とを具
備したことを特徴とする半導体装置の製造方法。(2) On the semiconductor substrate where the impurity region is formed
After forming a first layer wiring pattern via an insulating film, forming an interlayer insulating film covering the entire surface. A step of forming a metal wiring/intermediate turn on the interlayer insulating film, a step of partially etching the interlayer insulating film using the metal wiring/turn as a mask, and etching the entire surface with phosphorus as a motherboard Mh. 1. A method for manufacturing a semiconductor device, comprising the step of depositing a silicate glass film.