JPS59165960A - Control circuit for switching inductive load - Google Patents
Control circuit for switching inductive loadInfo
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- JPS59165960A JPS59165960A JP3757383A JP3757383A JPS59165960A JP S59165960 A JPS59165960 A JP S59165960A JP 3757383 A JP3757383 A JP 3757383A JP 3757383 A JP3757383 A JP 3757383A JP S59165960 A JPS59165960 A JP S59165960A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
本発明は誘導性負荷のスイッチングに対する沿制御回路
であって、モノリシックに集積回路イヒすることができ
、高速度印刷装置で印届1j要素の電磁石を駆動したり
、チョツノく電源装置で使用することができる制御回路
に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention is a control circuit for switching inductive loads, which can be implemented as a monolithically integrated circuit and can be used to drive the electromagnets of the 1j elements in high-speed printing equipment, This invention relates to a control circuit that can be used in a power supply device.
このタイプのスイッチングに対するflflJ御回路&
!最終段にパワートランジスタを具え、これカを誘導°
性負荷と直列に接続されて電源電圧発生器の2個の極の
間に挿入され、ベース制御信号により高電圧・小電流の
状態から低電圧・大電流の状態へ交番的に駆動される。flflJ control circuit for this type of switching &
! A power transistor is included in the final stage to induce power.
It is connected in series with a static load and inserted between two poles of a power supply voltage generator, and is driven alternately from a high voltage/low current state to a low voltage/high current state by a base control signal.
エミッタ電極とコレクタ電極との間の第1の状態では、
トランジスタは仮想的に開放回路になっており(ターン
オフ状態又はI−オフ」状態)、第2の状態では短絡回
路になっており(導通状態又は「オン」状態)、これに
より夫々64住負荷を通って電流が流れるのを阻止し又
は許す。In the first state between the emitter and collector electrodes,
The transistors are virtually open-circuited (turn-off or I-off state) and short-circuited in the second state (conducting or "on" state), thereby each carrying a 64 load. Prevent or allow current to flow through.
理想的なスイッチの動作に極めて近いトランジスタの動
作モードは、閉塞状態ではトランジスタが飽和領域で動
作し、開放状態ではカットオフ領域で動作することであ
る。しかしこの場合は、最終段のパワートランジスタの
最終スイッチング周波数は、飽和領域からカットオフ領
域への移行時K、導通相の時に既に生じていた電荷の蓄
積効果により本質的に限られてくる。The mode of operation of the transistor that closely approximates the operation of an ideal switch is that in the closed state the transistor operates in the saturation region and in the open state it operates in the cut-off region. However, in this case, the final switching frequency of the final stage power transistor is essentially limited by the charge accumulation effect that has already occurred during the conduction phase, K, during the transition from the saturation region to the cut-off region.
周知のように、パワートランジスタは、高い逆電圧に耐
えるに必要なため、抵抗率が高く、コレクタ領域が厚い
。As is well known, power transistors have high resistivity and thick collector regions because they are required to withstand high reverse voltages.
コレクタのこの領域では過渡現象が見られ、この第1の
相ではトランジスタが飽和状態に停まり続け、「半飽和
」の第2の相ではコレクターエミッタ電圧が上昇しはじ
めるが、コレクタ電流は一定に停まり、そして最后の相
ではコレクターエミッタ電圧が急速に上昇し且つコレク
タ電流が零を通る。A transient phenomenon is observed in this region of the collector; in this first phase, the transistor remains in saturation, and in the "half-saturated" second phase, the collector-emitter voltage begins to rise, but the collector current remains constant. Then, in the last phase, the collector-emitter voltage rises rapidly and the collector current passes through zero.
「半飽和」の相では殊にトランジスタが多くのエネルギ
ーを発散する。Especially in the "half-saturated" phase, the transistor dissipates a lot of energy.
それ故、ターンオフ時間を減ら丁ことができれ・ば、最
高スイッチング周波数を高める上でも、エネルギーの観
点から見た制御回路の効率を改良する上でも有利であり
、最終段のパワートランジスタの動作が理想スイッチの
動作と異なる時間を短縮する。Therefore, if the turn-off time can be reduced, it is advantageous both to increase the maximum switching frequency and to improve the efficiency of the control circuit from an energy point of view, thereby improving the operation of the final stage power transistor. Ideal switch operation and reduce time difference.
この問題の既知の回路上での解決策は、最終段のパワー
トランジスタのベースに、トランジスタがターンオフし
た時トランジスタ内に蓄わえもれている電荷担体を急速
に流出させる低インピーダンスの回路手段、例えば、適
当な寸法のトランジー・スタな具え、これが最終段のト
ランジスタのベースに接続されており、前者が後者と逆
相に機能し、蓄わえられていた電荷を除去して最終段の
トランジスタ自体のターンオフを加速する回路手段を接
続することにより得られる。A known circuit solution to this problem is to provide the base of the final power transistor with low impedance circuit means that rapidly drains the charge carriers stored in the transistor when the transistor is turned off, e.g. , a transistor of suitable dimensions is connected to the base of the final stage transistor, the former functioning in opposite phase to the latter, removing the stored charge and discharging the final stage transistor itself. is obtained by connecting circuit means for accelerating the turn-off of.
このタイプの回路解決策は、例えば英国特許願第205
3−606号及び第1560854号に記載されている
。This type of circuit solution is e.g.
No. 3-606 and No. 1560854.
しかし、゛電荷除去トランジスタが小さいとはいえ、自
分自身ターンオフ時間を有し、この電荷除去トランジス
タが最終段パワートランジスタの相と逆相で動作するた
め、最終段のパワートランジスタを再度ターンオフする
ために遅延を伴なう。However, even though the charge removal transistor is small, it has its own turn-off time, and because this charge removal transistor operates in the opposite phase to the phase of the final stage power transistor, it is necessary to turn off the final stage power transistor again. Involves delays.
そしてこの遅延は最大スイッチング速度を求める場合無
視すること(はできない。他方、最終段のトランジスタ
が既に児全にターンオフしている時電荷除云トランジス
タを活性状態に保つための電源電流の無駄な吸収ですら
無視することはできない。And this delay can be ignored when seeking maximum switching speed. On the other hand, when the final stage transistor is already completely turned off, the unnecessary absorption of supply current to keep the charge removal transistor active Even so, it cannot be ignored.
最終段のパワートランジスタに結合されている第2のト
ランジスタによりベース制御信号が最終、。The base control signal is final, by a second transistor coupled to the final stage power transistor.
段のパワートランジスタに伝達された時、制御回”路の
動作速度もこの第2のトランジスタの最大スイッチング
速度に依存し、これは前に見たトランジスタが導通状態
にある時ベースが飽和領域で動作する場合にこのベース
に蓄わえられる電荷に依−存する。When transmitted to the power transistor of the stage, the operating speed of the control circuit also depends on the maximum switching speed of this second transistor, which means that the base operates in the saturation region when the transistor we saw earlier is in the conducting state. It depends on the charge stored in this base.
この場合上述したところから生ずる速度の限界は可成り
なものであり、殊に最終段のパワートランジスタを駆動
するためにpnp形のトランジスタを具える(これは当
業者には既知の集積化に関係する理由で一般にはnpn
形である)モノリシックな集積回路に作られた制御回路
では、導通状態にある最終段のパワートランジスタが動
作レンジ内の活性領域で動作する時でも、可成りなもの
であ−る。蓋し、集積回路化されたpnp形のトランジ
スタはnpn形のトランジスタよりもターンオフ相が長
いからである。In this case, the speed limitations resulting from the above-mentioned points are considerable, especially when a transistor of the pnp type is provided to drive the power transistor of the last stage (this is related to the integration known to those skilled in the art). In general, npn is used for reasons such as
For control circuits made in monolithic integrated circuits (in the form of 3D), even when the last stage power transistor in the conducting state operates in the active region within the operating range, it is still possible. This is because the turn-off phase of a pnp transistor, which is covered and integrated into an integrated circuit, is longer than that of an npn transistor.
本発明の目的はモノリシックに集積回路化され且つ最終
段のパワートランジスタを駆動するためのpnp形のト
ランジスタを具えていながら、そね・でいてスイッチン
グ速度が非常に高速で、効率が非常に高(、不可避的な
電源電流の吸収を抑えた誘導性負荷をスイッチングする
制御回路を構成するにある。The object of the present invention is to provide a monolithically integrated circuit that has a pnp type transistor for driving the final stage power transistor, has a very high switching speed, and has a very high efficiency. The purpose of this invention is to construct a control circuit for switching an inductive load that suppresses the absorption of unavoidable power supply current.
この目的はこNでの説明の結論を与える特許請求の範囲
に規定され且つ特徴づけられた誘導性負荷をスイッチン
グする制御回路で達成できる。This object can be achieved with a control circuit for switching inductive loads as defined and characterized in the claims concluding the description here.
実施例を挙げて図面につき本発明の詳細な説明するが、
本発明はこの実施例に限定されろものではない。The present invention will be described in detail with reference to the drawings by way of examples.
The present invention is not limited to this example.
各図を通して対応する部分には同一符号を付した。Corresponding parts are given the same reference numerals throughout each figure.
第1図に示したスイッチング制御回路は符号SWを付し
であるブロックにより表わされるスイッチング信号源を
具え、このスイッチング信号源SWが符号Cを付しであ
るブロックにより表わされる制御回路手段に接続され、
更にこの制御回路手段Cが符号T及びT2で表わされる
夫々pnp形とnpn形の一対のバイポーラトランジス
タに接続されている。バイポーラトランジスタテ工のベ
ースと、エミッタとコレクタとは夫々制御回路手段C1
電源電圧発生器の正極子■。0及びバイポーラトランジ
スタT2のベースに接続する。バイポーラトランジスタ
T2のコレクタとエミッタとは夫々正極+■cc及び直
列に接続された抵抗札とインダクタンスLとにより表わ
される誘導負荷を介して電源電圧発生器の負極−■。0
に接続する。The switching control circuit shown in FIG. 1 comprises a switching signal source represented by a block labeled SW, which switching signal source SW is connected to control circuit means represented by a block labeled C. ,
Furthermore, this control circuit means C is connected to a pair of bipolar transistors of the pnp type and npn type, denoted T and T2, respectively. The base, emitter and collector of the bipolar transistor are respectively connected to the control circuit means C1.
Positive pole of power supply voltage generator■. 0 and the base of bipolar transistor T2. The collector and emitter of the bipolar transistor T2 are respectively connected to the positive terminal +cc and the negative terminal of the power supply voltage generator via an inductive load represented by a resistor plate and an inductance L connected in series. 0
Connect to.
礼とLとに並列にダイオードDヨを設け、そのカソード
とアノードとを夫々トランジスタT2のエミッタと一■
ccとに接続する。トランジスタT2のベースとエミッ
タとは抵抗Pにより結合させられる。A diode D is provided in parallel with T and L, and its cathode and anode are connected to the emitter of transistor T2, respectively.
Connect to cc. The base and emitter of transistor T2 are coupled by a resistor P.
第1図にはまた符号TAで示されたブロックにより表わ
されるタイミングをとられたイネ−プリング回路手段が
示されている。このイネ−ブリング回路手段TAは符号
C及びaで示された二重の接続線により制御回路手段C
に結合される。第1図にはこの他pnp形の2個のバイ
ポーラトランジスタT 及びT、とnpn形のバイポー
ラトランジスりT、とが含まれている。Also shown in FIG. 1 is the timed enabling circuit means represented by the block designated TA. This enabling circuit means TA is connected to the control circuit means C by means of a double connection line designated C and a.
is combined with FIG. 1 also includes two pnp type bipolar transistors T and T, and an npn type bipolar transistor T.
トランジスタT とT のベースはいずれも制御4 回路手段CとダイオードD、のカソードとに接続する。The bases of transistors T and T are both control 4 It is connected to the cathode of the circuit means C and the diode D.
ダイオードD、のアノードは正極子■。0に接続する。The anode of diode D is the positive pole ■. Connect to 0.
トランジスタT8とT4のエミッタは正極+Vccに接
続する。トランジスタT3のコレクタはトランジスタT
工のベースに接続する。トランジスタT4のコレクタは
トランジスタT5のベースとダイオードD5のアノード
とに接続する。The emitters of transistors T8 and T4 are connected to the positive terminal +Vcc. The collector of transistor T3 is transistor T
Connect to the base of the construction. The collector of transistor T4 is connected to the base of transistor T5 and the anode of diode D5.
トランジスタT5のエミッタとダイオードD50刀ンー
トとはトランジスタT2のエミッタに接続し、トランジ
スタT5のコレクタはトランジスタT2のベースに接続
する。The emitter of transistor T5 and the diode D50 are connected to the emitter of transistor T2, and the collector of transistor T5 is connected to the base of transistor T2.
第2図は本発明の異なる実施例の回路図であり、これは
第1図と関連して述べると、2個のダイオードD2及び
D7並びにpnp形バイポーラトランジスタT6及びn
pn形バイポーラトランジスタT7を具える。FIG. 2 is a circuit diagram of a different embodiment of the invention, which, described in conjunction with FIG. 1, includes two diodes D2 and D7 and pnp bipolar transistors T6 and n
It comprises a pn type bipolar transistor T7.
トランジスタT6のベースはダイオードD4のカソード
と制御回路手段とに接続する。The base of transistor T6 is connected to the cathode of diode D4 and to the control circuit means.
トランジスタT6のエミッタとコレクタとは夫々電源電
圧の正i+v とダイオードD7のアノC
−ドに接続する。ダイオードD7のアノードにはトラン
ジスタT7のベースも接続する。ダイオードD70カソ
ード及びトランジスタT7のエミッタは電源電圧の負極
−■。Cに接続する。トランジスタT7のコレクタはダ
イオードD20カソードに接続する。ダイオードD2の
アノードはトランジスタT2のベースに接続する。The emitter and collector of transistor T6 are connected respectively to the positive i+v of the supply voltage and to the anode C- of diode D7. The base of the transistor T7 is also connected to the anode of the diode D7. The cathode of the diode D70 and the emitter of the transistor T7 are the negative terminal of the power supply voltage -■. Connect to C. The collector of transistor T7 is connected to the cathode of diode D20. The anode of diode D2 is connected to the base of transistor T2.
加えて第2図では第1図のブロックC及びTAの特定の
回路構成も示しである。第1図でブロックCで表わされ
た制御回路手段は3個のnpn形バイポーラトランジス
タT8.T9及びT工。を具える。In addition, FIG. 2 also shows specific circuit configurations of blocks C and TA of FIG. 1. The control circuit means, represented by block C in FIG. 1, consists of three npn bipolar transistors T8. T9 and T engineering. Equipped with.
トランジスタT8及びT、のベースはスイッチング信号
源SWとダイオードD9のアノードとに接続する。ダイ
オードD9のカソードは負極−■。0に接続する。The bases of transistors T8 and T are connected to switching signal source SW and to the anode of diode D9. The cathode of diode D9 is negative electrode -■. Connect to 0.
トランジスタT8のエミッタは負極−VCCに接続し、
トランジスタT8のコレクタはトランジスタT0のベー
スとダイオードD□のカソードとに接・続する。ダイオ
ードD1のアノードは正極子■。。The emitter of transistor T8 is connected to the negative electrode -VCC,
The collector of the transistor T8 is connected to the base of the transistor T0 and the cathode of the diode D□. The anode of diode D1 is a positive pole ■. .
に接続する。トランジスタT9のコレクタはトランジス
タT□。のベースに接続すると共に、定電流源A1を介
して正極+■ccに接続し、更にダイオードD のアノ
ードに接続する。トランジスタT90
及びTloのエミッタ並びにダイオードD100カソー
ドを負極−■ccに接続する。トランジスタT0゜のコ
レクタはトランジスタT3. T、 、 T6のベース
に接続すると共に、ダイオードD4のカソードに接続す
る。Connect to. The collector of transistor T9 is transistor T□. It is connected to the base of the diode D, and also connected to the positive electrode +cc through the constant current source A1, and further connected to the anode of the diode D. The emitters of transistors T90 and Tlo and the cathode of diode D100 are connected to the negative electrode -cc. The collector of transistor T0° is connected to transistor T3. T, , is connected to the base of T6 and to the cathode of diode D4.
タイミングをとられたイネーブリンカ食、 b”、 Z
個のpnp形バイポーラトランジスタT工、及びT。Timed enabler eclipse, b”, Z
pnp type bipolar transistor T, and T.
並びにnpn形のバイポーラトランジスタT□3を具え
ろ。トランジスタT0□のベースはダイオードD のカ
ソードとトランジスタT8のコレクタとに接続される。Also include an npn type bipolar transistor T□3. The base of transistor T0□ is connected to the cathode of diode D2 and the collector of transistor T8.
トランジスタテ工、のエミッタとコレクタは夫々正極+
■ooとトランジスタT□2のベースに接続される。ト
ランジスタTI2のベースqま夕。The emitter and collector of the transistor are positive terminals, respectively.
■Connected to oo and the base of transistor T□2. Base q of transistor TI2.
イオードD工。のカソードに接続する。ダイオードD
のアノードは正極子■。0に接続する。トラン2
ジスタT1□のコレクタはまた定電流源A0□を介して
負極−■CCに接続する。Eode D Eng. Connect to the cathode of Diode D
The anode of is a positive pole ■. Connect to 0. The collector of the transformer 2 transistor T1□ is also connected to the negative electrode -CC via the constant current source A0□.
トランジスタT□2のエミッタは正極子V。0に接続し
、コレクタはトランジスタT18のベースとダイオード
D13のアノードとに接続する。ダイオードD工、のカ
ソードは負極−V。0に接続する。トランジスタテ工、
のエミッタとコレクタとは夫々−■ とトランジスタT
、のコレクタとに接続すC
る。The emitter of the transistor T□2 is the positive pole V. 0, and its collector is connected to the base of transistor T18 and the anode of diode D13. The cathode of the diode D is the negative electrode -V. Connect to 0. transistor engineer,
The emitter and collector of are -■ and transistor T, respectively.
, and the collector of C.
以下に第1図に示された回路の動作を説明する。The operation of the circuit shown in FIG. 1 will be explained below.
ダイオードD4はトランジスタT8と組んで第1の電流
ミラー回路を形成すると共に、トランジスタテ6.ダイ
オードD6及びトランジスタT5の組合せと組んで第2
の一層複雑な電流ミラー回路を形成する。ダイオードD
、と制御回路手段Cとの接続点は2個の電流ミラー回路
の共通入力端子である。トランジスタT8のコレクタと
)・ランジスタT□のベースとの接続点及びトランジス
タT5のコレクタとトランジスタT2のベースとの接続
点とは2個の電流ミラー回路の別々の出力端子であ゛る
。入力電流は一定の電流伝達因子を伴って出力に鏡に映
すように映される。Diode D4 forms a first current mirror circuit in combination with transistor T8 and transistors T6. In combination with the combination of diode D6 and transistor T5, the second
form a more complex current mirror circuit. Diode D
, and the control circuit means C is the common input terminal of the two current mirror circuits. The connection points between the collector of the transistor T8 and the base of the transistor T□ and the connection point between the collector of the transistor T5 and the base of the transistor T2 are separate output terminals of two current mirror circuits. The input current is mirrored to the output with a constant current transfer factor.
制御回路手段Cは同時に第1と第2の電流ミラー回路を
活性化させ、この時スイッチング信号源SWにより発生
させられた一定のスイッチングイキ号に対応して、トラ
ンジスタT1のターンオフ、従ってトランジスタT2の
ターンオフを制御する。The control circuit means C simultaneously activates the first and second current mirror circuits, and then turns off the transistor T1 and thus turns off the transistor T2 in response to a constant switching signal generated by the switching signal source SW. Control turn-off.
このようにしてトランジスタT□のベースからの電荷除
去電流が決まり、一方ではターンオフ相にあるトランジ
スタT1りつコレクタからの電荷吸収電流が、他方では
トランジスタT2のベースからの電荷除去電流が決まる
。前述したように、これらの電流は制御回路に°より課
される電流に比例する。In this way, the charge removal current from the base of transistor T□ is determined, on the one hand the charge absorption current from the collector of transistor T1 in the turn-off phase, and on the other hand the charge removal current from the base of transistor T2. As previously mentioned, these currents are proportional to the currents imposed by the control circuit.
タイミングをとられたイネ−ブリング回路手段TAは、
制御回路手段Cへの接続線によりトランジスタT 及び
T2のターンオフ制御を検出し、同じ制御回路手段Cが
一定期間2個の電流ミラー回路を活性化させてお(。The timed enabling circuit means TA comprises:
A connection line to the control circuit means C detects the turn-off control of the transistors T and T2, and the same control circuit means C activates the two current mirror circuits for a certain period of time.
この期間中にスイッチング信号源SWから新し・いスイ
ッチング信号が到達すると、制御回路手段Cがトランジ
スタT及びT2の再度のターンオンと、電流ミラー回路
の非活性化と、タイミングをとられたイネ−ブリング回
路手段TAの初期状態への復帰を制御する。If a new switching signal arrives from the switching signal source SW during this period, the control circuit means C causes the transistors T and T2 to turn on again, the current mirror circuit to deactivate, and the timed Controls the return of the bling circuit means TA to its initial state.
さもない時は、前記一定期間が終った時点で、タイミン
グをとられたイネ−ブリング回路手段TAが接続線aに
より制御回路手段Cに命令して、トランジスタT及びT
2の状態を変えることなく、電流ミラー回路を非活性化
する。Otherwise, at the end of said period, the timed enabling circuit means TA instructs the control circuit means C by means of a connection a to turn on the transistors T and T.
The current mirror circuit is inactivated without changing the state of 2.
不発明に係るスイッチングに対する制御回路の動作は殊
に第2図に示した回路の動作を説明すれば一層良(理解
できるであろう。第1図の場合と対照的に第2図の回路
はメ°イオードD2、トランジスタT 、ダイオード
D トランジスタエフ及6 )
71びダイオードD2並びに夫々の接続線
により形成される第8の電流ミラー回路を具える。この
第3の電流ミラー回路の入力端子は第1と第2の電流ミ
ラー回路に共通であり、その出力端子は他の2個の電流
ミラー回路の出力端子と別かれているが、これまたトラ
ンジスタT2のベースに接続され、ターンオフ相の時こ
のトランジスタT2から一層効率良く電荷を除去させる
。The operation of the control circuit for switching according to the invention will be better understood by explaining the operation of the circuit shown in FIG. 2 in particular. In contrast to the case of FIG. diode D2, transistor T, diode D, transistor F and 6)
71 and a diode D2 as well as an eighth current mirror circuit formed by the respective connecting lines. The input terminal of this third current mirror circuit is common to the first and second current mirror circuits, and its output terminal is separate from the output terminals of the other two current mirror circuits, but it is also a transistor. It is connected to the base of transistor T2 and allows charge to be more efficiently removed from this transistor T2 during the turn-off phase.
第8の電流ミラー回路は第1及び第2の電流ミラー回路
と同時に活性化される。最初はトランジスタT7のコレ
クターエミッタ電圧はトランジスタT5ノコレクターエ
ミツタ電圧(これは導’>fFF態におけるトランジス
タT2のベース−エミッタ電圧に等しい)よりも高い。The eighth current mirror circuit is activated simultaneously with the first and second current mirror circuits. Initially, the collector-emitter voltage of transistor T7 is higher than the collector-emitter voltage of transistor T5 (which is equal to the base-emitter voltage of transistor T2 in the conduction state >fFF).
蓋し、トランジスタT7のエミッタは負極−■CCに接
続されているからである。それ故トランジスタT7のコ
レクタ電流はトランジスタT5のコレクタ電流よりも大
きく、このため第3の電流ミラー回路を付加するとトラ
ンジスタT2が高速でターンオフできる。This is because the emitter of the transistor T7 is connected to the negative electrode -CC. The collector current of transistor T7 is therefore greater than the collector current of transistor T5, so adding a third current mirror circuit allows transistor T2 to turn off quickly.
斯クシてトランジスタT のコレクタ電流が采だ著しく
減っていない時にトランジスタT2のカットオフが既に
生ずる。Thus, a cut-off of transistor T2 occurs already when the collector current of transistor T2 has not decreased significantly.
最終段のトランジスタT2のエミッタは誘導性負荷に接
続されているから、ターンオフが生ずる時誘導性負荷内
に逆起電力が誘起され、トランク・スタT2のエミッタ
の電位を一■CCの基準レベル以下に下げる。トランジ
スタT2のベース電位も下り、トランジスタT7は逆極
性になり、その電荷除去活動をやめる。−
このような極性状態でトランジスタT、のコレクタ電流
の再循環が生ずるのを避けるため、トランジスタT7の
コレクタとトランジスタT2のベースとの間にダイオー
ドD2を挿入する。Since the emitter of the final stage transistor T2 is connected to an inductive load, when turn-off occurs, a back electromotive force is induced in the inductive load, reducing the potential of the emitter of the trunk transistor T2 below the reference level of 1 CC. lower to The base potential of transistor T2 also falls, and transistor T7 becomes of reverse polarity and ceases its charge removal activity. - To avoid recirculation of the collector current of transistor T in such a polarity state, a diode D2 is inserted between the collector of transistor T7 and the base of transistor T2.
しかし、トランジスタT5は、エミッタがトランジスタ
T2のエミッタに接続されており、それ故凡ゆる状態で
トランジスタT2のエミッタと同一電位にあり、順方向
の導通状態に保たれ、これによりターンオフ相でトラン
ジスタT0のコレクタ電流を吸収し、トランジスタテ工
のコレクタ電流がトランジスタT2を再度ターンオンす
るのを防ぐ。However, transistor T5 has its emitter connected to the emitter of transistor T2 and is therefore at the same potential as the emitter of transistor T2 in all conditions and is kept in forward conduction, so that in the turn-off phase transistor T0 absorbs the collector current of the transistor T2 and prevents the collector current of the transistor T2 from turning on the transistor T2 again.
トランジスタT0もカットオフとなる時、電流ミラー回
路は非活性化される。蓋し、電流ミラー回路の動作はも
早や不要であるからである。When transistor T0 is also cut off, the current mirror circuit is deactivated. This is because the operation of the current mirror circuit is no longer necessary.
以下、に、制御回路手段とタイミングをとられた・イネ
−ブリング回路手段の動作を詳細に説明する。The operation of the enabling circuit means in conjunction with the control circuit means will now be described in detail.
?/7期条件としてトランジスタT1.T2及びTRは
導通状態にあると着像す。? /7 period condition is transistor T1. An image is formed when T2 and TR are in a conductive state.
最終段のトランジスタのターンオフを制御スるためにス
イッチング信号源SWにより発生させられたスイッチン
グ信号はトランジスタT8とT、とを(同時に)カット
オフする。A switching signal generated by switching signal source SW to control the turn-off of the final stage transistor cuts off transistors T8 and T (simultaneously).
トランジスタT8のカットオフはトランジスタT及びT
2のターンオフ相を開始させ、トランク■
スタTのカットオフは電流源A8により与えられ、トラ
ンジスタT、が導通状態にある時はトランジスタT、に
より完全に吸収される一定電流がトランジスタのベース
に流れるようにし、最初はカットオフ状態にあったトラ
ンジスタT□。を直ちに導通状態にする。トランジスタ
T1oは最初に述べた@1と第2の電流ミラー回路を活
性化し、トランジスタT 、T 及びT7が依然とし
て導通状態に5
あるトランジスタT及びT2から負荷を除去しはじめる
。The cutoff of transistor T8 is the cutoff of transistors T and T.
The cut-off of the trunk T is given by the current source A8, and a constant current flows into the base of the transistor, which is completely absorbed by the transistor T when it is conducting. Thus, the transistor T□ was initially in the cutoff state. immediately conducts. Transistor T1o activates the first mentioned @1 and the second current mirror circuit and begins to remove the load from transistors T and T2 with transistors T, T and T7 still in conduction.
トランジスタT は、トランジスタT□と同様1
に、トランジスタT8によりスイッチングするように駆
動される。トランジスタT と電流源A□□1
とは電流源A がトランジスタテ工、にトランジス1
りT□、の極性状態により課される電流より小さいコレ
クタ電流を与え、穀層にはトランジスタT0のコレクタ
電流がトランジスタT2を導通状態に保つ値になる。こ
のような状態でトランジスタT は飽和し、トランジス
タT12及びT□8はカッ1
トオフとなる。Transistor T 2 is driven to switch by transistor T8, similar to transistor T□. The transistor T and the current source A□□1 are such that the current source A gives the transistor T1 a collector current that is smaller than the current imposed by the polarity state of the transistor T□, and the collector current of the transistor T0 is in the grain layer. becomes a value that keeps transistor T2 conductive. In this state, the transistor T is saturated and the transistors T12 and T□8 are cut off.
トランジスタT がトランジスタT2を導通させす
るしきい値電流より小さい時、トランジスタT1□のコ
レクタ電流は電流源Aよ、により与えられる電流以下の
値に向い、トランジスタT0□はも早や飽和しなくなる
。この点でトランジスタT12とT18は導通状態にな
り、活性的なターンオフ機能を働らかせなくなり、トラ
ンジスタT1及びT2は遅延を伴なわずに再度導通状態
になる。When transistor T is less than the threshold current that makes transistor T2 conductive, the collector current of transistor T1□ tends to a value less than the current provided by current source A, and transistor T0□ is no longer saturated. At this point, transistors T12 and T18 become conductive and no longer have an active turn-off function, and transistors T1 and T2 become conductive again without delay.
しかし、このように定められた活性化のための期間が終
了しないうちに、トランジスタテ工及びT2を再度ター
ンオンする信号が制御回路手段に到達すると、トランジ
スタT8とT9は直ちに再度導ノ10状態になり、この
結果トランジスタT□□も導通状態になり、トランジス
タT 及びT18をカッ2
トオフとし、トランジスタT、が再度電流源へ〇から与
えられる全電流を吸収し、トランジスタT□。However, if the signal to turn on transistors T2 and T2 again reaches the control circuit means before the activation period thus defined has expired, transistors T8 and T9 immediately become conductive again. As a result, transistor T□□ also becomes conductive, transistors T and T18 are cut off, transistor T again absorbs the entire current supplied from 〇 to the current source, and transistor T□.
をターンオフする。turn off.
このように最終段のトランジスタがターンオンするのと
同時に電荷除去手段は非活性化され、タイミングをとら
れたイネ−ブリング回路手段が初期状態に戻される。Thus, at the same time as the final stage transistor is turned on, the charge removal means is deactivated and the timed enabling circuit means is returned to its initial state.
本発明に係る制御回路は殊に既知の集積化技術でモノリ
シックな半導体ブロックに集積化するのに適している。The control circuit according to the invention is particularly suitable for integration in a monolithic semiconductor block using known integration techniques.
以上、本発明の一実施例だけを述べてきたが、明らかに
本発明の範囲を逸脱せずに多くの変形例を考えることが
できる。Although only one embodiment of the invention has been described above, it is clear that many variations can be envisaged without departing from the scope of the invention.
例えば、第1図及び第2図に含まれている電流ミラー回
路は、当業者に自明な適当な回路の変更を施して一層複
雑な電流ミラー回路と置き換え;温)Wや電源電圧の変
化に感応しない回路を作るのに適した回路構成を持たせ
ることができる。また、ダイオードD5及びD7に代え
て適当な抵抗を設け、トランジスタT5及びT7の電流
利得をインクリメントし、それらのターンオフ時間を短
縮し、これKよりダイオードを用いた時得られる値に対
してトランジスタT及びT7のコレクタ′覗流の値の正
確さが落ちるのを補償することができる。For example, the current mirror circuit included in FIGS. 1 and 2 may be replaced with a more complex current mirror circuit by appropriate circuit modifications obvious to those skilled in the art; It is possible to have a circuit configuration suitable for creating an insensitive circuit. In addition, suitable resistors are provided in place of diodes D5 and D7 to increment the current gain of transistors T5 and T7 and shorten their turn-off time. And it is possible to compensate for the decrease in accuracy of the value of the collector' peeking current of T7.
本発明の異なる実施例では、イネ−ブリング回路手段を
任意に決めることができる厳密に一定のイ坏−ブリング
時間を有する単安定回路により形成することができる、In a different embodiment of the invention, the enabling circuit means can be formed by a monostable circuit with a strictly constant enabling time that can be arbitrarily determined.
第1図は本発明に係るスイッチング制御回路の回路図(
一部はブロック図)、
第2図は本発明の別の実施例の回路図である。
(第1図)
SW・・・スイッチング信号源、
C・・・制御回路手段、
T□、T8.T、・・・pnp形バイポーラトランジス
タ、T2. T5・・・npn形バイポーラトランジス
タ、・十■cc・・・電源電圧の正極、
’cc・・・電源電圧の負極、
上)とL・・・誘導負荷、 D、、D41D5・・・
ダイオード、■ヨ
TA・・・タイミングをとられたイネ−ブリング回路手
段、 a、c・・・接続線、(第2図)
D工〜D18・・・ダイオード、
T1 + T3 + T4 r T6r Tt 、r
Tt 2 ”・pnp形バイポーラトランジスタ、
T2 + T5 、T71T81T91’T1 。、’
r、B ・” npn形バイポーラトランジスタ、
+■oo・二・電源電圧の正極、
’cc・・・電源電圧の負極、
A1. A1□・・・定電流源。FIG. 1 is a circuit diagram of a switching control circuit according to the present invention (
FIG. 2 is a circuit diagram of another embodiment of the present invention. (Fig. 1) SW...Switching signal source, C...Control circuit means, T□, T8. T, . . . pnp type bipolar transistor, T2. T5...npn type bipolar transistor, 10cc...positive pole of power supply voltage, 'cc...negative pole of power supply voltage (top) and L...inductive load, D,, D41D5...
Diode, ■YoTA...Timed enabling circuit means, a, c...Connection line, (Fig. 2) D~D18...Diode, T1 + T3 + T4 r T6r Tt , r
Tt 2 ''・pnp type bipolar transistor, T2 + T5, T71T81T91'T1.,'
r, B ・” NPN type bipolar transistor, +■oo・2・Positive pole of power supply voltage, 'cc... Negative pole of power supply voltage, A1. A1□... Constant current source.
Claims (1)
まり、立上り縁と立下り縁とを有する電気パルスを発生
するスイッチング信号源(SW)に接続された制御回路
手段(C)と、いずれも第1の端子と、第2の端子と、
制御端子とを有する第1のトランジスタ(T工)と第2
のトランジスタ(T2)とを具え、第1のトランジスタ
(T1)の上記第1と第2の端子の一方を電源電圧発生
器の2個の極(+■oo。 −Voo)の一方に接続し、他方の端子と制御端子とを
夫々第2のトランジスタ(T2)の制御端子と、制御回
路手段(C)とに接続し、第1のトランジスタを回路手
段により発生させられたパルスにより導通状態にし、第
2のトランジスタ(T2)を第1の端子と第2の端子と
により誘導性負荷(RL、 L )と直列に接続したも
のを電源電圧発生器の2個の極(+■CC’’CC)の
間に挿入した誘導性負荷をスイッチングするための制御
回路において、この制御回路が電荷除去回路手段を具え
、この電荷除去回路手段が第1のトランジスタ(To)
と第2のトランジスタ(T2)の少なくとも一方の制御
端子に接続され且つ制御回路手段(C)に結合され、こ
の制御回路手段(C)が第1のトランジスタ(T□)を
導通状態にする各パルスの立下り縁に対応してその活性
化を制御し更に誘導性負荷をスイッチングするための制
御回路がこれまた制御回路手段(C)に結合されるタイ
ミングをとられたイネ−ブリング回路手段(TA)を具
え、制御回路手段(C)がイネ−プリング回路手段によ
りイネーブルされて一定期間電荷除去回路手段を活性に
保ち、この一定期間を高々各パルスの立下り縁から次の
パルスの立上り縁迄の間に経過する時間に等しくするよ
うに構成したことを特徴とする誘導性負荷をスイッチン
グするだめの制御回路。 2 第1のトランジスタ(T工)と第2のトランジスタ
(T2)とが夫々互に反対の第1と第2のタイプの導電
形を有し、第1のトランジスタの第1の端子と第2の端
子とを夫々電源電圧発生器の第1の極(+Voo)と、
第2のトランジスタ(T2)の制御端子とに接続し、第
2のトランジスタの第1の端子と第2の端子とを夫々誘
導性負荷(RL、 L )を介して電源電圧発生器の第
2の極(−Voo)と、第1の極(十V。0)とに接続
したことを特徴とする特許請求の範囲第1項記載の誘導
性負荷をスイッチングするための制御回路。 & 電荷除去回路手段が、各々第1の端子と、第2の端
子と、制御端子とを有する第8のトランジスタ(T8)
と、第4のトランジスタ(T、)と、笹5のトランジス
タ(T5)とを具え、第3と第4のトランジスタを第1
の導電形とし、第5のトランジスタを第2の導電形とし
、第3のトランジスタ(T8)と第4のトランジスタ(
T、)の制御端子をいずれも第1のダイオード(D4)
のカソードと制御回路手段(C)とに接続し、第1のダ
イオード(D4)のアノード並びに第8のトランジスタ
(T8)及び第4のトランジスタ(T、)の第1の端子
を電源電圧発生器の第1の極(十V。0)に接続し、第
3のトランジスタ(T8)の第2の端子を第1のトラン
ジスタ(T□)の制御端子に接続し、 第4のトランジスタ(T、)の第2の端子を第5のトラ
ンジスタ(T5)の制御端子に接続し、この第5のトラ
ンジスタ(T5)の第1の端子を第1の抵抗要素(D5
)を介して自己の制御端子に接続すると共に、第2のト
ランジスター(T2)の第1の端子に接続し、第5のト
ランジスタ(T5)の第2の端子を第2のトランジスタ
(T2)の制御端子に接続したことを特徴とする特許請
求の範囲第2項記載の゛誘導性負荷をスイッチングする
ための制御回路。 本 電荷除去回路手段が、夫々第1の導電形と第2の導
電形を有し、各々が第1の端子と、第2の端子と、制御
端子とを有する第6のトランジスタ(T6)と第7のト
ランジスタ(T7)とを具え、 第6のトランジスタ(T6)の制御端子を第1のダイオ
ード(D、)のカソードと、制御回路手段とに接続し、 この第6のトランジスタ(T6)の第1の端子と第2の
端子とを夫々電源電圧発生器の第1の極(十■ )と、
第7のトランジスタ(T7)こC の制御端子に接続し、第7のトランジスタ(T7)の第
1の端子と第2の端子を夫々電源電圧発生器の第2の極
(−Voo)と、第2のダイオード(D2)に接続し、
電源電圧発生器の第2の極(−Voo)には第2の抵抗
性要素(D7)を介して第7のトランジスタ(T7)の
制御端子をも接続し、第2のターイオード(D2)のア
ノードを第2のトランジスタ(T2)の制御端子に接続
したことを特徴とする特許請求の範囲第8項記載の誘導
性負荷をスイッチングするための制御回路。 前記抵抗性要素を抵抗としたことを特徴とする特蒋錆求
の範囲第3項及び第4項のいずれか一項−に記載の誘導
性負荷をスイッチングするための制御回路。 l 前記抵抗性要素をダイオードとしたことを特徴とす
る特許請求の範囲第8項及び第4項のいずれか一項に記
載の誘導性負荷をスイッチングするための制御回路。 7、 制御回路手段(C)が、第2の導電形を有し、各
々が第1の端子と、第2の端子と、制御端子とを有する
第8のトランジスタ(T8)と、第9のトランジスタ(
T、)と、第10のトランジスタ(Tlo)とを具え、 第8のトランジスタ(T8)と第9のトランジスタ(T
、)との制御端子をこれらの第8のトランジスタと第9
のトランジスタとを制御するスイッチング信号源と、第
3のダイオード(D、)のアノードに接続し、第8のダ
イオ−ド(D9)のカソードを電源電圧発生器の第2の
極(−Voo)に接続し、第8のトランジスタ(T8)
の第1の端子と第2の端子とを夫々電源電圧発生器の第
2の極(−Voo)と、第1のトランジスタ(T1)の
制御端子及び第4のダイオード(Dl)のカソードの両
方に接続し、第4のダイオード(Dよ)のアノードを電
源電圧発生器の第1の極(十V。。)に接続し、第9の
トランジスタ(T、)の第2の端子を第1Oのトランジ
スタ(T工。)の制御端子と、第1の定電流源(八〇)
を介して電源電圧発生器の第1の極(十V。0)と、第
5のダイオード(Dlo)のアノードとに接続し、第9
のトランジスタ(T、)及び第10のトランジスタ(T
□。)の第1の端子並びに第5のダイオード(Dlo)
のカソードを電源電圧発生器の第2の極(−Voo)に
接続し、第10のトランジスタ(Tlo)の第2の端子
を第8のトランジスタ(T8)、第4のトランジスタ(
T、)及び第6のトランジスタ(T6)の制御端子と、
第1のダイオード(D4)のカソードとに接続したこと
ml特徴とし、且つ、タイミングをとられたイネーブソ
ング回路手段(TA)が、各々が第1の端子と、第2の
端子と、制御端子とを有する第11のトランジスタ(T
、、)と、第12のトランジスタ(T工、)と、第18
のトランジスタ(T工、)とを具え、第11のトランジ
スタと第12のトランジスタが第1の導電形を有し、第
18のトランジスタが第2の導電形を有し、第11のト
ランジスタ(T工、)の制御端子を第8のトランジスタ
(T8)の第2の端子と、第4のダイオード(Dよ)の
カソードとに接続し、第11のトランジスタ(T工、)
の第1の端子と第2の端子とを夫々電源電圧発生器の第
1・の極(+■co)と、第12のトランジスタ(T工
、)の制御端子及び第2の定電流源(Aよ、)を介して
電源電圧発生器の第2の極(−V )とに接続し、第
12のトランジスC り(T、2)の制御端子を第6のダイオード(D、、)
のカソードに接続し、第6のダイオごド(D□2)のア
ノードを電源電圧発生器の″第1の極(+■oo)に接
続し、第12のトランジスタ(T、2)の第1の端子と
第2の端子とを、第1の端子は電源電圧発生器の第1の
極(+■oo)に接続し、第2の端子は第18のトラン
ジスタ(T□8)の制#端子と第7のダイオード(D1
8)のアノードとに接続し、この第7のダイオード(D
□8)のカソードと第18のトランジスタ(T18)の
第1の端子とを電源電圧発生器の第2の極に接続し、第
13のトランジスタ(T工、)の第2の端子を第9のト
ランジスタ(T、)の第2の端子に接続したことを特徴
とする特許請求の範囲第8.4.5及び6項のいずれか
一項に記載の誘導性負荷をスイッチングするための制御
回路。 & 第11のトランジスタ(T、□)の物理的特性と電
気的特性とを第1のトランジスタ(To)の物理的特性
及び電気的特性に等しくしたことを特徴とする特許請求
の範囲第7項記載の誘導性負荷をスイッチングするため
の制御回路。 9 回路に含まれるトランジスタをノ(イボーラトラン
ジスタとし、各)くイボーラトランジスタの第1の端子
、制御端子及び第2の端子を夫々エミッタ、ペース及び
コレクタとしたことをtff徴とする特許請求の範囲前
n己各項のし・ずれか−項に記載の誘導性負荷をスイッ
チングするための制御回路。 10、 回路全体をモノリシック半導体フ゛ロックに
集積化したことを特徴とする特許請求の範囲前記各項の
いずれか一項に記載の誘導性負荷をスイッチングするた
めの制御回路。[Claims]L Control circuit means (C) which can be monolithically integrated and are connected to a switching signal source (SW) which generates an electrical pulse determined by the signal itself and which has a rising edge and a falling edge; , each of which has a first terminal, a second terminal,
A first transistor (T type) having a control terminal and a second transistor
a transistor (T2), and one of the first and second terminals of the first transistor (T1) is connected to one of the two poles (+■oo. -Voo) of the power supply voltage generator. , the other terminal and the control terminal are respectively connected to the control terminal of the second transistor (T2) and to the control circuit means (C), and the first transistor is rendered conductive by a pulse generated by the circuit means. , the second transistor (T2) connected in series with the inductive load (RL, L) through the first terminal and the second terminal is connected to the two poles (+■CC'' of the power supply voltage generator). a control circuit for switching an inductive load inserted between a first transistor (To), the control circuit comprising charge removal circuit means;
and at least one control terminal of the second transistor (T2) and coupled to control circuit means (C), which control circuit means (C) cause the first transistor (T□) to conduct. a timed enabling circuit means (C), also coupled to the control circuit means (C), a control circuit for controlling the activation thereof in response to the falling edge of the pulse and for further switching the inductive load; TA), the control circuit means (C) being enabled by the enabling circuit means to keep the charge removal circuit means active for a period of time, which period extends from the falling edge of each pulse to the rising edge of the next pulse. 1. A control circuit for switching an inductive load, characterized in that the control circuit is configured to make the switching time equal to the time elapsed. 2. The first transistor (T) and the second transistor (T2) have opposite first and second types of conductivity, respectively, and the first terminal of the first transistor and the second and the first pole (+Voo) of the power supply voltage generator, respectively.
and the control terminal of the second transistor (T2), and connect the first terminal and the second terminal of the second transistor to the second terminal of the power supply voltage generator via inductive loads (RL, L), respectively. 2. A control circuit for switching an inductive load according to claim 1, wherein the control circuit is connected to a first pole (-Voo) and a first pole (10V.0). & an eighth transistor (T8), wherein the charge removal circuit means each have a first terminal, a second terminal and a control terminal;
, a fourth transistor (T, ), and a bamboo transistor (T5), and the third and fourth transistors are connected to the first transistor.
, the fifth transistor is the second conductivity type, and the third transistor (T8) and the fourth transistor (T8) are the conductivity type.
Both control terminals of T, ) are connected to the first diode (D4).
and the anode of the first diode (D4) and the first terminals of the eighth transistor (T8) and the fourth transistor (T,) to the supply voltage generator. The second terminal of the third transistor (T8) is connected to the control terminal of the first transistor (T□), and the fourth transistor (T, ) is connected to the control terminal of the fifth transistor (T5), and the first terminal of this fifth transistor (T5) is connected to the first resistive element (D5).
) and to the first terminal of the second transistor (T2), and connect the second terminal of the fifth transistor (T5) to the second terminal of the second transistor (T2). 3. A control circuit for switching an inductive load according to claim 2, wherein the control circuit is connected to a control terminal. The charge removal circuit means includes a sixth transistor (T6) each having a first conductivity type and a second conductivity type, each having a first terminal, a second terminal, and a control terminal; a seventh transistor (T7), the control terminal of the sixth transistor (T6) being connected to the cathode of the first diode (D,) and to the control circuit means; The first terminal and the second terminal of the power supply voltage generator are connected to the first pole (10) of the power supply voltage generator, respectively, and
A seventh transistor (T7) is connected to the control terminal of C, and the first and second terminals of the seventh transistor (T7) are respectively connected to the second pole (-Voo) of the power supply voltage generator. connected to the second diode (D2),
The control terminal of the seventh transistor (T7) is also connected to the second pole (-Voo) of the power supply voltage generator via the second resistive element (D7), and the control terminal of the seventh transistor (T7) is 9. A control circuit for switching an inductive load according to claim 8, characterized in that the anode is connected to the control terminal of the second transistor (T2). A control circuit for switching an inductive load according to any one of Items 3 and 4 of the scope of the invention, characterized in that the resistive element is a resistor. 1. A control circuit for switching an inductive load according to any one of claims 8 and 4, characterized in that the resistive element is a diode. 7. The control circuit means (C) comprises an eighth transistor (T8) having a second conductivity type and each having a first terminal, a second terminal and a control terminal; Transistor (
) and a tenth transistor (Tlo), an eighth transistor (T8) and a ninth transistor (T
, ) are connected to the control terminals of these eighth and ninth transistors.
A switching signal source for controlling the transistor is connected to the anode of the third diode (D, ), and the cathode of the eighth diode (D9) is connected to the second pole (-Voo) of the power supply voltage generator. and the eighth transistor (T8)
The first and second terminals of the power supply voltage generator are respectively connected to the second pole (-Voo) and both the control terminal of the first transistor (T1) and the cathode of the fourth diode (Dl). , the anode of the fourth diode (D) is connected to the first pole (10V...) of the power supply voltage generator, and the second terminal of the ninth transistor (T,) is connected to the first O control terminal of the transistor (T) and the first constant current source (80)
is connected to the first pole (10V.0) of the power supply voltage generator and the anode of the fifth diode (Dlo) through the ninth
transistor (T, ) and the tenth transistor (T
□. ) and the fifth diode (Dlo)
The cathode of is connected to the second pole (-Voo) of the power supply voltage generator, and the second terminal of the tenth transistor (Tlo) is connected to the eighth transistor (T8) and the fourth transistor (Tlo).
T, ) and a control terminal of a sixth transistor (T6);
and a timed enable song circuit means (TA) connected to the cathode of the first diode (D4), respectively connected to the first terminal, the second terminal and the control terminal. an eleventh transistor (T
,,), the twelfth transistor (T-engineering,), and the eighteenth transistor
a transistor (T), the eleventh transistor and the twelfth transistor have a first conductivity type, the eighteenth transistor has a second conductivity type, and the eleventh transistor (T The control terminal of the 11th transistor (T) is connected to the second terminal of the eighth transistor (T8) and the cathode of the fourth diode (D).
The first terminal and the second terminal of the power supply voltage generator are connected to the first pole (+■co) of the power supply voltage generator, the control terminal of the twelfth transistor (T), and the second constant current source ( The control terminal of the twelfth transistor C (T, 2) is connected to the second pole (-V) of the power supply voltage generator through the sixth diode (D, , ).
The anode of the sixth diode (D□2) is connected to the first pole (+■oo) of the power supply voltage generator, and the The first terminal is connected to the first pole (+■oo) of the power supply voltage generator, and the second terminal is connected to the control terminal of the 18th transistor (T□8). # terminal and the seventh diode (D1
8), and this seventh diode (D
The cathode of □8) and the first terminal of the 18th transistor (T18) are connected to the second pole of the power supply voltage generator, and the second terminal of the 13th transistor (T) is connected to the 9th Control circuit for switching an inductive load according to any one of claims 8.4.5 and 6, characterized in that it is connected to the second terminal of a transistor (T,) of . & Claim 7, characterized in that the physical characteristics and electrical characteristics of the eleventh transistor (T, □) are equal to those of the first transistor (To). Control circuit for switching the described inductive load. 9. A patent claim in which the transistor included in the circuit is an Ibora transistor, and the first terminal, control terminal, and second terminal of the Ibora transistor are an emitter, a pace, and a collector, respectively. A control circuit for switching an inductive load as described in the range before or after each term. 10. A control circuit for switching an inductive load according to any one of the preceding claims, characterized in that the entire circuit is integrated into a monolithic semiconductor block.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3757383A JPS59165960A (en) | 1983-03-09 | 1983-03-09 | Control circuit for switching inductive load |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3757383A JPS59165960A (en) | 1983-03-09 | 1983-03-09 | Control circuit for switching inductive load |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59165960A true JPS59165960A (en) | 1984-09-19 |
JPH034136B2 JPH034136B2 (en) | 1991-01-22 |
Family
ID=12501270
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3757383A Granted JPS59165960A (en) | 1983-03-09 | 1983-03-09 | Control circuit for switching inductive load |
Country Status (1)
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---|---|
JP (1) | JPS59165960A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61114615A (en) * | 1984-11-07 | 1986-06-02 | エスジーエス・マイクロエレツトロニカ・エス・ピー・エー | Monolithic integrated switching control circuit for transistor |
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1983
- 1983-03-09 JP JP3757383A patent/JPS59165960A/en active Granted
Cited By (1)
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JPS61114615A (en) * | 1984-11-07 | 1986-06-02 | エスジーエス・マイクロエレツトロニカ・エス・ピー・エー | Monolithic integrated switching control circuit for transistor |
Also Published As
Publication number | Publication date |
---|---|
JPH034136B2 (en) | 1991-01-22 |
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