JPS5916452A - Redialing control system - Google Patents
Redialing control systemInfo
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- JPS5916452A JPS5916452A JP12597082A JP12597082A JPS5916452A JP S5916452 A JPS5916452 A JP S5916452A JP 12597082 A JP12597082 A JP 12597082A JP 12597082 A JP12597082 A JP 12597082A JP S5916452 A JPS5916452 A JP S5916452A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M1/00—Substation equipment, e.g. for use by subscribers
- H04M1/26—Devices for calling a subscriber
- H04M1/27—Devices whereby a plurality of signals may be stored simultaneously
- H04M1/272—Devices whereby a plurality of signals may be stored simultaneously with provision for storing only one subscriber number at a time, e.g. by keyboard or dial
- H04M1/2725—Devices whereby a plurality of signals may be stored simultaneously with provision for storing only one subscriber number at a time, e.g. by keyboard or dial using electronic memories
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Abstract
Description
【発明の詳細な説明】
本発明は、リダイヤル機能付電話機のりダイヤル制御方
式に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a redial control system for a telephone with a redial function.
リダイヤル機能付礒話機は、ダイヤル操作によの入力操
作を再び行なうことなく、リダイヤル操作によりメモリ
に記憶されていたダイヤル番号を送出し、再発呼操作を
簡単Ｃ二行なうことができるものである。呑う４暗〒４
− −゛従ってリダイヤル動作に於
いては、メモリζ二記憶されている桁数のダイヤル番号
のみを送出するように、桁数の管理を行なわなければな
らない。A telephone with a redial function is capable of sending out a dial number stored in a memory by a redial operation and performing a simple re-call operation without having to perform an input operation by dial operation again. Drink 4 Dark〒4
- - Therefore, in the redial operation, the number of digits must be managed so that only the dial number with the number of digits stored in the memory ζ2 is sent out.
本発明は、前述の如きリダイヤル動作に於けるダイヤル
番号の桁数の管理等を確実（二重なわせることを目的と
するものである。以下実施例について詳細（＝説明する
。The present invention aims to ensure the management of the number of digits of dialed numbers in the above-mentioned redial operation (double duplication).Examples will be described in detail below.
第１図は、リダイヤル機能付硫話機のダイヤル番号送出
部の機能ブロック線図であり、１は図示しない押釦ダイ
ヤルからの高群信号Ｈ１〜Ｈ番、低群信号Ｌ１〜Ｌ４又
はりダイヤル信号ＲＤが入力されるキーインタフェース
回路、２はインタフェース回路からの高群信号Ｈ８〜Ｈ
４，低群信号り、〜Ｌ４及びリダイヤル信号ＲＤを識別
して二重押しであるか否か検出し、且つ二重押しでない
とき各信号をラッテする二重押し検出キーラッチ回路、
３はエンコーダ、４はエンコーダの出力をダイヤル番号
として記憶するメモリ、５は切換機能を有するデコーダ
、６はプログラムカウンタ、７は直列並列変換回路、８
はＤＡ変換器、９はフィルタ等を有する出力部、１０は
キー操作に伴なうチャツタリングを防止するチャツタ防
止回路、１１はメモリ制御回路、１２．１５は発振器で
ある。FIG. 1 is a functional block diagram of a dial number sending unit of a redialing function-equipped telephone dial, in which 1 indicates high group signals H1 to H numbers, low group signals L1 to L4, or re-dial signal RD from a push button dial (not shown). 2 is the high group signal H8 to H from the interface circuit.
4. A double press detection key latch circuit that identifies the low group signal ~L4 and the redial signal RD to detect whether or not it is a double press, and latches each signal when it is not a double press;
3 is an encoder, 4 is a memory that stores the output of the encoder as a dial number, 5 is a decoder having a switching function, 6 is a program counter, 7 is a serial/parallel conversion circuit, 8
1 is a DA converter, 9 is an output section having a filter, etc., 10 is a chatter prevention circuit for preventing chatter caused by key operations, 11 is a memory control circuit, and 12.15 is an oscillator.
インタフェース回路１は、高群信号Ｈ，−Ｈ，，低群信
号Ｌ１〜Ｌ４又はりダイヤル信号ＲＤが９ビーソト構成
として加えられるので、それらを二重押し検出キーラッ
チ回路２に加えると共（二、何れかのキー操作を示すキ
ー信号αがチャツタ防止回路１０に加えられ、このチャ
ツタ防止回路１０からの信号及び発振回路１２からの例
えば３２ ＫＨｚのクロックにより各信号がラッチされ
る。又チャツタ防止回路１０から制御信号すがメモリ制
御回路１１に加えられる。The interface circuit 1 receives the high group signals H, -H, low group signals L1 to L4, or the dial signal RD in a 9-beat configuration, so it adds them to the double press detection key latch circuit 2 as well as (2, A key signal α indicating any key operation is applied to the chatter prevention circuit 10, and each signal is latched by the signal from the chatter prevention circuit 10 and a clock of, for example, 32 KHz from the oscillation circuit 12. A control signal from 10 is applied to the memory control circuit 11.
二重押し検出キーラッテ回路２は、リダイヤル信号ＲＤ
をメモリ制御回路１１１：、又高群信号Ｈ１〜Ｈ４及び
低群信号り、〜Ｌ４をエンコーダ３とデコーダ５とに加
え、且つ制御信号Ｃをプログラムカウンタ６に加える。The double press detection keylatte circuit 2 outputs a redial signal RD.
The memory control circuit 111 also applies high group signals H1 to H4 and low group signals .about.L4 to the encoder 3 and decoder 5, and also applies a control signal C to the program counter 6.
押釦ダイヤルのキー（二対応した高群信号Ｈ１〜Ｈ４の
−っと低群信号Ｌ１〜Ｌ４の一つとからなる１桁分のダ
イヤル番号はエンコーダ３により４ビツトのダイヤル番
号にエンコードされてメモリ４に加えられる。The one-digit dial number consisting of the pushbutton dial keys (two corresponding high group signals H1 to H4 and one of the low group signals L1 to L4) is encoded into a 4-bit dial number by the encoder 3 and stored in the memory 4. added to.
メモリ制御回路１１はキー操作毎に加えられる制御信号
すを桁信号としてカウントし、メモリ４の′ｒアドレス
信号形成する。又リダイヤル信号ＲＤが人力されたとき
は、内部で発生される信号を桁信号としてカウントし、
メモリ４のアドレス信号とし、インタフェース回路１Ｃ
ニリダイヤル動作中のキー人力禁止フラグＦ１及びリダ
イヤル動作後のりダイヤルキー人力禁止７ラグＦ２を加
え、且つキー人力禁止フラグＦ１をデコーダ５に加えて
、デコーダ５でメモリ４からアドレス信号に従ってラグ
Ｆ１が加えられていないときは、リダイヤル動作ではな
いので、二重押し検出キーラッチ回路２のラッチ出力信
号をそのまま出力する。The memory control circuit 11 counts the control signals applied each time a key is operated as a digit signal, and forms an 'r address signal for the memory 4. Also, when the redial signal RD is manually generated, the internally generated signal is counted as a digit signal,
As address signal of memory 4, interface circuit 1C
The key manual power prohibition flag F1 during redial operation and the key manual power prohibition flag F2 after redial operation are added, and the key human power prohibition flag F1 is added to the decoder 5, and the decoder 5 adds the lag F1 from the memory 4 according to the address signal. If not, it is not a redial operation, and the latch output signal of the double press detection key latch circuit 2 is output as is.
プログラムカウンタ６はデコーダ５の出力信号に従って
発振器１３からの例えば３．５８Ｍ１ｈのタロツクをカ
ウントし、カウント出力を直列並列変換回路７に加え、
例えば１４ビツトの並列信号に変換してＤＡ変換器８に
加え、アナログの２周波信号として出力部９（＝加える
。出力部９からは通常の押釦ダイヤル信号即ち２周波信
号が出力され、交換機に送出される。The program counter 6 counts, for example, 3.58 M1h of tarok from the oscillator 13 according to the output signal of the decoder 5, and applies the count output to the serial/parallel converter circuit 7.
For example, it is converted into a 14-bit parallel signal and added to the DA converter 8, and then added as an analog two-frequency signal to the output section 9. The output section 9 outputs a normal push button dial signal, that is, a two-frequency signal, and sends it to the exchange. Sent out.
リダイヤル動作に於けるダイヤル番号の桁数の管理はメ
モリ制御回路１１に於いて行なわれるものであり、以下
１６桁までのダイヤル番号について制御する場合につい
て説明する。Management of the number of digits of a dial number in a redial operation is performed in the memory control circuit 11, and the case where dial numbers up to 16 digits are controlled will be described below.
第２図は本発明の実施例の要部ブロック線図であり、２
１はリダイヤル動作中のキー人力禁止フラグＦ１を出力
するフリップフロップ、２２はリダイヤル動作後のりダ
イヤルキー人力禁止フラグＦ２を出力するフリップ７０
ツブ、２３，３０．３１はアンド回路、２４はアドレス
カウンタ、２５はアドレスデコーダ、２６は桁メモリ及
び一致検出回路である。FIG. 2 is a block diagram of main parts of an embodiment of the present invention, and FIG.
1 is a flip-flop that outputs a key manual power prohibition flag F1 during redial operation, and 22 is a flip flop that outputs a dial key manual power prohibition flag F2 after redial operation.
Numerals 23, 30, and 31 are AND circuits, 24 is an address counter, 25 is an address decoder, and 26 is a digit memory and coincidence detection circuit.
オフフックζ二よりリセット信号Ｒ８Ｔが図示しない回
路から加えられてフリップフロップ２１．２２及びアド
レスカウンタ２４がリセットされる。アドレスカウンタ
２４は５ピツト構成の２進カウンタであり、押釦ダイヤ
ルのキー人力に従って前述のチャッタ防止回路１０から
加えられる制御信号すがパルスＳＨとして加えられ、ザ
ウントアツプされる。従ってアドレスカウンタ２４のカ
ウント内容はダイヤル番号の桁数を示すものとなる。１
６桁目の入力によりアドレスカウンタ２４は“１０００
０”となり、最終段Ｑ５が“１′となるから、この出力
信号がアドレスデコーダ２５（＝加えられ、１７桁以上
の入力があっても、アドレスデコーダ２５のデコード動
作を禁止させる。From off-hook ζ2, a reset signal R8T is applied from a circuit not shown, and the flip-flops 21, 22 and address counter 24 are reset. The address counter 24 is a 5-pit binary counter, and the control signal applied from the chatter prevention circuit 10 is added as a pulse SH and counted up according to the key input of the push button dial. Therefore, the count content of the address counter 24 indicates the number of digits of the dialed number. 1
The address counter 24 changes to “1000” by inputting the 6th digit.
0" and the final stage Q5 becomes "1', so this output signal is added to the address decoder 25 (==), and the decoding operation of the address decoder 25 is prohibited even if there is an input of 17 digits or more.
アドレスデコーダ２５はアドレスカウンタ２４のカウン
ト内容をデコードしてメモリ４のアドレス信号ＡＤＨを
出力するものである。従ってメモリ４には各桁の番号が
記憶されることになる。The address decoder 25 decodes the count contents of the address counter 24 and outputs the address signal ADH of the memory 4. Therefore, each digit number is stored in the memory 4.
この実施例（二於いては、構内交換機の内線加入者につ
いて適用した場合を示し、従って局線発信時は、局線発
信を示す番号を入力した後、リダイヤル操作を行なうこ
とになる。その為、２桁目までの入力があるまでは、局
線発信のりダイヤルであるか否か確定しないことになる
。そこでアドレスデコーダ２５は、２桁目のデコードを
行なうことＣ二より信号ｄｐ’ｓｆを“１″とする。This embodiment (second example) shows a case where it is applied to an extension subscriber of a private branch exchange. Therefore, when making a call to a central office line, a redial operation is performed after inputting a number indicating a central office line call. , until the second digit is input, it is not determined whether or not it is a telephone call originating from a central office line. Therefore, the address decoder 25 decodes the second digit and receives the signal dp'sf from C2. Set to “1”.
又桁メモリ及び−数構出回路２６は、アドレスカウンタ
２４の第１〜第４段Ｑ１〜Ｑ４の出力を記憶する４ビツ
トのメモリと、そのメモリの記憶内容とアドレスカウン
タ２４の次回の第１〜第４段Ｑｌ〜Ｑ４の出力とを比較
する回路とを有するものであり、ライトパルスＷＰはメ
モリ制御回路１１に加えられる制御信号すの立下り毎に
発生され、アンド回路６０を介して桁メモリ及び−数構
出回路２６に加えられるから、２桁目以上の桁数が記憶
されることになる。Further, the digit memory and minus number configuration circuit 26 includes a 4-bit memory that stores the outputs of the first to fourth stages Q1 to Q4 of the address counter 24, and stores the stored contents of the memory and the next first output of the address counter 24. The write pulse WP is generated every time the control signal S applied to the memory control circuit 11 falls, and is passed through an AND circuit 60 to Since it is added to the memory and minus number construction circuit 26, the second and higher digit numbers are stored.
前述の如く発呼操作（二より、桁メモリ及び−数構出回
路２６に桁数が記憶され、又アドレスデコーダ２５から
のアドレス信号ＡＤＨに従ってメモリ４為にオフフック
すると、ソリツブフロップ２１．２２及びアドレスカウ
ンタ２４はリセット信号Ｒ８Ｔ によりリセットされる
。そして局線発信を示す１桁目の番号を入力し、次に９
ダイヤルキーな操作すると、１桁目の番号入力（二より
アドレスカウンタ２４は＋１され、次のりダイヤルキー
の操作によりアドレスカウンタ２４は更に＋１される。As described above, when the number of digits is stored in the digit memory and the minus number construction circuit 26, and the memory 4 is off-hook according to the address signal ADH from the address decoder 25, the solver flops 21, 22 and The address counter 24 is reset by the reset signal R8T.Then, the first digit number indicating the station line call is input, and then the 9
When the dial key is operated, the first digit number is input (the address counter 24 is incremented by 1), and when the next dial key is operated, the address counter 24 is further incremented by 1.
それによってアドレスデコーダ２５は信号ｄｙｘｆを“
１”とする。このときりダイヤル信号ＲＤは“１”とな
っているので、フリップフロップ２１．２２はセットさ
れ、キー人力禁止フラグＦ１及びリダイヤルキー人力禁
止フラグＦ２は“１”となる。As a result, the address decoder 25 outputs the signal dyxf as “
At this time, since the key dial signal RD is "1", the flip-flops 21 and 22 are set, and the key manual power prohibition flag F1 and the redial key manual power prohibition flag F2 become "1".
従ってデコーダ５は、１桁目の局線発信番号は、メモリ
４の記憶番号を選択せずに、入力された局線発信番号を
選択して出力し、入力禁止フラグＦ１が“１”となる２
桁目以降の被呼者番号をメモリ４からアドレス信号ＡＤ
Ｈに従って読出してデコードすること（＝なる。又アド
レスカウンタ２４はリダイヤル信号ＲＤｔ二より前述の
如く内部で発生させた所定周期の信号をカウントアツプ
するものである。Therefore, the decoder 5 selects and outputs the input local line calling number without selecting the number stored in the memory 4 as the first digit local line calling number, and the input prohibition flag F1 becomes "1". 2
The called party number after the digit is sent from the memory 4 to the address signal AD.
The address counter 24 counts up a signal of a predetermined period generated internally from the redial signal RDt2 as described above.
アドレスカウンタ２４のカウント内容と桁メモリ及び−
数構出回路２６（二記憶された桁数とが一致すると、一
致信号ダが１″となり、アドレスデコーダ２５からの信
号ｆも“１”となっているので、アンド回路３１の出力
でフリップフロップ２１はリセットされる。即ちリダイ
ヤル操作終了によりキー人力禁止フラグＦ１は“０″と
なり、押釦ダイヤルのキー人力が可能となる。しかし、
ソリツブフロップ２２はセットされたままであるから、
リダイヤルキー人力禁止フラグＦ２は“１”であってオ
フフック状態のままのりダイヤルキー人力は禁止される
。Count contents of address counter 24, digit memory and -
When the number of digits stored in the number output circuit 26 (2) matches, the match signal da becomes 1'', and the signal f from the address decoder 25 also becomes ``1'', so the output of the AND circuit 31 outputs the flip-flop. 21 is reset. That is, upon completion of the redial operation, the key manual power prohibition flag F1 becomes "0", and key manual power for push button dialing becomes possible. However,
Since the solitub flop 22 remains set,
The redial key manual power prohibition flag F2 is "1", and the redial key manual power is prohibited while the off-hook state remains.
桁数が１５桁以下の場合は、前述の如くダイヤル番号の
桁数についての制御が行なわれ、メモリ４に記憶された
桁数のダイヤル番号なりダイヤル信号ＲＤによって送出
することかできるが、１６桁の場合は、桁メモリ及び−
数構出回路２６１−は“００００”の４ピツトが記憶さ
れていることになり、再発呼の為にオフフックす之と、
アドレスカウンタ２４がリセットされ、その第１〜第４
段Ｑ、〜Ｑ４の出力も“００００”となる。従って一致
信号１が“１”となる。If the number of digits is 15 or less, the number of digits in the dial number is controlled as described above, and the number of digits stored in the memory 4 can be dialed or sent by the dial signal RD. If , digit memory and -
The number output circuit 261- stores 4 pits of "0000", and goes off-hook for re-calling.
The address counter 24 is reset, and the first to fourth address counters 24 are reset.
The outputs of stages Q and Q4 also become "0000". Therefore, the coincidence signal 1 becomes "1".
しかし、アドレスデコーダ２５からの信号ｆは、アドレ
スカウンタ２４のカウント内容が２桁目を示すまでは“
０”であるから、フリップフロップ２１のリセットは行
なわれないものとなる。セして１６桁目のカウント内容
の場合は、アドレスデコーダ２５からの信号ｆは“１″
となっているので、桁メモリ及び−数構出回路２６の一
致信号ダが“１”となったときフリップ７０ツブ２１は
リセットされる。However, the signal f from the address decoder 25 is "until the count content of the address counter 24 indicates the second digit."
0", the flip-flop 21 will not be reset. If the count is at the 16th digit, the signal f from the address decoder 25 will be "1".
Therefore, when the match signal DA of the digit memory and minus number construction circuit 26 becomes "1", the flip 70 and the knob 21 are reset.
以上説明したように、本発明は、桁メモリ及び−数構出
回路２６をルビットメモリで構成して２桁のダイヤル番
号の桁数を記憶できることになり、更に、オフフックに
よりアドレスカウンタ２４がリセットされたときに桁メ
モリ及び−数構出回路２６から一致信号ｙが出力された
としても、アドレスデコーダ２５がアドレスカウンタ２
４の２桁目のカウント内容をデコードするまで、その一
致信号ｙを無効とすることができるので、リダイヤル信
号ＲＤ（二よってセットされる第１のフリップフロップ
２１は、メモリ４に記憶されたダイヤル番号の桁数だけ
りダイヤル動作により送出するまでリセットされないこ
とになり、リダイヤル動作中のキー人力禁止フラグＦ１
は、記憶された桁数のダイヤル番号が送出されるまで有
効となるから、リダイヤル動作中のキー人力による誤動
作を防止することができる。As explained above, the present invention can store the number of digits of a two-digit dial number by configuring the digit memory and minus number construction circuit 26 with a rubit memory, and furthermore, the address counter 24 is reset by off-hook. Even if the match signal y is output from the digit memory and -number construction circuit 26 when the address decoder 25
Since the match signal y can be invalidated until the count contents of the second digit of 4 are decoded, the first flip-flop 21 set by the redial signal RD (2) It will not be reset until the number digits are sent by dialing operation, and the key manual power prohibition flag F1 during redialing operation.
is valid until the dial number with the stored number of digits is sent out, so it is possible to prevent malfunctions caused by manual keystrokes during redial operation.
又第２のフリップフロップ２２がリダイヤル信号ＲＤに
よりセットされて、リダイヤル動作後のりダイヤルキー
人力禁止フラグＦ２が出力されるから、オフフック状態
のままのりダイヤル操作を繰返すことによる誤動作を防
止できることになる。Also, since the second flip-flop 22 is set by the redial signal RD and the back-dial key manual power prohibition flag F2 is output after the redial operation, it is possible to prevent malfunctions caused by repeating the back-dial operation while in an off-hook state.
又アドレスカウンタ２４は、通常の発呼操作時の桁カウ
ンタとして動作すると共に、リダイヤル動作時の桁カウ
ンタとしても動作するから、共用化により経済的な構成
となる。Further, since the address counter 24 operates as a digit counter during a normal call operation and also as a digit counter during a redial operation, an economical configuration can be achieved by sharing the address counter 24.
なお本発明は前述の実施例にのみ限定されるものではな
く、種々の論理構成を採用し得るものであり、又構内交
換機の内線加入者のみでなく、一般〃１１人者に対して
も適用し得るものであり、その場合は局線発信番号の１
６代わりに、直ちにリダイヤル信号ＲＤを入力して、リ
ダイヤル動作を開始させるよう（ニすることもできる。It should be noted that the present invention is not limited to the above-mentioned embodiment, but can adopt various logical configurations, and can be applied not only to extension subscribers of a private branch exchange but also to general subscribers. In that case, 1 of the central telephone number
6. Alternatively, the redial signal RD may be input immediately to start the redial operation.
又ル桁の通常ダイヤル操作を行なった後でＲＤ釦を押し
た場合にはル＋１桁以後のりダイヤル送出を行なう様に
することもできる。In addition, if the RD button is pressed after performing the normal dialing operation for the digits 1 and 1, the dialing for the digits after the digits 1 and 1 can be sent out.
第１図はりダイヤル機能付峨話機のダイヤル番号送出部
のブロック線図、第２図は本発明の実施例の要部ブロッ
ク線図である。
１はインタフェース回路、２は二重押し検出キーラッチ
回路、６はエンコーダ、４はメモリ、５はデコーダ、６
はプログラムカウンタ、７は直列並列変換回路、８は゛
ＤＡ変換懸、９は出力部、１０はチャツタ防止回路、１
１はメモリ制御回路、１２．１３は発振器、２１．２２
は第１及び第２のフリップフロップ、２４はアドレスカ
ウンタ、２５はアドレスデコーダ、２６は桁メモリ及び
−数構出回路である。
特許出願人 富士′ｍ株党５２箋。
代理人 弁理士 玉蟲久五部
（外ろ名）
第２ 図
第１頁の続き
■出 願 人 日本電信電話公社
■出 願 人 日本電気株式会社
東京都港区芝五丁目３３番１号FIG. 1 is a block diagram of a dial number sending unit of a telephone with a beam dialing function, and FIG. 2 is a block diagram of a main part of an embodiment of the present invention. 1 is an interface circuit, 2 is a double press detection key latch circuit, 6 is an encoder, 4 is a memory, 5 is a decoder, 6
is a program counter, 7 is a serial/parallel converter, 8 is a DA converter, 9 is an output section, 10 is a chatter prevention circuit, 1
1 is a memory control circuit, 12.13 is an oscillator, 21.22
are first and second flip-flops, 24 is an address counter, 25 is an address decoder, and 26 is a digit memory and a -number construction circuit. Patent applicant: Fuji'm Co., Ltd. 52. Agent Patent attorney Gobe Tamamushi (Giro name) Figure 2 Continuation of page 1 ■Applicant Nippon Telegraph and Telephone Public Corporation ■Applicant NEC Corporation 5-33-1 Shiba, Minato-ku, Tokyo
Claims (1)
し、リダイヤル操作により前記メモリに記憶されたダイ
ヤル番号を送出するリダイヤル制御方式に於いて、オフ
フックによりリセットされ、キー人力毎（二カウントア
ツプ又はリダイヤル信号人力により所定周期のパルスを
カウントアツプするアドレスカウンタ、該アドレスカウ
ンタのカウント内容をデコードして前記メモリのアドレ
ス信号を出力するアドレスデコーダ、前記アドレスカウ
ンタのカウント内容を記憶し、リダイヤル信号入力によ
る前記アドレスカウンタのカウント内容と記憶内容とを
比較する桁メモリ及び一致検出回路、前記リダイヤル信
号によってセットされ、前記桁メモリ及び一致検出回路
からの一致信号により及びオフフック（二よりリセット
され、リダイヤル動作中のキー人力禁止フラグを出力す
る第１のフリップフロップ、オフフック（二よりリセッ
トされ前記リダイヤル信号によりセットされて、リダイ
ヤル動作後のりダイヤルキー人力禁止フラグを出力する
第２のフリップ７０ツブを備え、前記アドレスデコーダ
で２桁目以上の前記アドレスカウンタのカウント内容を
デコードしたとき（二、前記桁メモリ及び一致検出回路
からの一致信号による前記第１の７リツプフロツプのリ
セットを可能とすることを特徴とするりダイヤル制御方
式。In the redial control method, in which the latest dialed number by dialing is stored in memory, and the dialing number stored in the memory is sent by redialing, it is reset by off-hook, and every key manual input (two count up or redial signal manual input). an address counter that counts up pulses of a predetermined period, an address decoder that decodes the count contents of the address counter and outputs an address signal of the memory, and an address decoder that stores the count contents of the address counter and inputs a redial signal. The digit memory and coincidence detection circuit that compares the count contents and the stored contents are set by the redial signal, and are reset by the coincidence signal from the digit memory and coincidence detection circuit and off-hook (second key input during redial operation). a first flip-flop outputting a prohibition flag; a second flip-flop 70 that is reset by an off-hook (second) and set by the redial signal to output a manual input prohibition flag after a redial operation; When the count contents of the address counter of the second or higher digits are decoded (2) the first seven lip-flops can be reset by a match signal from the digit memory and the match detection circuit. method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12597082A JPS5916452A (en) | 1982-07-20 | 1982-07-20 | Redialing control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12597082A JPS5916452A (en) | 1982-07-20 | 1982-07-20 | Redialing control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5916452A true JPS5916452A (en) | 1984-01-27 |
| JPS6253103B2 JPS6253103B2 (en) | 1987-11-09 |
Family
ID=14923488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12597082A Granted JPS5916452A (en) | 1982-07-20 | 1982-07-20 | Redialing control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916452A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63183739U (en) * | 1987-05-18 | 1988-11-25 |
-
1982
- 1982-07-20 JP JP12597082A patent/JPS5916452A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63183739U (en) * | 1987-05-18 | 1988-11-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6253103B2 (en) | 1987-11-09 |
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