JPS5916416A - Voltage level adjuster - Google Patents
Voltage level adjusterInfo
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- JPS5916416A JPS5916416A JP57126145A JP12614582A JPS5916416A JP S5916416 A JPS5916416 A JP S5916416A JP 57126145 A JP57126145 A JP 57126145A JP 12614582 A JP12614582 A JP 12614582A JP S5916416 A JPS5916416 A JP S5916416A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
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- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
Description
【発明の詳細な説明】 合に用いるレベルアジャスタに関するものである。[Detailed description of the invention] This relates to a level adjuster used when
従来レベルアジャスタは抵抗とトランジスタを直列接続
した形式のものが多かった。しかしながら抵抗を使用し
たものは応答速度が遅く、かつ抵抗内部での電力損失が
生じるため、消費電力を節約する必要のある回路、特に
腕時計等に用いる場合はできるだけ消費電力の少ない回
路が望ましい。Conventional level adjusters were often of the type consisting of a resistor and a transistor connected in series. However, devices using resistors have slow response speed and power loss occurs within the resistor, so when used in circuits that need to save power consumption, especially wristwatches, it is desirable to have a circuit that consumes as little power as possible.
このような要求から、昭和４７年特許願第’５４．５３
９号「電圧レベルアジャスター」にも見られる如く、コ
ンプリメンタリに接続されたトランジスタと該トランジ
スタのゲートをクランプするダイオード及びコンデンサ
とで構成された消費電力の少ないレベルアジャスタの方
式が出願されているが、このレベルアジャスタはコンデ
ンサの電荷が放電すると誤動作するため、比較的高速な
信号のレベルアジャスタとしてしか使用できないという
欠点があった。In response to these demands, patent application No. '54.53 filed in 1972
As seen in No. 9 "Voltage Level Adjuster", an application has been filed for a level adjuster system with low power consumption consisting of complementary connected transistors and a diode and capacitor that clamp the gates of the transistors. This level adjuster malfunctions when the charge in the capacitor is discharged, so it has the disadvantage that it can only be used as a level adjuster for relatively high-speed signals.
然るに本発明のレベルアジャスタは記憶回路を備えてい
るため、その動作範囲は静的な低速信号から高速信号ま
で広範囲な信号のレベルアジャスタを行なうことができ
る。以下図面にもとづき庫発明の詳細な説明する。However, since the level adjuster of the present invention is equipped with a memory circuit, its operating range can perform level adjustment of a wide range of signals from static low-speed signals to high-speed signals. The refrigerator invention will be described in detail below based on the drawings.
第１図は抵抗とトランジスタを直列接続した従来のレベ
ルアジャスタで１は抵抗、２はエンハンス型電界効果ト
ランジスタ、６は電源、４は入力信号源である。５はレ
ベルアジャスタの出力端子であるが、ここに接続する次
段の負荷容量と抵抗１とが積分回路を構成するため抵抗
１を小さくすると消費電力が増大し、大きくすると動作
速度が遅くなる。FIG. 1 shows a conventional level adjuster in which a resistor and a transistor are connected in series, where 1 is a resistor, 2 is an enhanced field effect transistor, 6 is a power supply, and 4 is an input signal source. 5 is the output terminal of the level adjuster, and since the load capacitance of the next stage connected thereto and the resistor 1 form an integrating circuit, reducing the resistor 1 increases power consumption, and increasing the resistor 1 decreases the operating speed.
第２図は昭和４７年特許願第５４５３９号に記載された
レベルアジャスタの一実施例であって、極性の異なるエ
ンハンスメント型電界効果トランジスタ６．７をコンプ
リメンタリに接続し、該トランジスタのソース側には電
圧■。、、、及びＶ ｓｓｌが印加される。FIG. 2 shows an embodiment of the level adjuster described in Patent Application No. 54539 of 1972, in which enhancement type field effect transistors 6 and 7 with different polarities are connected in a complementary manner, and the source side of the transistor is Voltage ■. , , and V ssl are applied.
Ｐチャネルタイプ電界効果トランジスタ６のゲート電極
とＮチャネルタイプ電界効果トランジスタ７のゲート電
極はコンデンサ８で接続され、トランジスタ７のゲー
トはリークダイオード９を介してＶ ８１１１ に接続
され、トランジスタ６のゲート電極が入力、コンプリメ
ンタリに接続したトランジスタ６及び７のドレインが出
力端子となる。入力信号はハイレベル力ＶＤＤ７、ロー
レベルが、■、８２で、（Ｖ ｏｏｌ ） Ｖ ８８２
＞ Ｖ ｓｓ＋ ） 出力信号はハイレベル力Ｖ
Ｄ’ＤＩ ｓ ローレベルカＶｓｓ１にレベル変換され
る。The gate electrode of the P-channel type field effect transistor 6 and the gate electrode of the N-channel type field effect transistor 7 are connected by a capacitor 8.
The terminal is connected to V 8111 via the leakage diode 9, the gate electrode of the transistor 6 serves as an input, and the drains of the complementary transistors 6 and 7 serve as an output terminal. The input signal is high level power VDD7, low level is ■, 82, (V ool ) V 882
> V ss+ ) Output signal is high level power V
D'DIs The level is converted to low level signal Vss1.
しかしながら、コンデンサ８の電荷はリークダイオード
９の漏れ電流により経時放電するため、放電時間が無視
できる程度の高速信号に使用範囲が限定される。However, since the charge in the capacitor 8 is discharged over time due to the leakage current of the leakage diode 9, the range of use is limited to high-speed signals where the discharge time can be ignored.
第３図は本発明のレベルアジャスタを分周回路に用いた
ブロック図で、発振器１０及び分周器１１は１．５Ｖの
電源１２で動作し、分周器１４は昇圧回路１６か６の電
源電圧６■が供給され、分周器１１から分周器１４への
信号の接続に本発明のレベルアジャスタ１５を挿入して
信号レベルの変換を行なっている。FIG. 3 is a block diagram in which the level adjuster of the present invention is used in a frequency divider circuit, in which the oscillator 10 and frequency divider 11 operate with a 1.5V power supply 12, and the frequency divider 14 operates with a power supply of a booster circuit 16 or 6. A voltage 6.sup.6 is supplied, and a level adjuster 15 of the present invention is inserted into the signal connection from the frequency divider 11 to the frequency divider 14 to convert the signal level.
第４図は本発明の電圧レベルアジャスタの一実施例であ
って、１６〜１９はＰチャネルタイプ電界効果トランジ
スタ、２０〜２６はＮチャネルタイプ電界効果トランジ
スタ、２４〜２５はコンデンサ、２６〜２７はリークダ
イオードで構成しである。トランジスタ１６．１８及び
１７．１９はそれぞれ直列に接続され、トランジスタ１
６及び１７のソースは電源Ｖ Ｄｌｌｌ に接続してい
る。トランジスタ２０．２１及び２２．２６はそれぞれ
ドレイン、ソースが各々並列に接続され、ソースは電源
Ｖ ｌ１ｓＨに、トランジスタ２０．２１のドレインは
トランジスタ１８のドレインＡ’に、）ランジスタ２２
，２３のドレインはトランジスタ１９のドレインＢに接
続している。FIG. 4 shows an embodiment of the voltage level adjuster of the present invention, in which 16-19 are P-channel type field effect transistors, 20-26 are N-channel type field-effect transistors, 24-25 are capacitors, and 26-27 are P-channel type field effect transistors. It consists of a leakage diode. Transistors 16.18 and 17.19 are each connected in series, transistor 1
The sources of 6 and 17 are connected to the power supply V Dll. The drains and sources of the transistors 20.21 and 22.26 are respectively connected in parallel, the source is connected to the power supply V l1sH, the drain of the transistor 20.21 is connected to the drain A' of the transistor 18, and the transistor 22
, 23 are connected to the drain B of the transistor 19.
また、トランジスタ１８及び２１のゲートは］３に、ト
ランジスタ１９及び２６のゲートはＡに接続している。Further, the gates of transistors 18 and 21 are connected to ]3, and the gates of transistors 19 and 26 are connected to A.
トランジスタ１６及び２０のゲート間はコンデンサ２４
を介して接続さね、トランジスタ１７及び２２のゲート
間はコンデンサ２５を介して接続する。トランジスタ２
０のゲー］・は更 ゛にリークダイオードを介してＶ
１１８１ に接続され、同様にトランジスタ２２のゲー
トはリークダイオード２７を介して■６８．に接続して
いる。このレベルアジャスタの入力は２個あり、トラン
ジスタ１７のゲート線２９が第１の入力端子、トランジ
スタ１６のゲート線２８が第２の入力端子で、入力信号
ルベルはハイレベルがＶ。１１１、ローレベルがＶ８６
２ （Ｖワ。＋ ＞Ｖ８８２ ＞Ｖｓ６１ ）で２
個の入力端子が同時にＶ ｇＢ２にならないという条件
が附帯する。A capacitor 24 is connected between the gates of transistors 16 and 20.
The gates of transistors 17 and 22 are connected through a capacitor 25. transistor 2
0 game] is further increased by V through the leakage diode.
1181, and similarly, the gate of the transistor 22 is connected to 68. is connected to. This level adjuster has two inputs, the gate line 29 of the transistor 17 is the first input terminal, the gate line 28 of the transistor 16 is the second input terminal, and the high level of the input signal level is V. 111, low level is V86
2 (Vwa.+ >V882 >Vs61) and 2
There is an additional condition that all input terminals do not reach VgB2 at the same time.
出力端子６０はＢ点から取り出すが、逆位相出力が必要
な場合はＡ点より出力すれば良い。即ち第４図に示した
本発明のレベルアジャスタは、コンプリメンタリ接続さ
れたトランジスタ１８．２１と１９．２６が各々のゲー
ト及びドレインとたすき掛は接続されフリップフロップ
を構成しているため状態の記憶機能がある。The output terminal 60 is taken out from point B, but if an opposite phase output is required, it can be output from point A. That is, the level adjuster of the present invention shown in FIG. 4 has a state storage function because the complementary connected transistors 18, 21 and 19, 26 are cross-connected to each gate and drain to form a flip-flop. There is.
またトランジスタ１６及び１７はＶ ｌ＋ＤＩ及び■８
８２の２値でスイッチングされ、トランジスタ２０及び
２２はリークダイオード２６及び２７でｖ８８．にバイ
アスされ、コンデンサ２４及び２５を介して入力信号の
差分信号Ｖ ＤＤＩ Ｖ８Ｂ２が先のバイアスに重
じようして各々のトランジスタをスイッチングする。低
速の信号ではトランジスタ２０及び２２のゲート信号は
リークダイオードのためｇ＆分されるが、入力信号の変
化時に起きた状態の変化はトランジスタ１８．２１と１
９．２６で構成されるフリップフロップに記憶さＪｔ、
力）つコンプリメンタリ接続であることから出力抵抗も
低く、２値出力状態では消費電流は極層て少ないことが
特徴である。In addition, transistors 16 and 17 have V l+DI and ■8
82 binary switching, transistors 20 and 22 are switched with leakage diodes 26 and 27 at v88.82. The differential signal V DDI V8B2 of the input signal via capacitors 24 and 25 superimposes the previous bias to switch each transistor. For slow signals, the gate signals of transistors 20 and 22 are divided into g & due to leakage diodes, but the change in state that occurs when the input signal changes is
9. Jt stored in a flip-flop consisting of 26
Due to the complementary connection, the output resistance is low, and the current consumption is extremely low in the binary output state.
第５図は第４図のレベルアジャスタの動作波形の一例で
あり、３１が第１の入力端子２９．６２が第２の入力端
子２８０入力波形。ノーイレベルがＶ’Ｄ［ｌ＋ 、ロ
ーレベルがＶｌｌｌ＋□で同時にＶ’［１８２のローレ
ベルにはしない。６６は出力信号で）・イレベルがＶＤ
ＤＩ、ローレベルがＶ ８８１ でＶ ｏＤｓ ＞ Ｖ
−８２＞ Ｖ ｓ８＋ の関係にある。FIG. 5 shows an example of the operating waveform of the level adjuster shown in FIG. 4, with 31 representing the first input terminal 29 and 62 representing the input waveform of the second input terminal 280. The noi level is V'D[l+ and the low level is Vllll+□, so they are not set to the low level of V'[182 at the same time. 66 is the output signal)・The level is VD
DI, low level is V 881 and V oDs > V
-82> V s8+ .
第６図は本発明によるレベルアジャスタの２入力端子を
１入力端子として使用する場合の側で、６４がレベルア
ジャスタ、６５．６６が第１及び第２の入力端子、６７
が出力端子であるが、第２の入力端子は第１の入力端子
の信号をインバータ６８で反転して第２の入力端子の信
号とする。インバータ６８の電源は入力信号レベルと同
じＶ ＤＤＩ 、ＶＩｌｌ＋２ とする。FIG. 6 shows the side when the two input terminals of the level adjuster according to the present invention are used as one input terminal, 64 is the level adjuster, 65, 66 are the first and second input terminals, 67
is an output terminal, and the second input terminal inverts the signal of the first input terminal with an inverter 68 to generate a signal of the second input terminal. The power supplies of the inverter 68 are set to V DDI and VIll+2, which are the same as the input signal level.
第７図は第６図に示した１入力端子として使用した場合
の動作波形の一例であり、６９がハイレベル■ゎ。１、
ローレベルＶ ｓｇ□ノ入力波形、４０がハイレベル■
。ＤＩ ｓ ローレベルｖｌＩ８２の出力波形である。FIG. 7 is an example of an operating waveform when used as the 1 input terminal shown in FIG. 6, where 69 is a high level. 1,
Low level V sg□ input waveform, 40 is high level■
. DI s This is the output waveform of low level vlI82.
以上第３図〜第７図にもとづいて入力信号のＶ ｓｓ２
レベルな■６ＩｌＩ（■Ｉ＋６２〉■８ｓ１）に変換
する方法について説明し゛たが、同様な方法で入力信号
のハイレベルが■。Ｄ２ 、ローレベルカＶｓｓｌ、嘗
ム翫
レベルアジャスト後のノ・イレベルがＶＤＤＩ、ローレ
ベルカＶ ｇ Ｂ １ となる電圧レベルアジャスタを
第８図に示す。（■ＤＤ、〉■ＤＤ２〉■８８１）即ち
、第４図の電圧レベルアジャスタとはＰチャネル、Ｎチ
ャネル電界効果トランジスタの構成が相軸的に構成にな
るだけで、従ってダイオード及び入力の位置も第４図と
は対称の位置にある。Based on the above figures 3 to 7, the input signal V ss2
We have explained how to convert the high level of the input signal to ■6IlI (■I+62>■8s1) using the same method. FIG. 8 shows a voltage level adjuster in which the low level voltage Vssl is set to VDDI and the low level voltage V g B 1 after the voltage level adjustment. (■DD,〉■DD2〉■881) In other words, the voltage level adjuster shown in Fig. 4 is simply a configuration of P-channel and N-channel field effect transistors in phase axis, and therefore the positions of diodes and inputs are also changed. It is in a symmetrical position to that in Figure 4.
４１〜４４はＮチャネルタイプ電界効果トランジスタ、
４５〜４８はＰチャネルタイプ電界効果トランジスタ、
４９〜５０はコンデンサ、５１〜５２はリークダイオー
ドで、コンプリメンタリ接続したトランジスタ４６．４
６及び４４．４８は各々のゲート及びドレインがたすき
掛けされていて、トランジスタ４６に直列のトランジス
タ４１及びトランジスタ４４に直列のトランジスタ４２
のゲートが各々第２及び第１の入力端子５３及び５４で
ある。41 to 44 are N-channel type field effect transistors;
45 to 48 are P-channel type field effect transistors;
49-50 are capacitors, 51-52 are leakage diodes, and complementary connected transistors 46.4
6 and 44.48 have their respective gates and drains crossed, a transistor 41 in series with the transistor 46, and a transistor 42 in series with the transistor 44.
gates are the second and first input terminals 53 and 54, respectively.
またトランジスタ４６に並列のトランジスタ４５及びト
ランジスタ４８に並列のトランジスタ４７の各々のゲー
トはコンデンサ４９及び５０を介して入力端子５３．５
４に各々接続している。Further, the gates of each of transistor 45 in parallel with transistor 46 and transistor 47 in parallel with transistor 48 are connected to input terminals 53.5 through capacitors 49 and 50.
4 are connected to each other.
ま−たトランジスタ４５及び４７の各々のゲートはリー
クダイオード５１．５２を介してＶ。Ｄ、と接続してい
る。以上の説明からも明白なように第４図及び第８図に
示した本発明の電圧レベルアジャスタは、入力信号のハ
イまたはローレベルがＶ ＤＤＩ又はｖｓｓｌかによっ
てＮチャネル電界効果トランジスタ、Ｐチャネル電界効
果トランジスタ１１７）構成を反転し、コンデンサ、ダ
イオードの位置を相対的に等価位置に配置することで各
々の目的に合った電圧レベルアジャストができる。In addition, the gates of each of transistors 45 and 47 are connected to V through leakage diodes 51 and 52. It is connected to D. As is clear from the above description, the voltage level adjuster of the present invention shown in FIG. 4 and FIG. By inverting the configuration of the effect transistor 117) and arranging the capacitor and diode at relatively equivalent positions, the voltage level can be adjusted to suit each purpose.
以上述べた如く本発明の電圧レベルアジャスタは静的動
作から高速動作まで動作範囲が広くＰチャネル及びＮチ
ャネル電界効果トランジスタによるコンプリメンタリ構
成であることから消費電力も少なく時計等に用いること
による効果は大きい。As mentioned above, the voltage level adjuster of the present invention has a wide operating range from static operation to high-speed operation, and has a complementary configuration with P-channel and N-channel field effect transistors, so it consumes less power and is highly effective when used in watches, etc. .
尚、第４図及び第８図に於て直列構成のトランジスタ１
６．１８及び１７．１９及び４１．４３及び４２．４６
は相互の位置を入れ替えても動作上は全く同じであるこ
とは云うまでもない。In addition, in FIGS. 4 and 8, the series-configured transistor 1
6.18 and 17.19 and 41.43 and 42.46
It goes without saying that even if their positions are swapped, they operate exactly the same.
また、本発明を集積回路化する場合はリークダイオード
を分離して構成する必要が有るが、サファイヤ基板にシ
リコーンを生成し各素子を絶縁分離して構成する所謂Ｓ
Ｏ８構造が浮遊容量も少なく高速性に優れ製造も容易で
ある。Furthermore, when the present invention is integrated into an integrated circuit, it is necessary to separate the leakage diode, but the so-called S
The O8 structure has less stray capacitance and is superior in high speed and easy to manufacture.
第１図、第２図は従来のレベルアジャスタの回路図、第
３図〜第８図は本発明の実施例の回路図で、第３図はレ
ベルアジャスタを用いた回路のブロック図、第４図、第
８図は本発明の実施例を示す回路図、第５図は第４図の
回路図の動作を説明する動作波形図、第６図は第４図の
レベルアジャスタを単一人力で使用する場合の回路図で
、第７図は同第６図の動作波形図である。
１６．１７．１８．１９．４５．４６．４７．４８・・
・・・・Ｐチャネルエンノ・ンスメント型電界効果トラ
ンジスタ、
２０．２１．２２．２３．４１．４２．４６．４４・・
・・・・Ｎｆヤネルエンハンスメント型電界効果トラン
ジスタ、
２６．２７．５１．５２・・・・・・ダイオード、２４
．２５．−４９．５０・・・・・・コンデンサ。
第４図
第５図Figures 1 and 2 are circuit diagrams of a conventional level adjuster, Figures 3 to 8 are circuit diagrams of an embodiment of the present invention, Figure 3 is a block diagram of a circuit using a level adjuster, and Figure 4 is a block diagram of a circuit using a level adjuster. 8 is a circuit diagram showing an embodiment of the present invention, FIG. 5 is an operation waveform diagram explaining the operation of the circuit diagram in FIG. 4, and FIG. 6 is a diagram showing how the level adjuster in FIG. FIG. 7 is a circuit diagram for use, and FIG. 7 is an operating waveform diagram of FIG. 6. 16.17.18.19.45.46.47.48...
...P-channel enforcement field effect transistor, 20.21.22.23.41.42.46.44...
...Nf Janel enhancement field effect transistor, 26.27.51.52...Diode, 24
．． 25. -49.50... Capacitor. Figure 4 Figure 5
Claims (2)
電圧レベルアジャスタにおいて、２糸目のＰチャネルタ
イプ電界効果トランジスタとＮチャネルタイプ電界効果
トランジスタから成るコンプリメンタリ電界効果トラン
ジスタの各々のゲート及びドレインを相互にたすき掛は
接続した記憶回路と、該記憶回路のＮチャネルトランジ
スタと並列にゲートをダイオードで接地したＮチャネル
トランジスタを各々接続し、該記憶回路のＰチャネルト
ランジスタと直列にＰチャネルトランジスタを各々接続
し、該並列及び直列トランジスタのゲートを各々コンデ
ンサで接続した構成を特徴とする電圧レベルアジャスタ
。(1) In a voltage level adjuster used to connect circuits with different voltage levels, the gates and drains of complementary field effect transistors consisting of a second P-channel field effect transistor and an N-channel field effect transistor are connected to each other. The sashes connect the connected memory circuits, N-channel transistors whose gates are grounded by a diode in parallel with the N-channel transistors of the memory circuits, and P-channel transistors connected in series with the P-channel transistors of the memory circuits. , a voltage level adjuster characterized in that the gates of the parallel and series transistors are each connected by a capacitor.
電圧レベルアジャスタにおいて、２組のＰチャネルタイ
プ電界効果トランジスタとＮチャネルタイプ電界効果ト
ランジスタから成るコンプリメンタリ電界効果トランジ
スタの各々のゲート及びドレインを相互にたすき掛は接
続した記憶回路と、該記憶回路のＮチャネルトランジス
タと並列にゲートをダイオードで接地したＰチャネルト
ランジスタを各々接続し、該記憶回路のＮチャネルトラ
ンジスタと直列にＮチャヌルトランジスタを各々接続し
、該並列及び直列トランジスタのゲートを各々コンデン
サで接続した構成を特徴とする電圧レベルアジャスタ。(2) In a voltage level adjuster used to connect circuits with different voltage levels, the gates and drains of complementary field effect transistors consisting of two sets of P-channel type field-effect transistors and N-channel type field-effect transistors are mutually connected. The cross section connects the connected memory circuit, a P-channel transistor whose gate is grounded by a diode in parallel with the N-channel transistor of the memory circuit, and connects each N-channel transistor in series with the N-channel transistor of the memory circuit. A voltage level adjuster characterized in that the gates of the parallel and series transistors are each connected by a capacitor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57126145A JPS5916416A (en) | 1982-07-20 | 1982-07-20 | Voltage level adjuster |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57126145A JPS5916416A (en) | 1982-07-20 | 1982-07-20 | Voltage level adjuster |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5916416A true JPS5916416A (en) | 1984-01-27 |
| JPH0458207B2 JPH0458207B2 (en) | 1992-09-16 |
Family
ID=14927784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57126145A Granted JPS5916416A (en) | 1982-07-20 | 1982-07-20 | Voltage level adjuster |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916416A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7336100B2 (en) | 2003-11-24 | 2008-02-26 | International Business Machines Corporation | Single supply level converter |
| JP2009147985A (en) * | 2001-08-31 | 2009-07-02 | Renesas Technology Corp | Semiconductor device |
| JP2022501901A (en) * | 2018-10-04 | 2022-01-06 | レイセオン カンパニー | Digital level shifter cell with wide supply range |
-
1982
- 1982-07-20 JP JP57126145A patent/JPS5916416A/en active Granted
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| JPH0458207B2 (en) | 1992-09-16 |
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