JPS59162689A - Word line discharge circuit of semiconductor memory - Google Patents

Abstract

PURPOSE:To realize an RAM of low power consumption at high speed by detecting delay of fall of potential to decoder output waveform by a circuit regarding a word line discharge circuit of a bipolar static memory of semiconductor emitter coupled type and enabling to let flow discharge current in a self matching state to shorten the delay. CONSTITUTION:When a fall signal (a) from a decoder enters an input terminal 7, a signal (b) lower in voltage by 2XVBE is outputted from the output terminal 8 of a level shift circuit 1, and this is inputted to the base of a PNP transistor (TR) 2. When a word plus line rises up after a decoder signal, the larger the width of delay, the stronger the forward bias between the base and emitter of the PNP TR2. Vd shows over biased state between the base and emitter of the PNP TR2. Consequently, the larger the width of delay of the word line, the larger the collector current of the PNP TR2, and parasitic capacity CS of the word plus line is charged and discharged at high speed. Thus, the word plus line 4 can fall at high speed.

Description

【発明の詳細な説明】 本発明は、消費電力が小さく動作速度の速い半導体エミ
ッタ結合形パイボーラスタティクメモリのワード線放電
回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a word line discharge circuit for a semiconductor emitter-coupled pieborous static memory that has low power consumption and high operating speed.

従来のエミッタ結合形バイポーラメモリにおし・て、そ
のワード線放電回路は、第１図Ｔａｌ　、　ｆｂｌＯ様
７ノードが接続されたダイオードによって最高電位にあ
るワード線にのみ放電電流が供給されるようになってい
る。従って、選択から非選択に移るワード線Ｗ１は非選
択から選択に移るワー、ド線ｗ２の電位とクロスする寸
では大きな放電電流が流れて高速で立ち下がってくるが
、クロスした後は遅くなってしまう。これはりｐス後の
最高電位のワード線はワード線Ｗ２になるので、放電電
流がワード線Ｗ２に供給されるようになるためである。In a conventional emitter-coupled bipolar memory, the word line discharge circuit is configured so that a discharge current is supplied only to the word line at the highest potential by diodes connected to seven nodes as shown in Figure 1 Tal and fblO. It has become. Therefore, when the word line W1 that goes from selected to unselected crosses the potential of the word line W2 that goes from unselected to selected, a large discharge current flows and falls at a high speed, but after the crossing, it falls slowly. I end up. This is because the word line with the highest potential after the ps is the word line W2, so the discharge current is supplied to the word line W2.

クロスした後のワード線Ｗ１は保持電流ＩＨのみで放電
するので、ＩＨの小さなＲＡＭでは非選択レベルに安定
する捷でに非常に長い時間を必要とし、ＲＡＭのサイク
ルタイムを遅くする要因となっていた。After crossing, the word line W1 is discharged only by the holding current IH, so in a RAM with a small IH, it takes a very long time to stabilize to the non-select level, which is a factor that slows down the RAM cycle time. Ta.

第１図（ｂ）の回路では、容量と抵抗のＣＲ時定数によ
って放電時間を設計できるので、ワード線が非選択のレ
ベルに安定するまで放電電流を流し続けることができる
。しかし、各ワード線に大きな容量を付ける必要があり
チップ面積が増えてしまうこと、回路が複雑で電力を多
く必要とし、又ＣＲ時定数をワード線の立ち下がり時間
の様子をみながら設計しなければならない等の理由で最
適設計が難しいと℃・う問題があった。In the circuit shown in FIG. 1(b), since the discharge time can be designed by the CR time constant of the capacitance and resistance, the discharge current can continue to flow until the word line is stabilized at a non-selected level. However, it is necessary to attach a large capacitance to each word line, which increases the chip area, the circuit is complex and requires a lot of power, and the CR time constant must be designed while considering the fall time of the word line. There was a problem that optimal design was difficult for various reasons such as:

この様な放電回路は、特に保持電流が小さく、かつ多（
の記憶セルが一本のワード線に繋っている大容量低消費
電力メモリの場合、保持電流だけでワード線をドライブ
しきれず重要である。Such a discharge circuit has a particularly small holding current and a large number of
In the case of a large-capacity, low-power memory in which several memory cells are connected to a single word line, this is important because the word line cannot be driven by the holding current alone.

本発明の目的はテコータ出力波形に対する電位の立ち下
がりの遅れを回路で検知し、遅れを短かくする様に自己
整合状態で放電電流を流せる事を特徴とし高速で低消費
電力のＲＡＭを実現することのできる半導体メモリのワ
ード線放電回路を提供することにある。The purpose of the present invention is to realize a high-speed RAM with low power consumption, which is characterized in that a circuit detects a delay in the fall of a potential with respect to a Tecoator output waveform, and allows a discharge current to flow in a self-aligned state so as to shorten the delay. An object of the present invention is to provide a word line discharge circuit for a semiconductor memory that can be used.

以下本発明の詳細な説明する。The present invention will be explained in detail below.

第２図は本発明の実施例であって、１は電圧レベルシフ
ト回路、２ばＰＮＰ）ランジスタ、３はワードドライバ
用ＮＰＮ）ランジスタ、４はワードプラス線、５はワー
ドマイナス線、６は保持電流■Ｈの保持電流源、７はデ
コーダ信号の入力端子、８はレベルシフト出力端子、Ｃ
ｓはソートプラス線４と半導体基板間に存在する寄生容
量で、配線谷Ｏｎ　＋メモリセルの素子間分離容量等が
含」れろ。又、９はデコーダ回路、１０はメモリセルで
ある。本発明の放電回路は電圧レベルシフト回路１と、
ＰＮＰトラ／ジスタ２によって構成されている。FIG. 2 shows an embodiment of the present invention, in which 1 is a voltage level shift circuit, 2 is a PNP) transistor, 3 is a word driver NPN) transistor, 4 is a word plus line, 5 is a word minus line, and 6 is a hold Holding current source of current ■H, 7 is decoder signal input terminal, 8 is level shift output terminal, C
s is a parasitic capacitance existing between the sort plus line 4 and the semiconductor substrate, and includes the wiring valley On + inter-element isolation capacitance of the memory cell, etc. Further, 9 is a decoder circuit, and 10 is a memory cell. The discharge circuit of the present invention includes a voltage level shift circuit 1,
It is composed of two PNP controllers/registers.

これを動作させるには、ＶＣＣ端子を零ハ・イ７ス、Ｖ
ＥＥ端子を−５，２Ｖ　、　ＶＲＡ端子を−３，８Ｖに
バイアスした状態で入力端子７にデコーダ信号を入力す
る。デコーダ信号の立ち上がり時には、ワード線寄生容
ｉＣｓはデコーダの出力抵抗Ｒとワードドライバ３を通
して充放電するので、ワード線は元来高速に追従する。To operate this, set the VCC terminal to zero high,
A decoder signal is input to the input terminal 7 with the EE terminal biased at -5, 2V and the VRA terminal biased at -3, 8V. When the decoder signal rises, the word line parasitic capacitance iCs is charged and discharged through the output resistor R of the decoder and the word driver 3, so the word line originally follows at high speed.

一方、デコーダ信号の立ち下がり時にはワードドライバ
３０ベース・エミッタ間電圧がカットオフ状態に追い込
まれるので、ワード線寄生容量Ｃｓは、保持電流ＩＨと
本発明放電回路を通して充放電することになる。大官Ｍ
ＲＡＭになるほどＣｓが太きくＩＨが小さくなるので、
はぼ放電回路を通して充放電すると考えて良い。On the other hand, when the decoder signal falls, the base-emitter voltage of the word driver 30 is forced into a cutoff state, so the word line parasitic capacitance Cs is charged and discharged through the holding current IH and the discharge circuit of the present invention. Daikan M
The more RAM it becomes, the thicker the Cs and the smaller the IH, so
You can think of it as charging and discharging through the Habo discharge circuit.

本発明の放電回路の動作を説明するための主要な回路端
子の電圧波形を第３図に示す。デコーダからの立ち下が
り信号〔第３図（ａ）〕が入力端子７に入ってくると、
レベルシフト回路１の出力端−ｒ−８からは２　Ｘ　Ｖ
ＢＥだけ電圧の下がった信号〔第３図（ｂ）〕が出力さ
れ、これがＰＮＰ　）ランンスタ２のベースに入力され
る。そこで、ワードプラス線４がデコーダ信号より遅れ
て立ち下がると〔第３図（Ｃ）〕、遅れ幅が大きいほど
ＰＮＰ）ランジスタ２のベース・エミッタ間は強く順方
向バイアスされる。FIG. 3 shows voltage waveforms at main circuit terminals for explaining the operation of the discharge circuit of the present invention. When the falling signal from the decoder [Fig. 3 (a)] enters the input terminal 7,
From the output terminal -r-8 of level shift circuit 1, 2 X V
A signal whose voltage is lowered by BE (FIG. 3(b)) is output, and this is input to the base of the PNP run star 2. Therefore, when the word plus line 4 falls later than the decoder signal (FIG. 3(C)), the larger the delay width (PNP), the stronger the forward bias between the base and emitter of the transistor 2 becomes.

ＶｄはＰＮＰ　ｌ−ランジメタ２０ベース・エミッタ間
が過バイアスされて℃・る状態を示す。その結果、この
ＰＮＰ　トランジスタ２のコレクタ電流はワード線の遅
れ幅が大きいほど多く流れてワードプラス線４の寄生容
量Ｃｓを高速に充放電するので〔第３図（ｄ）〕、ワー
ドプラス線４は高速に立ち下がることができる。ワード
プラス線４の電圧が立ち丁がりを終了しヱ非選択の安定
状態になると、ＰＮＰ　）う、ンジスタ２０ベース・エ
ミッタ間は自動的にカットオフされ、放電電流は流れな
くなる。Vd indicates a state in which the base-emitter of the PNP l-range metal 20 is overbiased. As a result, the larger the delay width of the word line, the more the collector current of the PNP transistor 2 flows, charging and discharging the parasitic capacitance Cs of the word plus line 4 at a high speed [Fig. 3(d)]. can fall quickly. When the voltage on the word plus line 4 finishes rising and reaches a non-selected stable state, the base-emitter of the PNP resistor 20 is automatically cut off and no discharge current flows.

第４図は本発明の別の実施例である。第３図の回路と基
本的には同じ構成だが、ＰＮＰ　）ランジスタ２に流れ
る電流なＮＰＮ　ｌ−ランジスタ１１０ベースに流し増
幅するので、さらに大きな充放電電流をワードプラス線
４かも引きぬくことができる。なお、このＮＰＮ　トラ
ンジスタ１１のコレクタをワードマイナス線５に接続し
てワードマイナス線５につながっている寄生容量を充電
することもできる。FIG. 4 shows another embodiment of the invention. The circuit has basically the same configuration as the circuit shown in Figure 3, but since the current flowing through the PNP transistor 2 is passed through the base of the NPN l transistor 110 and amplified, an even larger charge/discharge current can be drawn out from the word plus line 4 as well. . Note that the parasitic capacitance connected to the word minus line 5 can be charged by connecting the collector of the NPN transistor 11 to the word minus line 5.

なお、本発明ではレベルシフト回路１の出力電圧として
、ワード線が選択から非選択に移行する立ち下がり時の
みＰＮＰ　）ランジスク２がオンする様に調整すること
が必要であるが、これは、このレベルシフト回路ＩＫ用
いられているダイオードとして、ワードドライバ３やＰ
ＮＰトランジスタ２と同じかあるいはそれより大きめの
トランジスタのコレクタ・ベースをショートして７ノー
ドとし、エミッタをカソードとしたダイオードを用い、
保持電流ＩＨに比べて充分小さな電流を流す等の方法で
容易に実現することができる。In addition, in the present invention, it is necessary to adjust the output voltage of the level shift circuit 1 so that the PNP transistor 2 is turned on only at the falling edge when the word line transitions from selection to non-selection. Word driver 3 and P
Short-circuit the collector and base of a transistor that is the same as or larger than NP transistor 2 to form a 7 node, and use a diode with the emitter as the cathode.
This can be easily achieved by a method such as passing a sufficiently smaller current than the holding current IH.

本発明の放電回路は、基本的には電圧レベルシフト回路
１とＰＮＰトランジスタ２によって構成され、さらにＮ
ＰＮトランジスタ１１を加えて大きな放電電流を流すこ
とができる。The discharge circuit of the present invention basically consists of a voltage level shift circuit 1 and a PNP transistor 2, and further includes a voltage level shift circuit 1 and a PNP transistor 2.
By adding the PN transistor 11, a large discharge current can flow.

以上説明したように、本発明の放電回路はワード線の立
ち下がり電圧を検出しながら基阜電圧と比較して立ち下
がりが遅れていることを自動的に検知し、ワード線が完
全に非選択のレベルで安定するまで自己整合的に放電電
流を流すことができる。又、回路構成も簡単で大きな容
量も不要であり、様々な回路パラメータの整合をとる必
要もないので設計が容易である。従って、従来回路と比
べて高速で低消費電力のＲ’ＡＭを容易に実現すること
ができる。As explained above, the discharge circuit of the present invention detects the falling voltage of the word line and automatically detects that the falling voltage is delayed compared to the reference voltage, and the word line is completely unselected. The discharge current can be allowed to flow in a self-aligned manner until it stabilizes at the level of . Further, the circuit configuration is simple, no large capacitance is required, and there is no need to match various circuit parameters, so the design is easy. Therefore, R'AM that is faster and consumes less power than conventional circuits can be easily realized.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図（ａｌ　（ｂ）は従来のワード線放電回路の例を
示す回路図、第２図は本発明によるワード線放電回路の
一実施例を示す回路図、第３図（ａ）　（ｂｉ　（ｃｉ
　（ｄ）は本路図である。 １・・電圧レベルソフト回路、　　２・・ＰＮＰトラ７
ジスタ、　　３　ワードドライバ用ＮＰＮ　ｌ−ラ／ジ
スタ、　　４・・・ワードプラス線、　　５・・・ワー
ドマイナス線、　６・・・保持電流源、　７・・・デコ
ーダ信号の入力端子、　　８ルベルシフト出カ端子、Ｃ
ｓ・・ワードプラス線と半導体基板間に存在する寄生容
量、　　９・・・デコーダ回路、　１ｏ・・・メモリセ
ル、　１１・・・ＮＰＮ　トランジスタ。 特許出願人　　日本電信電話公社 代　　理　　人　　　白　　水　　常　　雄外１名 ４８１FIG. 1(b) is a circuit diagram showing an example of a conventional word line discharge circuit, FIG. 2 is a circuit diagram showing an embodiment of a word line discharge circuit according to the present invention, and FIG. 3(a) (bi (ci
(d) is the main route map. 1... Voltage level soft circuit, 2... PNP tiger 7
register, 3 NPN l-ra/register for word driver, 4...word plus line, 5...word minus line, 6...holding current source, 7...decoder signal input terminal, 8 level shift Output terminal, C
s... Parasitic capacitance existing between the word plus line and the semiconductor substrate, 9... Decoder circuit, 1o... Memory cell, 11... NPN transistor. Patent applicant: Nippon Telegraph and Telephone Public Corporation Representative: Tsune Hakumizu and one other person 481

Claims (1)

【特許請求の範囲】 ｆｉｌ　テコーダ回路の出力電圧をレベルシフトするレ
ベルラフ１−回路と、ＰＮＰ）ランジスタから成り、前
記ＰＮＰ　）ランンスタのエミッタはワードプラス線に
接続され、そのベースは前記レベルソフト回路の出力端
子に接続され、そのコレクタは前記各回路の最低電源端
子に接続され、さらに前記ワード線が選択から非選択に
移行する、立ち下がり時にのみ前記ＰＮＰ　トランジス
タがオンになる様に前記レベルシフト回路の電圧シフト
量が定められたことを特徴とす・る半導体メモリのワー
ド線放電回路。 （２）テコーダ回路の出力電圧をレベルシフトするレベ
ルシフト回路と、ＰＮＰトランジスタ及びＮりのエミッ
タはワードプラス線にそのベースは前記レベルソフト回
路の出力端子にそのコレクタは前記各回路の最低電源端
子にそれぞれ接続され、前記ＮＰＮ　）ランジスタのコ
レクタは前記ワードグラス線にそのベースは前記ＰＮＰ
　ｌ−ランンスタのコレクタにそのエミッタは前記最低
電源端子にそれぞれ接続され、さらに前記ワード線が選
択から非選択に移行する立ち下がり時にのみ前記ＰＮＰ
　ｌ−ランジスタ及び前記ＮＰＮトランジスタがオンに
なる様に前記レベルシフト回路の電圧シフト量が定めら
れたことを特徴とする半導体メモリのワード線放電回路
。[Claims] Consisting of a level rough 1-circuit for level-shifting the output voltage of the fil tecoder circuit, and a PNP) transistor, the emitter of the PNP) transistor is connected to the word plus line, and its base is connected to the level soft circuit. The level shift circuit is connected to an output terminal, and its collector is connected to the lowest power supply terminal of each of the circuits, and the level shift circuit is configured such that the PNP transistor is turned on only at the falling edge when the word line transitions from selected to non-selected. A word line discharge circuit for a semiconductor memory, characterized in that a voltage shift amount is determined. (2) A level shift circuit that level-shifts the output voltage of the Tecoder circuit, and the emitters of the PNP transistor and N are connected to the word plus line, its base is the output terminal of the level soft circuit, and its collector is the lowest power supply terminal of each of the circuits. the collectors of the NPN transistors are connected to the word glass wires, and the bases of the transistors are connected to the PNP transistors, respectively;
The collector and emitter of the L-run star are respectively connected to the lowest power supply terminal, and the PNP is connected only at the falling edge when the word line transitions from selection to non-selection.
A word line discharge circuit for a semiconductor memory, characterized in that a voltage shift amount of the level shift circuit is determined so that the L-transistor and the NPN transistor are turned on.