JPS59161950A - Buffer memory system - Google Patents

Abstract

PURPOSE:To attain a high speed and the IC formation by attaining the synchronization of a loop transmission system with use of an RAM. CONSTITUTION:A counter 14 starts counting when the reception transmission information RXD is supplied and accordingly a clock RXC is supplied. The count value of the counter 14 is delivered to a selector 16 in the form of a writing address WA. At the same time, a transmission clock TXC generated from an oscillating circuit is counted by a counter 15, and a reading address RA is delivered. A writing designation signal WC' is produced with a reception clock RXC and a clock 2TXC which is double as much as the transmission clock TXC. An RAM10 is set in a writing mode, and the selector 16 selects the side of the WA. Then the RAM10 performs writing. While a reading designation signal RC' is produced with the clocks TXC and 2TXC. Then the transmission information TXD is read out of the RAM10 with the address RA.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、複数の伝送局をループ状に接続して各伝送局
間でデータの伝送を行なうループ形情報伝送システムに
使用されるバッフアメ号す方式の改良に関する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a buffer signal used in a loop type information transmission system in which a plurality of transmission stations are connected in a loop and data is transmitted between each transmission station. Regarding improvement of the method.

〔発明の技術的背景〕[Technical background of the invention]

近年、ファクシミリ通信等の情報伝送を行なうシステム
として、ループ形情報伝送システムが提唱されている。In recent years, a loop type information transmission system has been proposed as a system for transmitting information such as facsimile communication.

このシステムは、例えば第１図に示す如く、ファクシミ
リ装置等の複数の端末１　ａ　、　〜、　Ｉ　ｎ　、　
２　ａ　、　〜、　２　ｎ　、−１５ａ、〜、５ｎを接
続した複数の伝送局１，２゜・・・、５をループ状に接
続し、かつこのループ内に主局６を設ける。そして、こ
の主局６でフレーム長が固定された複数の伝送情報を作
成し、これらの伝送情報をその先頭と後尾とを連結して
ループ上を周回させることに゛よシ、各伝送局間で情報
の伝送を行なうように構成されている。For example, as shown in FIG. 1, this system includes a plurality of terminals 1 a , .
A plurality of transmission stations 1, 2°, . The main station 6 creates a plurality of pieces of transmission information with fixed frame lengths, connects the beginning and end of these pieces of transmission information, and circulates the information on a loop. It is configured to transmit information.

なお、上記伝送情報のフレーム構成は、例えば第２図に
示す如く、先頭よシ順に同期用フラッグＳＹＮ　、ルー
プ内を制御するパケット部ＰＫＴ　。The frame structure of the above-mentioned transmission information is, for example, as shown in FIG. 2, starting from the beginning, there is a synchronization flag SYN, and a packet section PKT for controlling the inside of the loop.

データ伝送用タイムスロットＴＳＩ、〜、　ＴＳ４００
を配し、かつこれらの情報部の後部に１７バイトの非情
報部を配した、合計５０１バイトからなっている。Time slot for data transmission TSI, ~, TS400
and a 17-byte non-information section after these information sections, making up a total of 501 bytes.

ところで、このような伝送システムは、一般に各伝送局
１，２．・・・、５での伝送情報の受は渡し時や伝送路
上で伝送遅延を生じるため、周回した時点で送受伝送情
報間に位湘差が発生する。この位相差は、伝送情報のビ
ット損失等を招いて伝送性能を低下させる原因となり、
何らかの手段を講じる必要がある。Incidentally, in such a transmission system, generally each transmission station 1, 2 . . . , 5 causes a transmission delay at the time of handing over or on the transmission path, so that a position difference occurs between the transmitted and received transmission information at the time of going around. This phase difference causes bit loss of transmitted information and reduces transmission performance.
It is necessary to take some measures.

そこで従来では、例えば主局６にシフトレジスタもしく
は先入れ先出しく　ＦＩＦＯ）方式を適用したメモリを
設け、とれらのシフトレジスタやＦＩＦＯメモリに受信
伝送情報を一旦記憶することによシ送受信伝送情報の入
出力タイミングの位相差やジッタを吸収するようにして
いる。Conventionally, for example, the main station 6 is provided with a shift register or a memory that uses a first-in, first-out (FIFO) method, and the received and transmitted information is temporarily stored in the shift register or FIFO memory, thereby inputting and outputting the transmitted and received transmission information. It is designed to absorb timing phase differences and jitter.

〔背景技術の問題点〕[Problems with background technology]

しかしながら、シフトレジスタを用いた場合、多数のシ
フトレジスタやカウンタ等を必要とするため、回路が大
形化するとともに消費電力が増大し、また集積化に不利
となる欠点があった。However, when a shift register is used, a large number of shift registers, counters, etc. are required, which increases the size of the circuit, increases power consumption, and has disadvantages in terms of integration.

一方ＦＩＦＯメモリを用いた場合には、ＦＩＦＯ制御回
路が大きくなシ、かつ信号伝送に時間を要するため、大
容量化および高速化が困難である等の欠点があった。On the other hand, when a FIFO memory is used, the FIFO control circuit is large and signal transmission takes time, making it difficult to increase capacity and speed.

〔発明の目的〕[Purpose of the invention]

本発明は、大容量化および高速動作が可能で、かつ消費
電力の低減および回路構成の小形化をはかり、集積化に
好適なバッファメモリ方式を提供することを目的とする
。SUMMARY OF THE INVENTION An object of the present invention is to provide a buffer memory system that is capable of large capacity and high-speed operation, reduces power consumption, and downsizes the circuit configuration, and is suitable for integration.

〔発明の概要〕[Summary of the invention]

本発明は、上記目的を達成するために、伝送情報の記憶
用メモリとしてランダム・アクセスメモリからなる汎用
のメモリを設け、伝送情報出力用クロックの複数分周出
力を作成してこの出力の一方の信号レベル期間を書き込
み指定期間とするとともに他方の信号レベル期間を読み
出し指定期間と定めることによシ出力する伝送情報の１
ビット期間にそれぞれ複数の書き込み指定期間と読み出
し指定期間とを設定し、入力伝送情報の曽き込みを行な
う場合には、上記複数の書き込み期間のうち入力伝送情
報の１ビツト中に包含される期間を選択してこの期間に
書き込みを行ない、かつ読み出しを行なう場合には、伝
送情報の各ビット毎にそのビット期間の特定の位置にあ
る期間をそれぞれ選択してこれらの期間に伝送情報の読
み出しを行ない、これにより一定のビット周期で伝送情
報の出力を行なうようにしたものである。In order to achieve the above object, the present invention provides a general-purpose memory consisting of a random access memory as a memory for storing transmission information, creates multiple frequency-divided outputs of a clock for outputting transmission information, and divides one of the outputs into multiple frequency-divided outputs. 1 of the transmission information that is output by setting the signal level period as the designated writing period and the other signal level period as the designated reading period.
When input transmission information is written by setting a plurality of write designated periods and read designated periods for each bit period, the period included in one bit of input transmission information among the plurality of write periods is If you select , write and read during this period, select the period at a specific position of the bit period for each bit of the transmission information, and read the transmission information during these periods. This allows transmission information to be output at a constant bit period.

〔発明の実施例〕[Embodiments of the invention]

第３図は、本発明の一実施例におけるノ々ツファメモリ
方式を適用したバッファメモリ回路の回路構成図である
。FIG. 3 is a circuit configuration diagram of a buffer memory circuit to which the Nonotsufa memory method is applied in one embodiment of the present invention.

このバッファメモリ回路は、伝送情報を記憶するランダ
ム・アクセス・メモリ（ＲＡＭ　）　１０と、このＲＡ
Ｍ　１０に対し書き込みアドレスおよび読み出しアドレ
スをそれぞれ指定す・るアドレス指定部１ノと、上記Ｒ
ＡＭ　１０への受信伝送情報の供給およびＲＡＭ　１θ
からの送信伝送情報の出力を行なうゲート回路１２と、
上記ＲＡＭ　Ｊθの書き込みおよび読み出し各モードを
指定するメキリ制御回路１３とから構成されている。This buffer memory circuit includes a random access memory (RAM) 10 that stores transmission information, and this RA
an address specifying section 1 for specifying a write address and a read address for M10, respectively;
Supply of received transmission information to AM 10 and RAM 1θ
a gate circuit 12 for outputting transmission information from the
It is comprised of a memory control circuit 13 which specifies each writing and reading mode of the RAM Jθ.

アドレス指定部１１は、受信伝送情報の受信クロックＲ
ＸＣを計数してその計数値を書き込みアドレスＷＡとし
て出力する第１のカウンタ１４と、図示しない発振回路
から発生される送信クロックＴＸＣを計数してその計数
値を読み出しアドレスＲＡとして出力する第２のカウン
タ１５とを有し、これら第１および第２の各カウンタ１
４，１５から出力される書き込みおよび読み出し各アド
レスＷＡ　、ＲＡを、セレクタ１６で択一的に選択して
前記ＲＡＭ　１０に供給するものである。The address designation unit 11 has a reception clock R of reception transmission information.
A first counter 14 that counts XC and outputs the counted value as a write address WA, and a second counter that counts the transmitted clock TXC generated from an oscillation circuit (not shown) and outputs the counted value as a read address RA. counter 15, each of these first and second counters 1
The write and read addresses WA and RA outputted from the RAM 4 and 15 are selectively selected by a selector 16 and supplied to the RAM 10.

一方、メモリ制御回路１３は、大別して書き込み指定信
号発生回路部１２と、読み出し指定信号発生回路部１８
とから構成される。書き込み指定信号発生回路部１７は
、フリップフロップ３１、アンド回路３２およびフリッ
プフロップ３３によシ受信クロックＲＸＣの立上がシを
検出し、このフリッグフロッｆ３．９から書き込みダー
ト信号ＷＲＹを発生する。そして、このダート信号ＷＲ
Ｙ　（”′Ｈ＃レベル）と、図示しない発振回路から発
生される分周信号（前記送信クロックＴＸＣの２分周出
力２　ＴＸＣ）　２　ＴＸＣの゛Ｈ″レベルとがそれぞ
れナンドダート３４に供給されたとき、このナントゲー
ト３４から書き込み指定信号ＷＣを発する。なお、この
書き込み指定信、　　　号ＷＣの後縁は微分回路３５で
検出され、その微分出力ＷＥＮＤによシ前記各７リツプ
フロツプ３１．３３はリセットされる。On the other hand, the memory control circuit 13 is roughly divided into a write designation signal generation circuit section 12 and a read designation signal generation circuit section 18.
It consists of The write designation signal generation circuit section 17 detects the rising edge of the reception clock RXC using the flip-flop 31, the AND circuit 32, and the flip-flop 33, and generates the write dart signal WRY from the flip-flop f3.9. And this dirt signal WR
Y (“H# level)” and the “H” level of the frequency-divided signal (divided-by-2 output of the transmission clock TXC 2 TXC) generated from an oscillation circuit (not shown) 2 TXC were respectively supplied to the Nand Dart 34. At this time, the Nant gate 34 issues a write designation signal WC. The trailing edge of this write designation signal WC is detected by the differentiating circuit 35, and the seven lip-flops 31 and 33 are reset by the differentiating output WEND.

読み出し指定信号弗化回路１８は、送信クロックＴＸＣ
をインバータ３６で反転した信号の立上がシ、つまり送
信クロックＴＸＣの立下がシを７リツプフロツプ３７で
検出し、その検出出力（”Ｈ”レベル）と、２分周信号
２　ＴＸＣをインバータ３８で反転した信号の″Ｈ＃レ
ベルとがナンドダート３９に供給されたとき、このナン
トゲート３９から読み出し指定信号１七を発生する。The read designation signal fluoridation circuit 18 uses the transmission clock TXC
The rising edge of the signal inverted by the inverter 36, that is, the falling edge of the transmission clock TXC, is detected by the 7-lip flop 37, and the detected output (“H” level) and the frequency-divided signal 2 TXC are sent to the inverter 38. When the "H# level" of the inverted signal is supplied to the NAND dart 39, the NAND gate 39 generates a read designation signal 17.

そして、この読み出し指定信号Ｉをアンドゲート４０を
介して前記ＲＡＭ　１０に供給する。なお上記読み出し
指定信号ｉの後縁は、微分回路４１で検出され、その微
分出力１ｐｓｏにょシ前記フリッグフロップ３７はリセ
ットされる。This read designation signal I is then supplied to the RAM 10 via the AND gate 40. Note that the trailing edge of the read designation signal i is detected by the differentiating circuit 41, and when the differential output is 1 pso, the flip-flop 37 is reset.

次に、以上のように構成された回路に基づいて本実施例
のバッファメモリ方式を説明する。Next, the buffer memory system of this embodiment will be explained based on the circuit configured as described above.

受信伝送情報ＲＸＤが到来し、それに伴ない受信クロ、
りＲＸＣが入力されると、このクロックＲＸＣは第１の
カウンタ１４で計数されて、その計数値が書き込みアド
レスＷＡとしてセレクタ１６に出力される。また、同時
に、発振回路（図示せず）から発生された送信クロック
ＴＸＣが第２のカウンタ１５で計数され、このカウンタ
１５から読み出しアドレスＲＡが出力される。Reception transmission information RXD arrives, and accordingly, reception
When the clock RXC is input, this clock RXC is counted by the first counter 14, and the counted value is outputted to the selector 16 as the write address WA. At the same time, a transmission clock TXC generated from an oscillation circuit (not shown) is counted by a second counter 15, and a read address RA is output from this counter 15.

また、前記受信クロックＲＸＣが入力されると、この受
信クロックＲＸＣの立上がシ、つまシ受信伝送情報ＲＸ
Ｄの各ビットの開始時点が、フリップフロツノ３１、ア
ンドダート３２およびフリッゾフロッｆｓｓによシ検出
され、これによシフリップフロップ３３から第４図に示
す如くダート信号藺αが発生される。Further, when the reception clock RXC is input, the rising edge of the reception clock RXC is interrupted and the reception transmission information RX
The start time of each bit of D is detected by the flip-flop 31, the AND dart 32, and the flip-flop fss, thereby generating the dart signal α from the shift flip-flop 33 as shown in FIG.

この結果、ナンドダート３４が開成してこのダート開成
期間中に分局信号２　ＴＸＣの最初の′Ｈ”レベルが到
来すると、とのｌ（”レベル期間に第４図に示す如く書
き込み指定信号Ｉが発生される。この書き込み指定信号
ＷＣが発生すると、ＲＡＭ　１０は書き込みモードとな
り、また同時にセレクタ１６が第１のカウンタ１４側に
切シ換わってＲＡＭ　１０には書き込みアドレスＷＡが
供給、される。この結果、受信伝送情報ＲＸＤは、上記
書き込み期間内に、上記書き込みアドレスで指定された
領域に１ビット書き込まれる。以下同様に、受信伝送情
報ＲＸＤの各ビットの立上がシ時点が検出される毎に、
その検出時点に応じて分局信号２　ＴＸＣの２つの′Ｈ
”レベル期間のうち一方が選択され、この選択した期間
にＲＡＭ　１０が書き込みモードとなって上記受信伝送
情報ＲＸＤの各ビットが書き込まれる。As a result, when the NAND dart 34 is opened and the first 'H' level of the branch signal 2 TXC arrives during this dart opening period, the write designation signal I is generated as shown in FIG. When this write designation signal WC is generated, the RAM 10 enters the write mode, and at the same time, the selector 16 is switched to the first counter 14 side, and the write address WA is supplied to the RAM 10. As a result, the write address WA is supplied to the RAM 10. , 1 bit of the reception transmission information RXD is written in the area designated by the write address within the write period.Similarly, each time the rising edge of each bit of the reception transmission information RXD is detected. ,
Depending on the time of detection, the two 'H's of branch signal 2 TXC
``One of the level periods is selected, and during this selected period, the RAM 10 enters the write mode and each bit of the received transmission information RXD is written.

一方、送信クロックＴＸＣが′°Ｌ＃レベルでかつ２分
周信号２　ＴＸＣが゛Ｌ＃レベルの期間には、ナンドダ
ート３９から第４図に示す如く読み出し指定信号ＲＣが
発生され、この期間にＲＡＭ　１０は読み出しモードと
なり、またセレクタ１６が第２のカウンタ１５側に切換
わってＲＡＭ　１０には読み出しアドレスＲＡが供給さ
れる。この結果、ＲＡＭ　Ｉ　Ｏからは、上記読み出し
指定例なされる毎に、上記読み出しアドレスに従って送
信伝送情報ＴＸＤが１ビツトずつ読み出され、第４図に
示す如く一定の周期で図示しない送信回路よシ伝送路へ
送出される。On the other hand, during the period when the transmission clock TXC is at the L# level and the frequency-divided signal 2TXC is at the L# level, the read designation signal RC is generated from the NAND dart 39 as shown in FIG. 10 enters the read mode, the selector 16 is switched to the second counter 15 side, and the read address RA is supplied to the RAM 10. As a result, the transmission transmission information TXD is read out one bit at a time from the RAM I O in accordance with the readout address each time the above-mentioned readout designation example is made, and as shown in FIG. Sent to the transmission path.

しかして、受信伝送情報ＲＸＤと送信伝送情報ＴＸＤと
の間の位相差やジッタが吸収される。Thus, the phase difference and jitter between the received transmission information RXD and the transmitted transmission information TXD are absorbed.

このように、本実施例であれば、送受間の位相差やジッ
タを確実に吸収できる。また本実施例では、バッファメ
モリとして汎用のＲＡＭ　２０を用い、このＲＡＭ　１
０の書き込み期間と読み出し期間とを送信クロックＴＸ
Ｃの２分周信号２ＴＸＣに従ってそれぞれ設定してバッ
ファ動作させるようにしているので、従来のようにシフ
トレジスタやＦＩＦＯメモリを用いた場合に比べて、構
成簡単にして高速度に動作可能である。まだ、低消費電
力化をはかシ得るとともに、容易に集積化することがで
きる。In this way, this embodiment can reliably absorb the phase difference and jitter between transmission and reception. Further, in this embodiment, a general-purpose RAM 20 is used as a buffer memory, and this RAM 1
The write period and read period of 0 are transmitted by the clock TX.
Since the buffer operation is performed by setting each according to the frequency-divided signal 2TXC of C, the configuration can be simplified and the operation can be performed at high speed compared to the conventional case where a shift register or FIFO memory is used. However, it still achieves low power consumption and can be easily integrated.

なおへ本発明は上記実施例に限定されるものではない。Furthermore, the present invention is not limited to the above embodiments.

例えば、送信クロックＴＸＣの分局数は、２分周ばか漫
でなく３分周以上に設定してもよい。その他、メモリ制
御手段の構成やアドレス指定部の構成等について亀、本
発明の要旨を逸脱しない範囲で種々変形して実施できる
。For example, the number of divisions of the transmission clock TXC may be set to 3 or more instead of 2. In addition, the configuration of the memory control means, the configuration of the addressing section, etc. may be modified in various ways without departing from the gist of the present invention.

また本発明の応用例として、第１および第２の各カウン
タ１４．１５から出力される書き込みアドレスＷＡおよ
び読み出しアドレスＲＡを比較器で比較し、その比較結
果に従って発振回路から発生される送信クロック周波数
を制御することによシ、伝送情報のフレーム長を伸縮可
能な、いわゆる天ラスティックバッファメモリを構成し
てもよい。Further, as an application example of the present invention, the write address WA and read address RA output from the first and second counters 14.15 are compared by a comparator, and the transmission clock frequency is generated from the oscillation circuit according to the comparison result. A so-called astronomical buffer memory may be constructed in which the frame length of transmission information can be expanded or contracted by controlling the .

〔発明の効果〕〔Effect of the invention〕

以上詳述したように、本発明は、バッファメモリとして
汎用のＲＡＭを用い、入出力する伝送情報の１ビツトの
時間内にそれぞれ複数回の２νＩき込みおよび銃み出し
可能期間を設足し、これらの各期間のうち任意に選択す
ることによシパッファ動作させるようにしだものである
。As described in detail above, the present invention uses a general-purpose RAM as a buffer memory, and establishes a plurality of periods in which 2νI can be read and extracted within the time period of one bit of transmission information to be input and output. The buffer is operated by arbitrarily selecting one of the periods.

したがって、本発明によれば、大容量化および高速動作
が可能で、かつ消費電力の低減および回路構成の小形化
をはかシ得、集積化を容易になし得るバッファメモリ方
式を提供することができる。Therefore, according to the present invention, it is possible to provide a buffer memory method that is capable of increasing capacity and high-speed operation, reducing power consumption, reducing the size of the circuit configuration, and facilitating integration. can.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図および第２図はループ形情報伝送システムの一例
を示すもので、第１図はその構成図、第２図は伝送情報
のフレーム構成図、第３図および第４図は本発明の一実
施例におけるバッファメモリ方式を説明するだめのもの
で、第３図は・々ッ７アメモリ回路の回路構成図、第４
図は同回路の動作タイミング図である。 １０・・・ＲＡＭ　、　、１１・・ニアドレス指定部、
１２・・・ダート回路、１３・・・メモリ制御回路、１
４・・・第１のカウンタ、１５・・・第２のカウンタ、
１６・・・セレクタ。 出願人代理人　　弁理士　鈴　江　武　彦２９８1 and 2 show an example of a loop type information transmission system, in which FIG. 1 is a configuration diagram thereof, FIG. 2 is a frame configuration diagram of transmitted information, and FIGS. This is only for explaining the buffer memory system in one embodiment, and FIG. 3 is a circuit diagram of a memory circuit.
The figure is an operation timing diagram of the same circuit. 10...RAM, , 11...Near address specification section,
12... Dirt circuit, 13... Memory control circuit, 1
4...first counter, 15...second counter,
16...Selector. Applicant's agent Patent attorney Takehiko Suzue 298

Claims (1)

【特許請求の範囲】 仏 入力伝送情報を記憶するランダム・アクセスメモリと、
前記入力伝送情報の入力クロックを計数してその計数値
を書き込みアドレスとして出力する第１のカウント手段
と、伝送情報出力用のクロックを計数してその計数値を
読み出しアドレスとして出力する第２のカウント手段と
、着　　　　前記伝送情報出力用のクロックを複数倍に
分周する手段と、この手段によシ得られた分周出力の一
方の信号レベル期間をそれぞれ書き込み指定期間とする
とともに他方の信号レベル期間をそれぞれ読み出し指定
期間と定め、前記入力伝送情報の各ビット毎に上記複数
の書き込み指定期間から上記入力伝送情報の１ピット期
間に含まれるものをＪｄ択してこの選択した書き込み指
定期間に前記う／ダム・アクセス・メモリに前記第１の
カウント手段で設定された書き込みアドレスを供給して
入力伝送情報の書き、込みを行なわせ、かつ前記伝送情
報出力用のクロックの各周期毎に前記複数の繊み出し指
定期間のうち特定の期間をそれぞれ選択してこの読み出
し指定期間に前記ランダム・アクセス・メモリに前記第
２のカウント手段の読み出しアドレスを供給して伝送情
報の読み出しを行なわせるメモリ制御手段とを具備した
ことを特徴とする・々ラフアメモリ方式。[Claims] Random access memory for storing French input transmission information;
a first counting means that counts input clocks for the input transmission information and outputs the counted value as a write address; and a second counter that counts clocks for outputting the transmitted information and outputs the counted value as a read address. means for dividing the frequency of the clock for outputting the transmission information by a plurality of times; a signal level period of one of the frequency-divided outputs obtained by the means is set as a designated writing period; Each period is defined as a designated read period, and for each bit of the input transmission information, Jd is selected that is included in one pit period of the input transmission information from the plurality of write designated periods, and the data is read in the selected write designated period. The write address set by the first counting means is supplied to the dumb access memory to write the input transmission information, and the plurality of clocks memory control that selects a specific period out of the specified start period and supplies the read address of the second counting means to the random access memory during the specified read period to read the transmission information; - A rough memory method characterized by comprising means.