JPS59161922A - Gray code counter - Google Patents

Abstract

PURPOSE:To obtain a gray code counter by combining a flip-flop which is inverted during the rise of an input signal and a flip-flop which is inverted during the fall of the input signal. CONSTITUTION:A composite flip-flop circuit 10 consisting of a flip-flop 1 whose output is inverted with the rise of a signal 4 and a flip-flop 2 whose output is inverted with the fall of the signal 4 produces a 1-bit plus carry bit of a gray code counter. The circuit 10 and a composite flip-flop circuit 11 of the same constitution as the circuit 10 form a 3-bit gray code counter. The output 5 is set at 1 with the rise of the signal 4, and the output 6 is also set at 1 since the output 8 has a rise with the fall of the signal 4. The output 5 is set at 0 with the rise of the next signal, and the output 7 is set at 1 since the output 8 has a fall with the fall of the signal. The output 5 is set at 1 again with the rise of the next signal. Therefore the counter delivers the changing frequency of the input signal in the form of the gray code.

Description

【発明の詳細な説明】 （発明の属する技術分野） 本発明は、グレイコードを次々に得る。グレイコードカ
ウンタに関する。DETAILED DESCRIPTION OF THE INVENTION (Technical field to which the invention pertains) The present invention obtains Gray codes one after another. Regarding gray code counters.

（従来例） 信号処理でしばしば用いられる処理のひとつに高速ウオ
ルシュ変換がある。高速フーリエ変換は。(Conventional example) One of the processes often used in signal processing is fast Walsh transform. Fast Fourier transform.

信号処理で最も広く用いられる直交変換方法であるが、
フーリエ変換の場合には加減演算のほかに乗算が必要で
ある。これに対し、高速ウオルシュ変換は、加減算だけ
で処理できるため、そのノ・−ドウエア化が容易でアリ
、近年注目されて来ている。It is the orthogonal transformation method most widely used in signal processing.
In the case of Fourier transform, multiplication is required in addition to addition and subtraction operations. On the other hand, the high-speed Walsh transform can be processed only by addition and subtraction, so it is easy to implement into a computer, and has been attracting attention in recent years.

Ｎ次元の入力ベクトルＸに対する尚速つォルシェ変換は ｙ　＝　−Ｗ（ｎ）　Ｘ　　　　　　　・・・・・・（
１）で表わされる。ここでウオルシュ変換行列Ｗ（ｎ）
は。The fast Walshe transformation for an N-dimensional input vector X is y = −W(n)
1). Here, the Walsh transformation matrix W(n)
teeth.

次のように定義される。It is defined as follows.

例えば、Ｎ−８の場合（ｎ＝３）、次のように表わされ
る。For example, in the case of N-8 (n=3), it is expressed as follows.

このウオルシュ変換行列の各行をウオルシュ関数という
。＋１と−１の変化の度数（ジ−ケンシイ）ｋを用いて
このウオルシュ関数’？Ｗ（ｋ）と表わすと。Each row of this Walsh transformation matrix is called a Walsh function. This Walsh function'? It is expressed as W(k).

Ｗ（０）、　Ｗ（７）、　Ｗ（３）、　Ｗ（４）、　Ｗ
（１）、　Ｗ（６）、　Ｗ（２）。W(0), W(7), W(3), W(4), W
(1), W(6), W(2).

Ｗ（５）の順になっている。すなわち、　（１）　、　
（２）式で表わされる高速ウオルシュ変換において得ら
れる出力ベクトルｙは、ジ−ケンシイの順になっていな
い。これをジ−ケンシイの順序に並べかえる必要がある
。並々かえは゛、逆２進ダレイコードで行なえばよいこ
とが知られている。Ｎ＝８の例の場１合。The order is W(5). That is, (1),
The output vector y obtained in the fast Walsh transform expressed by equation (2) is not in sequence order. It is necessary to rearrange this into sequence order. It is known that the normal change can be performed using an inverse binary DALAY code. Case 1 of the example where N=8.

３ビツトのグレイコード。3-bit gray code.

０００．００１，０１１，０１０，１１０，１１１゜１
０１．１００（２進表現） これの逆２進グレイコード。000.001,011,010,110,111゜1
01.100 (binary representation) This is the reverse binary Gray code.

０００．１００，１１０，０１０，０１１，１１．１゜
１０１．００１（２進表現） すなわち、０，４，６，２，３，７，５．１の順に出力
ベクトルｙの成分を抽出すれば、ジ−ケンシイの順にな
るのである。000.100,110,010,011,11.1゜101.001 (binary representation) In other words, if you extract the components of the output vector y in the order of 0, 4, 6, 2, 3, 7, 5.1, , sequential order.

このように、高速ウオルシュ変換を行なう場合などには
、グレイコードカウンタが必要となる。As described above, a Gray code counter is required when performing high-speed Walsh transform.

しかし、これを従来の２進カウンタで得ることは不可能
である。However, this is not possible to obtain with conventional binary counters.

（発明の目的） 本発明の目的は、新にグレイコードカウンタを提供する
ことにある。(Object of the Invention) An object of the present invention is to provide a new Gray code counter.

（発明の構成） 本発明のカウンタは、入力信号の立上が９で出力が反転
する第１のフリップフロップと前記信号の立下がりで出
力が反転する第２の７リツプフロツプとから構成される
複合フリップ７０ツブ回路をＮ（Ｎは自然数）段備え、
第’（ｌ−１＋２＋・・・、Ｎ−１）段の前記複合フリ
ップフロップ回路の第２のフリップフロップの出力を第
ｉ＋１段の前記複合フリップ７０ツブ回路の入力とし、
第ｊ（ｊ＝１　、２　、・・・、Ｎ）段の前記複合フリ
ップフロップ回路の第１のフリップフロップの出力と、
第Ｎ段の前記複合フリップフロップ回路の第２のフリッ
プフロップの出力とでＮ＋１ビツトのグレイコードを発
生することからなっている。(Structure of the Invention) The counter of the present invention is a composite circuit consisting of a first flip-flop whose output is inverted when the input signal rises to 9, and a second 7-lip-flop whose output is inverted when the signal falls. Equipped with N (N is a natural number) stages of flip 70-tub circuit,
The output of the second flip-flop of the composite flip-flop circuit of the '(l-1+2+...,N-1) stage is input to the composite flip-flop circuit of the i+1 stage,
an output of the first flip-flop of the composite flip-flop circuit of the j-th (j=1, 2, . . . , N) stage;
The output of the second flip-flop of the composite flip-flop circuit of the Nth stage generates an N+1-bit Gray code.

（実施例） 以下、本発明を実施例について、詳細に駅間する。(Example) Hereinafter, the present invention will be explained in detail with regard to embodiments.

第１図は１本発明に係るグレイコードカウンタの一実施
例を示すブロック図である。第１図は、３ビツトの場合
を示している。第１図に於て、１゜１′は入力信号の立
上がりで出力の反転するフリップフロップ、２．２’は
入力信号の立下がりで出力の反転するフリップ７０ツブ
、３はリセット信号線で、この信号により、フリップ７
０ツブ１４’。FIG. 1 is a block diagram showing an embodiment of a Gray code counter according to the present invention. FIG. 1 shows the case of 3 bits. In Fig. 1, 1°1' is a flip-flop whose output is inverted when the input signal rises, 2.2' is a flip-flop whose output is inverted when the input signal falls, and 3 is a reset signal line. This signal causes flip 7
0 tsubu 14'.

２．２′はリセットされ、０が出力される。４は入力信
号線で、フリップフロッグ２の出力はフリップ７０ツブ
１′に入力され５，６．７はそれぞれフリップフロップ
１．１’、２’　　の出力信号線で、この３ビツトでグ
レイコードを構成する。2.2' is reset and outputs 0. 4 is an input signal line, the output of flip-flop 2 is input to flip-flop 70 block 1', and 5 and 6.7 are output signal lines of flip-flops 1.1' and 2', respectively. Configure.

次に、第２図に示すタイムチャートを参照して本実施例
の動作を説明する。Next, the operation of this embodiment will be explained with reference to the time chart shown in FIG.

第１図に於て、まず、リセット信号３によりリセットさ
れる。このとき出カフ、６．５の１的は（０，０，０）
となる。次に、入力信号４の立上がりで、フリップ７０
ツブ１の出力信号５が反転し出力は（０，０，１）とな
る。次に入力信号４が立下がると、フリップ７０ツブ２
の出力信号８が反転して、立上がるので、フリップフロ
ップ１′の出力信号６が反転し、（０，１，１）となる
。In FIG. 1, first, it is reset by a reset signal 3. At this time, the first target of 6.5 is (0,0,0)
becomes. Next, at the rising edge of input signal 4, flip 70
The output signal 5 of the knob 1 is inverted and the output becomes (0, 0, 1). Next, when input signal 4 falls, flip 70 knob 2
Since the output signal 8 of the flip-flop 1' is inverted and rises, the output signal 6 of the flip-flop 1' is inverted and becomes (0, 1, 1).

以下同様に第２図のように信号は変化し入力信号４の信
号の立上が９．立下が９ごとにグレイコード（０，０，
０）、（０，０，１）、（０，１，１）。Thereafter, the signals change similarly as shown in FIG. 2, and the rising edge of the input signal 4 is 9. Gray code (0, 0,
0), (0,0,1), (0,1,1).

（０，１，０）、（１，１，０）、（１，１，１）、（
１゜０．１）、（１，０，０）を得る。(0,1,0), (1,1,0), (1,1,1), (
1°0.1), (1,0,0) is obtained.

第１図で点線で囲んだ複合７リツプフロツプ回路１０．
１１を拡張すれば、任意ビット長のグレイコードカウン
タを得ることができることは容易にわかる。Composite 7 lip-flop circuit 10 surrounded by a dotted line in FIG.
It is easy to see that by extending .11, a Gray code counter of arbitrary bit length can be obtained.

（発明の効果） 以上詳細に説明したとおり１本発明によると。(Effect of the invention) According to the present invention, as described in detail above.

前述の構成をとることにより、新にグレイコードカウン
タｆ得ることができ、これの高速ウオルシュ変換回路へ
の応用などその効果は大である。By adopting the above-mentioned configuration, a new Gray code counter f can be obtained, and its application to high-speed Walsh transform circuits has great effects.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は１本発明の一実施例を示すブロック図。 第２図はその動作におけるタイムチャートである。 １．１′・・・・・・信号の立上が９で出力の反転する
フリップフロッグ、２．２’・・・・・・信号の立下が
りで出力の反転するフリップフロップ、３・・・・・・
リセット信号線（又はリセット信号）ｓ　　４・・・・
・・入力信号線（又は入力信号）％　５，６，７・・・
・・・出力信号＃（又は出力信号）、１０，１１・・・
・・・複合フリップフロップ回路。 ￥＝　１　釦 瞭２＠FIG. 1 is a block diagram showing one embodiment of the present invention. FIG. 2 is a time chart of this operation. 1.1'...Flip-flop whose output is inverted at the rising edge of the signal at 9, 2.2'...Flip-flop whose output is inverted at the falling edge of the signal, 3... ...
Reset signal line (or reset signal) s 4...
...Input signal line (or input signal)% 5, 6, 7...
...Output signal # (or output signal), 10, 11...
...Composite flip-flop circuit. ￥= 1 Button 2@

Claims (1)

【特許請求の範囲】[Claims] 入力信号の立上がりで出力が反転する第１の７リツプ７
０ツブと前記信号の立下がりで出力が反転する第２の７
リツプフロツプとから構成される複合７リツプフロツプ
回路？Ｎ（Ｎｔ：を自然数）段備え、第１（ｌ＝１，２
．・・・、Ｎ−１）段の前記複合７リツグフロツプ回路
の第２のフリップフロップの出力を第ｉ＋１段の前記複
合フリップフロップ回路の入力とし、第ｊ　（ｊ＝ｘ、
ｚ、・・・、Ｎ）段の前記複合フリップ７０ツブ回路の
第１の７リツプフロツプの出力と、第Ｎ段の前記複合フ
リッグ７０ツブ回路の第２のフリップフロップの出力と
でＮ＋１ビツトのグレイコードを発生することを特徴と
するグレイコードカウンタ。The first 7-rip 7 whose output is inverted at the rising edge of the input signal
The second 7 whose output is inverted at the 0 tip and the falling edge of the signal.
A composite 7 lip-flop circuit consisting of a lip-flop? N (Nt: natural number) stages, first (l = 1, 2)
．． ..., N-1) stage, the output of the second flip-flop of the composite 7-flip-flop circuit is input to the i+1 stage composite flip-flop circuit, and the j-th (j=x,
The output of the first 7 flip-flops of the composite flip 70-tube circuit of stages N) and the output of the second flip-flop of the composite flip 70-tube circuit of the N-th stage generate an N+1-bit gray signal. A gray code counter characterized by generating a code.