JPS59161063A - 半導体メモリセル特性の制御方法 - Google Patents
半導体メモリセル特性の制御方法Info
- Publication number
- JPS59161063A JPS59161063A JP58034593A JP3459383A JPS59161063A JP S59161063 A JPS59161063 A JP S59161063A JP 58034593 A JP58034593 A JP 58034593A JP 3459383 A JP3459383 A JP 3459383A JP S59161063 A JPS59161063 A JP S59161063A
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- JP
- Japan
- Prior art keywords
- transistor
- type
- insulator
- base
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Static Random-Access Memory (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、半導体メモリセル特性の制御方法、さらに
はバイポーラ型のＥＣＬ−’ＲＡＭ（エミッタカップル
ドロジック・ランダムアクセスリード／ライトメモリ）
用のメモリセルに適用して特に有効な技術に関するもの
である。
はバイポーラ型のＥＣＬ−’ＲＡＭ（エミッタカップル
ドロジック・ランダムアクセスリード／ライトメモリ）
用のメモリセルに適用して特に有効な技術に関するもの
である。
■背景技術］
従来、バイポーラ型のＥＣＬ−ＲＡＭ用のメモリセルと
して、第１図に示すように、ＰＮＰトランジスタＱｌ、
Ｑ２をそれぞれ負荷とし、それに接続したＮＰＮマルチ
エミッタトランジスタＱ３゜Ｑ４を交差接続してフリッ
プフロップ回路を構成したものが知られている。
して、第１図に示すように、ＰＮＰトランジスタＱｌ、
Ｑ２をそれぞれ負荷とし、それに接続したＮＰＮマルチ
エミッタトランジスタＱ３゜Ｑ４を交差接続してフリッ
プフロップ回路を構成したものが知られている。
このようなメモリセルにおいて、今、トランジスタＱ３
をオン、トランジスタＱ４をオフとじへ場合についてい
えば、オン側のトランジスタＱ３のベース電位ＶＣＩを
ＰＮＰトランジスタＱｌのコレクタ飽和電圧ＶＣＥでワ
ード線１の電位よりクランプし、読み出しの大電流ＩＲ
に対しての動作マージンを確保している。
をオン、トランジスタＱ４をオフとじへ場合についてい
えば、オン側のトランジスタＱ３のベース電位ＶＣＩを
ＰＮＰトランジスタＱｌのコレクタ飽和電圧ＶＣＥでワ
ード線１の電位よりクランプし、読み出しの大電流ＩＲ
に対しての動作マージンを確保している。
ところで、このようなメモリセルは、半導体基板上、Ｐ
ＮＰトランジスタＱｌ、Ｑ２をラテラル型、ＮＰＮマル
チエミッタトランジスタＱ３．Ｑ４をパーティカル型と
し、ラテラル型のコレクタをパーティカル型のベースと
共用した形態で構成される。
ＮＰトランジスタＱｌ、Ｑ２をラテラル型、ＮＰＮマル
チエミッタトランジスタＱ３．Ｑ４をパーティカル型と
し、ラテラル型のコレクタをパーティカル型のベースと
共用した形態で構成される。
そのため、メモリの大容量化が進み、前記ラテラル型の
ＰＮＰトランジスタＱ１のベース長かたとえば４μｍ以
下になると、そのトランジスタＱ１の注入効率が上がり
ベース電流ｉＢが増大し、したがって、パーティカル型
のＮＰＮトランジスタＱ３の飽和度が高くなり、次のよ
うな問題が生じることが判明した。すなわち、その問題
とは、トランジスタＱ３．Ｑ４のオン、オフを反転させ
ることが困難になるので、ビット線２に加える書き込み
パルス３の幅ｔｔａを大きくせざるを得す、メモリの高
速化上不都合を生じることである。
ＰＮＰトランジスタＱ１のベース長かたとえば４μｍ以
下になると、そのトランジスタＱ１の注入効率が上がり
ベース電流ｉＢが増大し、したがって、パーティカル型
のＮＰＮトランジスタＱ３の飽和度が高くなり、次のよ
うな問題が生じることが判明した。すなわち、その問題
とは、トランジスタＱ３．Ｑ４のオン、オフを反転させ
ることが困難になるので、ビット線２に加える書き込み
パルス３の幅ｔｔａを大きくせざるを得す、メモリの高
速化上不都合を生じることである。
そこで、従来では、メモリセル以外の周辺回路の調整に
よって所望の書き込み特性を得るように制御せざるを得
なかった。
よって所望の書き込み特性を得るように制御せざるを得
なかった。
［発明の目的コ
この発明は以上の点を考慮してなされたもので、そめ目
的は、周辺回路ではなくデバイスの観点からメモリセル
の書き込み特性、あるいは逆にノイズに対する安定性を
制御することができる半導体メモリセル特性の制御方法
を提供することにある。
的は、周辺回路ではなくデバイスの観点からメモリセル
の書き込み特性、あるいは逆にノイズに対する安定性を
制御することができる半導体メモリセル特性の制御方法
を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
［発明の概要コ
この出願において開示される発明のうち代表的なものの
概要を説明すれば、下記のとおりである。
概要を説明すれば、下記のとおりである。
すなわち、この発明にあっては、前記ラテラル型のＰ’
ＮＰ）−ランジスタのベース部の表面を一部絶縁物化し
、その絶縁物化する量によって前記パーティカル型のＮ
ＰＮトランジスタのベース電流を制御するようにしたも
のである。前記書き込みパルス幅しすを小さくするには
、ベース部表面の絶縁物の厚さを、たとえばパーティカ
ルトランジスタのコレクタコンタクト部表面の厚さより
も大きくすれば良く、また一方、ノイズに対する安定性
を増すには、前記厚さの関係を逆にすれば良い。
ＮＰ）−ランジスタのベース部の表面を一部絶縁物化し
、その絶縁物化する量によって前記パーティカル型のＮ
ＰＮトランジスタのベース電流を制御するようにしたも
のである。前記書き込みパルス幅しすを小さくするには
、ベース部表面の絶縁物の厚さを、たとえばパーティカ
ルトランジスタのコレクタコンタクト部表面の厚さより
も大きくすれば良く、また一方、ノイズに対する安定性
を増すには、前記厚さの関係を逆にすれば良い。
絶縁物化は選択酸化処理によるのが最適であり、選択酸
化部ではＰＮＰトランジスタのエミッタからのホール注
入が制限されるので、その選択酸化量によってＮＰＮ）
−ランジスタのベース電流を制御することができる。
化部ではＰＮＰトランジスタのエミッタからのホール注
入が制限されるので、その選択酸化量によってＮＰＮ）
−ランジスタのベース電流を制御することができる。
［実施例］
第２図はこの発明を適用して書き込み特性の向上を図っ
たメモリセルの要部の断面図、具体的には、ラテラル型
のＰＮＰトランジスタＱ１およびパーティカル型のＮＰ
ＮトランジスタＱ３に相当する部分の断面図である。同
図において、シリコン半導体母体４は、Ｐ型の半導体基
板５の上に、Ｎ１型の埋め込み層６とＮ−型のエピタキ
シャル層７とを有している。エピタキシャル層７は、底
面が埋め込み層６と基板５とのＰＮ接合によって電気的
に分離され、また側面は厚さ１μｍ程度の厚い選択酸化
膜８によって電気的に分離されている。厚い選択酸化膜
８下のＰ＋型の領域１５は、寄生チャネル防止のための
ものである。
たメモリセルの要部の断面図、具体的には、ラテラル型
のＰＮＰトランジスタＱ１およびパーティカル型のＮＰ
ＮトランジスタＱ３に相当する部分の断面図である。同
図において、シリコン半導体母体４は、Ｐ型の半導体基
板５の上に、Ｎ１型の埋め込み層６とＮ−型のエピタキ
シャル層７とを有している。エピタキシャル層７は、底
面が埋め込み層６と基板５とのＰＮ接合によって電気的
に分離され、また側面は厚さ１μｍ程度の厚い選択酸化
膜８によって電気的に分離されている。厚い選択酸化膜
８下のＰ＋型の領域１５は、寄生チャネル防止のための
ものである。
このようにして電気的に分離された領域には、Ｐ＋型の
領域９をエミッタ、Ｎ−型のエピタキシャル層７の一部
をベース１０、そしてＰ＋型の領域１１をコレクタとし
たラテラル型のＰＮＰトランジスタＱ１、さらに、二つ
のＮ１型の領域１２ａ、１２ｔ）をエミッタ、前記コレ
クタをなすＰ＋型の領域１１をベース、Ｎ＋型のコレク
タコンタクト部１３から取り出されるコンタクトを含む
パーティカル型のＮＰＮトランジスタＱ３がそれぞれ形
成されている。
領域９をエミッタ、Ｎ−型のエピタキシャル層７の一部
をベース１０、そしてＰ＋型の領域１１をコレクタとし
たラテラル型のＰＮＰトランジスタＱ１、さらに、二つ
のＮ１型の領域１２ａ、１２ｔ）をエミッタ、前記コレ
クタをなすＰ＋型の領域１１をベース、Ｎ＋型のコレク
タコンタクト部１３から取り出されるコンタクトを含む
パーティカル型のＮＰＮトランジスタＱ３がそれぞれ形
成されている。
ここでは、ラテラルトランジスタＱｌのベース１０の表
面を一部選択酸化することによって、エミッタ９からの
ホールの注入量を減するようにしている。Ｐ＋型の領域
１１がたとえば４０００〜６０００Ａ程度であるので、
絶縁物としての選択酸化による酸化物（ＳｉＯ２）１４
の厚さはたとえば２０００〜３０００ Ａとする。酸化
物１４を形成するについては、た、とえばシリコンナイ
トライド膜をマスクとした公知の選択酸化技術を適用す
ることができる。
面を一部選択酸化することによって、エミッタ９からの
ホールの注入量を減するようにしている。Ｐ＋型の領域
１１がたとえば４０００〜６０００Ａ程度であるので、
絶縁物としての選択酸化による酸化物（ＳｉＯ２）１４
の厚さはたとえば２０００〜３０００ Ａとする。酸化
物１４を形成するについては、た、とえばシリコンナイ
トライド膜をマスクとした公知の選択酸化技術を適用す
ることができる。
ベース１０の表面に選択酸化による酸化物］−４などの
絶縁物を形成した場合、その分だけエミッタ９からのホ
ールの注入量を減することができるので、パーティカル
トランジスタＱ３のベース電流ｉＢが減少することとな
り、しだがって前述した書き込みパルス幅ｔＷを小さく
することができ。
絶縁物を形成した場合、その分だけエミッタ９からのホ
ールの注入量を減することができるので、パーティカル
トランジスタＱ３のベース電流ｉＢが減少することとな
り、しだがって前述した書き込みパルス幅ｔＷを小さく
することができ。
メモリの高速化を図ることができる。
［効果］
この発明によれば、前記ベース１０の部分の表面を一部
絶縁物化し、その絶縁物化する量によって、ＮＰＮ型の
パーティカルトランジスタＱ３の飽和度を制御するとい
う、デバイスの観点からの制御が可能である。
絶縁物化し、その絶縁物化する量によって、ＮＰＮ型の
パーティカルトランジスタＱ３の飽和度を制御するとい
う、デバイスの観点からの制御が可能である。
以上この発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまで七ない。たとえば、前記実施
例では、書き込みを容易にするという意味からベース部
表面の選択酸化物１４を比較的厚く形成しているが、そ
れとは逆にノイズマージンを拡大する意味から選択酸化
物１４を薄く、場合によっては全くなくすようにするこ
ともできる。また、ベース部表面の絶縁物化する量が数
千へ程度と小さいので選択酸化による方法が最も好まし
いといえるが、それに代えてイオン打ち込みによる方法
などを適用することもできる。
具体的に説明したが、この発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまで七ない。たとえば、前記実施
例では、書き込みを容易にするという意味からベース部
表面の選択酸化物１４を比較的厚く形成しているが、そ
れとは逆にノイズマージンを拡大する意味から選択酸化
物１４を薄く、場合によっては全くなくすようにするこ
ともできる。また、ベース部表面の絶縁物化する量が数
千へ程度と小さいので選択酸化による方法が最も好まし
いといえるが、それに代えてイオン打ち込みによる方法
などを適用することもできる。
［利用分野］
この発明は［技術分野］でも述べたとおり、バイポーラ
メモリに適用することができ、特にたとえば１６にビッ
ト以上の大容量化メモリに適用して有効な効果を得るこ
とができる。
メモリに適用することができ、特にたとえば１６にビッ
ト以上の大容量化メモリに適用して有効な効果を得るこ
とができる。
第１図はこの発明が適用されるメモリセルの一例を示す
回路図、 第２図はこの発明の一実施例を説明するためのメモリセ
ルの要部の断面図である。 Ｑｌ、Ｑ２・・・ラテラルトランジスタ、Ｑ３．Ｑ４・
・・パーティカルトランジスタ、１・・・ワード線、２
・・・ビット線、３・・・書き込みパルス、４・・・シ
リコン半導体母体、５・・・半導体基板、６・・・埋め
込み層、７・・・エピタキシャル層、８・・・厚い選択
酸化膜、９・・・Ｐ＋型のエミッタ、１０・・・Ｎ−型
のベース、１１・・・Ｐ＋型のコレクタ、１２ａ、１２
ｂ・・・Ｎ＋型のエミッタ、１３・・・コレクタコンタ
クト部、１４・自絶縁物（酸化物）、１５・・・寄生チ
ャネル防止用領域。
回路図、 第２図はこの発明の一実施例を説明するためのメモリセ
ルの要部の断面図である。 Ｑｌ、Ｑ２・・・ラテラルトランジスタ、Ｑ３．Ｑ４・
・・パーティカルトランジスタ、１・・・ワード線、２
・・・ビット線、３・・・書き込みパルス、４・・・シ
リコン半導体母体、５・・・半導体基板、６・・・埋め
込み層、７・・・エピタキシャル層、８・・・厚い選択
酸化膜、９・・・Ｐ＋型のエミッタ、１０・・・Ｎ−型
のベース、１１・・・Ｐ＋型のコレクタ、１２ａ、１２
ｂ・・・Ｎ＋型のエミッタ、１３・・・コレクタコンタ
クト部、１４・自絶縁物（酸化物）、１５・・・寄生チ
ャネル防止用領域。
Claims (1)
- 【特許請求の範囲】 １、ラテラルトランジスタのコレクタとパーティカルト
ランジスタのベースとを共用した形態の。 ラテラルトランジスターパーティカルトランジスタの組
が二つあり、しかも各組の１−ランジスタが互いに交差
接続されてフリップフロップ回路をなしている半導体メ
モリセルにおいて、前記ラテラル１〜ランジスタのベー
ス部の表面を一部絶縁物化し、その絶縁物化する量によ
って前記パーティカルトランジスタのベース電流を制御
する半導体メモリセル特性の制御方法。 ２、前記ベース部の表面の絶縁物は、各トランジスタが
構成される半導体母体表面の選択酸化による酸化物であ
る特許請求の範囲第１項に記載の半導体メモリセル特性
の制御方法。 ３、前記ベース部表面の絶縁物の厚さを、前記パーティ
カルトランジスタのコレクタコンタクト部表面の絶縁物
の厚さよりも大きくし、前記パーティカルトランジスタ
の飽和度を特徴とする特許請求の範囲第１項あるいは第
２項に記載の半導体メモリセル特性の制御方法。 ４、前記ベース部表面の絶縁物の厚さを、前記パーティ
カルトランジスタのコレクタコンタクト部表面の絶縁物
の厚さよりも小さくし、前記パーティカルトランジスタ
の飽和度を特徴とする特許請求の範囲第１項あるいは第
２項に記載の半導体メモリセル特性の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58034593A JPS59161063A (ja) | 1983-03-04 | 1983-03-04 | 半導体メモリセル特性の制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58034593A JPS59161063A (ja) | 1983-03-04 | 1983-03-04 | 半導体メモリセル特性の制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59161063A true JPS59161063A (ja) | 1984-09-11 |
Family
ID=12418624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58034593A Pending JPS59161063A (ja) | 1983-03-04 | 1983-03-04 | 半導体メモリセル特性の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161063A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63108767A (ja) * | 1986-10-27 | 1988-05-13 | Nec Corp | メモリ回路素子 |
| EP0363973A2 (en) * | 1988-10-14 | 1990-04-18 | Nec Corporation | Semiconductor memory device |
-
1983
- 1983-03-04 JP JP58034593A patent/JPS59161063A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63108767A (ja) * | 1986-10-27 | 1988-05-13 | Nec Corp | メモリ回路素子 |
| EP0363973A2 (en) * | 1988-10-14 | 1990-04-18 | Nec Corporation | Semiconductor memory device |
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