JPS59160173A - Frame memory - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、代表的な表示装置であるＣＲＴディスプレイ
のフレームメモリ装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a frame memory device for a CRT display, which is a typical display device.

従来例の構成とその問題点 近年、ＣＲＴディスプレイは、ビジネスコンピュータ、
あるいはバーンナルコンピュータ等ノ出力装置として、
多用されるようになってきた。Conventional configurations and their problems In recent years, CRT displays have been widely used in business computers,
Or as an output device such as a burner computer, etc.
It has become widely used.

上記のように、コンピュータ等の出力装置として用いる
場合には、第一図に示しだ如く、コンビ９−夕１とＣＲ
Ｔディスプレイ２との間にフレームメモリ３を介在せし
め、上記ＣＲＴ上に表示したい内容すなわち、コンピュ
ータ１の出力内容を、フレームメモリ３に一度記憶させ
、次に制御装置４により、一定時間毎にフレームメモリ
３の内容を読み出し、その情報を、ＣＲＴディスプレイ
２の対応する場所に出力することにより、ダイナミック
に表示することが必要になる。フレームメモリ３へのデ
ータの書き込み、あるいはデータの読み出しタイミング
の制御は、上記制御装置４により行なっている。As mentioned above, when used as an output device for a computer, etc., as shown in Figure 1, combination 9-1 and CR
A frame memory 3 is interposed between the T-display 2 and the content to be displayed on the CRT, that is, the output content of the computer 1, once stored in the frame memory 3, and then the control device 4 displays the frame at regular intervals. It is necessary to dynamically display the information by reading the contents of the memory 3 and outputting the information to a corresponding location on the CRT display 2. The timing of writing data to the frame memory 3 or reading data is controlled by the control device 4 described above.

更にフレームメモリ３について詳細に説明すると、フレ
ームメモリ３は、通常、コンピュータ等で良く使用され
ている半導体メモリで構成されており、ＣＲＴディスプ
レイ２の水平方向及び垂直方向を一定間隔で分割し、分
割した交点の数に相当するビット数を対応させたもので
ある。従って上記交点には、マ）　ＩＪフックス報、す
なわち水平位置及び垂直位置が識別できるアドレス情報
が付与されており、これと、フレームメモリ３のアドレ
スが１対１に対応しており、これにより、任意の場所に
任意の情報を出力することができる。Further, to explain in detail about the frame memory 3, the frame memory 3 is usually composed of a semiconductor memory often used in computers, etc., and is divided into two parts by dividing the CRT display 2 at regular intervals in the horizontal and vertical directions. The number of bits corresponds to the number of intersection points. Therefore, the above-mentioned intersection is given an IJ hook information, that is, address information that can identify the horizontal position and vertical position, and there is a one-to-one correspondence between this and the address of the frame memory 3. Any information can be output to any location.

上述したように、必要なフレームメモリビット数は、交
点数に対応した数だけ必要となるので、交点数を多くし
たり　（すなわち分解能を上げる）、カラー表示の場合
には、モノクロームに比べて、フレームメモリビット数
が大幅に増加する。半導体メモリのコストは、半導体技
術の長足の進歩により年々低下してきており、フレーム
メモリの占め）コストの割合もかなり低くなりつつある
が、一方、フレームメモリのビット数が増加するという
ことは、フレームメモリに書き込む情報量が増加するこ
とになり、例えば、水平、垂直方向とも分解能を２倍に
すると、書き込み時間は４倍に増加する。ＣＲＴディス
プレイが現在のように多用されるに至った大きな要因の
一つは、高速で、分解能が良いことにあるが、アナログ
情報をフレームメモリを多数用いてディジタル処理をす
ることは、上記のメリットを低減させることになる。ま
た、最近のように、複雑な処理をしながら、リアルタイ
ムで、データ表示を行なわなければなら々いニーズが多
くなると、このフレームメモリに書き込む時間及び読み
出す時間をできるたけ短縮することが要求される。As mentioned above, the required number of frame memory bits corresponds to the number of intersections, so if you increase the number of intersections (that is, increase the resolution), or in the case of color display, compared to monochrome, The number of frame memory bits increases significantly. The cost of semiconductor memory has been decreasing year by year due to continuous progress in semiconductor technology, and the cost share of frame memory (frame memory) is also becoming considerably lower. The amount of information to be written into the memory will increase; for example, if the resolution is doubled in both the horizontal and vertical directions, the writing time will increase four times. One of the major reasons why CRT displays are so widely used today is that they are high speed and have good resolution, but digital processing of analog information using a large number of frame memories has the above advantages. This will reduce the In addition, as there has recently been an increasing need to display data in real time while performing complex processing, it is required to shorten the writing and reading times to this frame memory as much as possible. .

例えば、赤、青、緑の情報を記憶するだめのフレームメ
モリを一枚づつ有するメモリ構成を考えると、従来では
、まず赤に対応するフレームメモリを選択し、次に所定
の位置の色情報をセントする。次に青、緑のフレームメ
モリに同様に書き込みを行う。次に読み出し時には１フ
レームづつ選択して、情報を読み出してＣＲＴディスプ
レイ２上に表示するという一連のシーケンスが行なわれ
ていた。For example, considering a memory configuration that has one frame memory each for storing red, blue, and green information, conventionally, the frame memory corresponding to red is first selected, and then the color information at a predetermined position is selected. cent. Next, write to the blue and green frame memories in the same way. Next, during reading, a sequence of selecting one frame at a time, reading out the information, and displaying it on the CRT display 2 was performed.

しかしながら上記のような構成の場合、フレームメモリ
を構成する総ビット数をシーケンシャルに書き込んでい
るため、書き込み時間が多くかがり、また１フレームメ
モリづつ読み出している為読み出し時間もまた長くかか
るという問題点を有していた。However, in the case of the above configuration, since the total number of bits that make up the frame memory are written sequentially, it takes a long time to write, and since each frame memory is read out one frame at a time, the read time also takes a long time. had.

発明の目的 本発明は、上記従来の問題点を解消するもので、フレー
ムメモリの制御に要する時間を大幅に短縮することがで
きるフレームメモリ装置を提供することを目的としてい
る。OBJECTS OF THE INVENTION The present invention solves the above-mentioned conventional problems, and an object of the present invention is to provide a frame memory device that can significantly reduce the time required to control the frame memory.

発明の構成 本発明は、複数個のフレームメモリと、このフレームメ
モリにそれぞれ設けられたゲート回路と、このゲート回
路の開閉制御を同時に行うフレームメモリ選択レジスタ
を備えだフレームメモリ装置であり、各フレームメモリ
の所定の位置に同時に書き込みを行い、まだ各フレーム
メモリから同時に読み出しを行うこ七によシ、フレーム
メモリの制御に要する時間を短縮することができる。Structure of the Invention The present invention is a frame memory device that includes a plurality of frame memories, gate circuits provided in each of the frame memories, and a frame memory selection register that simultaneously controls opening and closing of the gate circuits. By simultaneously writing to a predetermined location in the memory and reading from each frame memory simultaneously, the time required to control the frame memory can be reduced.

実施例の説明 第２図は本発明のフレームメモリ装置における一実施例
を示すブロック図である。図において、５Ａ、５Ｂ、５
Ｇはフレームメモリで、表示装置の同一表示位置に表示
すべき個々の色情報捷だは階調情報をそれぞれ記憶する
。本実施例においては、各フレームメモ１Ｊ５Ａ、、５
Ｂ、５Ｃはそれぞれ赤、青、緑の色情報を記憶する。６
Ａ、６’Ｂ。DESCRIPTION OF THE EMBODIMENT FIG. 2 is a block diagram showing an embodiment of the frame memory device of the present invention. In the figure, 5A, 5B, 5
Reference numeral G designates a frame memory that stores each color information and gradation information to be displayed at the same display position on the display device. In this embodiment, each frame memo 1J5A, 5
B and 5C store red, blue, and green color information, respectively. 6
A, 6'B.

６Ｃは各フレームメモリ５Ａ、５Ｂ、６Ｇの入力部に接
続されたトライステート構造のゲート回路である。７は
フレームメモリ選択レジスタ　（以下、レジスタと称す
）で、コンピュータ　（図示せず）から送られてくるフ
レームメモリ選択信号に従い、ゲート回路６Ａ、’６Ｂ
、６Ｇの開閉制御を行う。6C is a tri-state gate circuit connected to the input section of each frame memory 5A, 5B, and 6G. 7 is a frame memory selection register (hereinafter referred to as a register), which selects gate circuits 6A and '6B according to a frame memory selection signal sent from a computer (not shown).
, 6G opening/closing control.

８はフレームメモリ６Ａ、５Ｂ、５Ｇの書き込み読み出
し制御を行うとともにアドレス指定を行う制御部である
。９Ａ；　９Ｂ、９Ｇはフレームメモリ５Ａ、５Ｂ、　
　５Ｇから読み出されるパラレル出力をシリアル出力に
変換して表示装置に送出するパラレル・シリアル変換部
（以下、Ｐ　／　Ｓ変換部と称す）である。本実施例に
おいては８ビツトコンピユータを用い、データは８ビッ
ト単位で処理を行っている。Reference numeral 8 denotes a control unit that performs write/read control of the frame memories 6A, 5B, and 5G, and also performs address designation. 9A; 9B, 9G are frame memories 5A, 5B,
This is a parallel-to-serial converter (hereinafter referred to as a P/S converter) that converts parallel output read from 5G into serial output and sends it to a display device. In this embodiment, an 8-bit computer is used, and data is processed in 8-bit units.

以下、動作について説明する。The operation will be explained below.

書き込みの場合、まずコンピュータからフレームメモリ
選択信号がデータバース１０を通ってレジスタ７に送ら
れる。フレームメモリ選択信号は、本実施例の場合、８
ビツトコンピユータを用いているので８ビツトの信号と
して入力されるが、有効なデータは下位３ビツトに割り
当てられている。In the case of writing, first, a frame memory selection signal is sent from the computer to the register 7 through the data verse 10. In this embodiment, the frame memory selection signal is 8
Since a bit computer is used, the signal is input as an 8-bit signal, but valid data is assigned to the lower 3 bits.

例えばＬＳＢを赤色情報用としてフレームメモリ５Ａに
、次のビットを青色情報用としてフレームメモリ５Ｂに
、その次のビットを緑色情報用としてフレームメモリ６
Ｃに割り当てる。For example, the LSB is stored in the frame memory 5A for red information, the next bit is stored in the frame memory 5B for blue information, and the next bit is stored in the frame memory 6 for green information.
Assign to C.

い捷例えば表示装置（ＣＲＴティスプレィ）に白色の表
示を行う場合には、フレームメモリ選択信号としては下
位３ビツトがすべてパ１′″の信号がコンピュータから
送出され、レジスタ７はその信号を保持し、ゲート回路
６Ａ、６Ｂ、６１はすべて開状態となる。このときコン
ビ、ユータから色情報を示す信号が送出されると、各ゲ
ート回路６Ａ。For example, when displaying white on a display device (CRT display), a signal whose lower 3 bits are all 1'' is sent from the computer as a frame memory selection signal, and the register 7 holds this signal. , gate circuits 6A, 6B, and 61 are all in an open state.At this time, when a signal indicating color information is sent from the combination or user, each gate circuit 6A.

６Ｂ、６０を通って色情報がフレームメモリ５Ａ。The color information passes through 6B and 60 to the frame memory 5A.

５Ｂ、５Ｇに入力される。なお各フレームメモリ５Ａ、
５Ｂ、５Ｇは制御部８により書き込みモードに切り換え
られるとともに、表示装置の表示位置に対応した同一ア
ドレスが指定されている。従って各フレームメモＩＪ　
５　Ａ　、　５　Ｂ　”、　５　Ｇにはそれぞれ色情報
が同一アドレスの所に記憶される。赤色情報を記憶す不
場合には、ゲート回路６Ａのみが開状態となり他のゲー
ト回路６−’Ｂ、６Ｇは閉状態であるのでフレームメモ
ＩＪ　５　Ａのみに色情報が記憶される。Input to 5B and 5G. In addition, each frame memory 5A,
5B and 5G are switched to write mode by the control unit 8, and the same address corresponding to the display position of the display device is designated. Therefore, each frame memo IJ
5A, 5B", and 5G, color information is stored at the same address. In the case where red information is not stored, only the gate circuit 6A becomes open and the other gate circuits 6-'B , 6G are in the closed state, so color information is stored only in frame memo IJ5A.

読み出しの場合、フレームメモ１Ｊ６Ａ、５Ｂ。For reading, frame memo 1J6A, 5B.

５Ｃからの色情報は制御部８によりＰ　／’Ｓ変換部９
Ａ、９Ｂ、９Ｇに８ビツトづつ同時に読み出され、シリ
アル信号に変換後、表示装置に転送される０ 以上のように各フレームメモリ５Ａ、６ｉＢ、５Ｇに対
する書き込みおよび読み出しを同時に行うこと（より、
フレームメモリ書き込み時間で約％に、読み出し時間で
約％に短縮される。The color information from 5C is sent to the P/'S converter 9 by the controller 8.
8 bits are simultaneously read out to A, 9B, and 9G, converted into serial signals, and then transferred to the display device. Writing and reading to each frame memory 5A, 6iB, and 5G are performed simultaneously as described above (from
The frame memory write time is reduced by about %, and the read time is reduced by about %.

なお本実施例では階調のないカラー表示の場合について
述べたが、モノクロームで階調表示を行う場合も各フレ
ームメモリを中間調に応じた階調情報に対応させること
により同様に行うことができる。またカラー表示で階調
表示を行うことも可能である。例えば、各色について３
階調の表示を行う場合には、フレー拳メモリを６個設け
、フレームメモリ選択信号としては、各色毎に２ビツト
づつ割り当てればよい。In this embodiment, the case of color display without gradation has been described, but the same can be done in the case of monochrome gradation display by associating each frame memory with gradation information corresponding to the intermediate tone. . It is also possible to perform gradation display using color display. For example, 3 for each color
When displaying gradations, it is sufficient to provide six frame memory memories and allocate two bits for each color as the frame memory selection signal.

第３図は本発明の他の実施例を示すブロック図である。FIG. 3 is a block diagram showing another embodiment of the invention.

この実施例においては、ゲルト回路６Ａ′。In this embodiment, the Gert circuit 6A'.

６Ｂ’、６Ｇ’として双方向性のゲート回路を用いてい
る。ゲート回路６　Ａ”、　６　Ｂ’、　６０’の入出
力方向の指定は制御部８′で行われる。またゲート回路
６Ａ’、６Ｂ・、６Ｃ′の開閉制御は、レジスタ７のみ
ならず制御部８′においても行われる。制御部８′によ
りゲート回路６　Ａ’、　６　Ｂ’、　６　Ｇ’の開閉
制御を行うのは、フレームメモリ５Ａ、５Ｂ、ｓｃＫ記
憶されているデータをデータバース１０を通じコンピュ
ータ側に送る場合に行われる。他の構成はほぼ第１の実
施例のものと同様である。Bidirectional gate circuits are used as 6B' and 6G'. The input/output direction of the gate circuits 6A'', 6B', 60' is specified by the control section 8'. Opening/closing control of the gate circuits 6A', 6B, 6C' is performed not only by the register 7 but also by the control section. The opening/closing control of the gate circuits 6 A', 6 B', and 6 G' by the control section 8' is performed by transmitting the data stored in the frame memories 5A, 5B, and scK through the data bus 10. This is done when sending the data to the computer side.Other configurations are almost the same as those of the first embodiment.

発明の効果 本発明のフレームメモリ装置は、複数個のフレームメモ
リに、表示装置の同一表示位置に表示すべき個々の色情
報または階調情報を同時に書き込み、また同時に読み出
しを行うようにしたので、フレームメモリの制御に要す
る時間を短縮することができ、その実用的効果は太きい
。Effects of the Invention In the frame memory device of the present invention, individual color information or gradation information to be displayed at the same display position of the display device is simultaneously written into and read out from a plurality of frame memories at the same time. The time required to control the frame memory can be shortened, and its practical effects are significant.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来のフレームメモリ装置を示すブロック図、
第２図は本発明の〜実施例におけるフレームメモリ装置
のブロック図、第３図は本発明の他の実施例を示すブロ
ック図である。 ５　、Ａ　、　　５’Ｂ−、”ｅｉ　Ｃフレームメモリ
、６Ａ。 ６Ａ’、６Ｂ、６Ｂ’、６Ｇ、６Ｃ：’　　　ゲート・
回路、７フレ一ムメモリ選択レジスタ、８，８′−制御
部。FIG. 1 is a block diagram showing a conventional frame memory device.
FIG. 2 is a block diagram of a frame memory device according to an embodiment of the present invention, and FIG. 3 is a block diagram showing another embodiment of the present invention. 5, A, 5'B-, "ei C frame memory, 6A. 6A', 6B, 6B', 6G, 6C:' Gate
circuit, 7 frame memory selection registers, 8, 8'-control unit;

Claims (1)

【特許請求の範囲】[Claims] 表示装置の同一表示位置に表示すべき個々の色情報また
は階調情報をそれぞれ記憶する複数個のフレームメモリ
ーと、前記各フレームメモリ毎にその入力部に接続され
たトライステート構造のゲート回路と、外部からのフレ
ームメモリ選択信号を入力として前記各ゲート回路の開
閉制御を同時に行い、前記ゲート回路を介して色情報ま
たは階調情報を前記フレームメモリに同時に記憶させる
フレームメモリ選択レジスタと、前記フレームメモリの
書き込み読み出し制御を行うとともに表示装置の同一表
示位置に対応したアドレス位置を同時に指定する制御部
とを備えたフレームメモリ装置。a plurality of frame memories each storing individual color information or gradation information to be displayed at the same display position of a display device; and a gate circuit with a tri-state structure connected to an input portion of each of the frame memories; a frame memory selection register that simultaneously controls opening and closing of each of the gate circuits by inputting a frame memory selection signal from the outside, and simultaneously stores color information or gradation information in the frame memory via the gate circuit; and the frame memory What is claimed is: 1. A frame memory device comprising: a control unit that performs write/read control of the data and simultaneously specifies address positions corresponding to the same display position of a display device.