JPS59158454A - システムリセツト方法 - Google Patents
システムリセツト方法Info
- Publication number
- JPS59158454A JPS59158454A JP58032419A JP3241983A JPS59158454A JP S59158454 A JPS59158454 A JP S59158454A JP 58032419 A JP58032419 A JP 58032419A JP 3241983 A JP3241983 A JP 3241983A JP S59158454 A JPS59158454 A JP S59158454A
- Authority
- JP
- Japan
- Prior art keywords
- software
- reset
- reset signal
- timer
- routine
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、あるソフトウェアが暴走し始めたとき、それ
を検出してシステムをリセットして初期化するシステム
リセット方法の改良に関する。
を検出してシステムをリセットして初期化するシステム
リセット方法の改良に関する。
従来、複数のプロセスの入力をそれぞれのソフトウェア
でデータ処理するシステムがある。
でデータ処理するシステムがある。
このシステムにおいである時間ごとに予め定められたデ
ータ処理等がなされない場合があり、この場合、通常ソ
フトウェアの暴走に起因する。
ータ処理等がなされない場合があり、この場合、通常ソ
フトウェアの暴走に起因する。
このことは、１つのプロセスを複数のソフトウェアで分
担してデータ処理等を行なう場合にも上記と同様にソフ
トウェアの暴走が起りつる。
担してデータ処理等を行なう場合にも上記と同様にソフ
トウェアの暴走が起りつる。
従来、かかるシステムを制御するソフトウェアが正常で
あるときには一定時間ごとにウォッチ・ｆラグ・タイマ
ー（以下、ＷＤＴと略称する）をリセットさせ、何らか
の原因によってソフトウェアが暴走し始めたときにＷＤ
Ｔからシステムリセット信号を出力させてシステムを初
期化するようＫしている。
あるときには一定時間ごとにウォッチ・ｆラグ・タイマ
ー（以下、ＷＤＴと略称する）をリセットさせ、何らか
の原因によってソフトウェアが暴走し始めたときにＷＤ
Ｔからシステムリセット信号を出力させてシステムを初
期化するようＫしている。
第１図および第２図はそのシステムリセット方法を説明
する図である。即ち、ソフトウェアが正常なとき、１０
〜２００ ｍｓ程度の時間々隔で発生させるタイマー割
込みによってＷＤＴＩＪセット出力部１がリセット信号
Ｒを発してＶＤＴ（図示せず）をリセット”０″とする
。従って。
する図である。即ち、ソフトウェアが正常なとき、１０
〜２００ ｍｓ程度の時間々隔で発生させるタイマー割
込みによってＷＤＴＩＪセット出力部１がリセット信号
Ｒを発してＶＤＴ（図示せず）をリセット”０″とする
。従って。
ＷＤＴは第２図に示すように予め定められた検出レベル
ＬＶに達することはない。
ＬＶに達することはない。
ところで、あるソフトウェアのプログラムが別な個所に
飛び込んだり、飛び込み先のプログラムが誤まっていた
り、あるいは外来ノイズによってプログラムの内容が書
き替えられていたりすると、ソフトウェアが暴走し始め
、一定時間ごとにタイマー割込みが入らなくなる。この
結果、ＷＤＴは検出レベルＶＬに達し、同ＷＤＴからは
システムリセット信号ＳＲが送出される。
飛び込んだり、飛び込み先のプログラムが誤まっていた
り、あるいは外来ノイズによってプログラムの内容が書
き替えられていたりすると、ソフトウェアが暴走し始め
、一定時間ごとにタイマー割込みが入らなくなる。この
結果、ＷＤＴは検出レベルＶＬに達し、同ＷＤＴからは
システムリセット信号ＳＲが送出される。
システムリセット信号ＳＲが送出されると、これを受け
てソフトウェアはイニシャライズ・ルーチンからプログ
ラムを実行し始め、かつシステム（例えばプロセッサ）
はリセットされて初期化されることになる。従って、上
述するシステムのリセット方法にあっては、ソフトウェ
アが暴走し始めるとシステムリセットは働くが、暴走の
仕方例えばあるプログラムが別のソフトウェアのプログ
ラムに飛び込んだり、あるいは実行中のプログラムが外
来ノイズによって書き替えられて別のソフトウェアのプ
ログラムに飛び込んだりすると、飛び込み先のプログラ
ムが破壊されてしまい、他のソフトウェアが動かなくな
る現象が生ずる。
てソフトウェアはイニシャライズ・ルーチンからプログ
ラムを実行し始め、かつシステム（例えばプロセッサ）
はリセットされて初期化されることになる。従って、上
述するシステムのリセット方法にあっては、ソフトウェ
アが暴走し始めるとシステムリセットは働くが、暴走の
仕方例えばあるプログラムが別のソフトウェアのプログ
ラムに飛び込んだり、あるいは実行中のプログラムが外
来ノイズによって書き替えられて別のソフトウェアのプ
ログラムに飛び込んだりすると、飛び込み先のプログラ
ムが破壊されてしまい、他のソフトウェアが動かなくな
る現象が生ずる。
本発明は上記実情Ｋかんがみて表されたもので、システ
ムを制御する何れか１つのプログラムが暴走し始めたと
き、各ソフトウェアをシステムリセットしシステムの信
頼性を高めるシステムリセット方法を提供することにあ
る。
ムを制御する何れか１つのプログラムが暴走し始めたと
き、各ソフトウェアをシステムリセットしシステムの信
頼性を高めるシステムリセット方法を提供することにあ
る。
１つの発明は、複数のソフトウェアに対応して複数のＷ
ＤＴリセット出力部を設けるとともに、何れか１つのプ
ログラムに暴走が起き始めたとき、そのＶＤＴリセット
出力部に対応するタイマーの計数値レベルが予め定めら
れた検出レベルに達してシステムリセット信号を出力し
、この信号を各ソフトウェアに入力してイニシャライズ
・ルーチンとし、かつシステムをリセットして初期化す
るシステムリセット方法である。
ＤＴリセット出力部を設けるとともに、何れか１つのプ
ログラムに暴走が起き始めたとき、そのＶＤＴリセット
出力部に対応するタイマーの計数値レベルが予め定めら
れた検出レベルに達してシステムリセット信号を出力し
、この信号を各ソフトウェアに入力してイニシャライズ
・ルーチンとし、かつシステムをリセットして初期化す
るシステムリセット方法である。
他の１つの発明は、ＲＯＭとＲＡＭの同一番地に同一内
容を格納した後、これらの内容を比較照合して不一致の
ときソフトウェアが暴走したと判断して複数のソフトウ
ェアをイニシャライズ・ルーチンとし、かつシステムを
リセットして初期化するシステムリセット方法である。
容を格納した後、これらの内容を比較照合して不一致の
ときソフトウェアが暴走したと判断して複数のソフトウ
ェアをイニシャライズ・ルーチンとし、かつシステムを
リセットして初期化するシステムリセット方法である。
次に、第１の発明の一実施例について第３図および第４
図を参照して説明する。このシステムリセット方法は、
複数のソフトウェアに対応して複数のＷＤＴリセット出
力部１１−１．１１−２゜・・・、１１−Ｎが設けられ
、これらのうちＷＤＴリセット出力部１ノー１はタイマ
ー割込みのための処理ルーチンに基づいて一定時間ごと
のタイマー割込みによってＷＤＴリセット信号ａｌｌが
出力され、他のＷＤＴリセット出力部１１−２〜１ノー
Ｎは各タスク１〜Ｎの終了ごとに発せられる信号でＷＤ
ＴＩＪセット信号Ｒ１２〜ＲＩＮが出力される。従って
、これらのＷＤＴリセット出力部１１−２〜１１−Ｎか
らはそれぞれのタスクの時間だけ順次遅れてＷＤＴＩＪ
セット信号ＲＪ２〜ＲＩＭが出力されることになる。そ
して、これらのＷＤＴリセット出力部１１−１〜１１−
Ｎは第４図に示すＷ Ｄ Ｔ ＩＪ上セツト力制御部の
各対応するタイマー１２−１〜１２−Ｎに接続されてい
る。これらのタイマー１２−１〜１２−Ｎは発振回路１
３から出力されるクロックを計数するが、各ＷＤＴＩＪ
セット出力部ｌｌ−１〜１１−ＮからＷＤＴリセット信
号Ｒ１１〜ＲＩＮが入力されるとリセットされるように
なっている。ところで、タイマー割込みの処理ルーチン
に係るソフトウェア又はタスク１〜Ｎを実行する各ソフ
トウェアに暴走が起きてタイマー割込み又はタスク終了
の信号がないとき、タイマー１２−１又は１２−２〜１
２−Ｎのクロック計数値に対応するレベルは予め定めら
れた検出レベルＶＬＪ〜ＶＬＮに達し、同タイマー１２
−１又は１２−２〜１２−Ｎからはハイレベルの信号が
出力される。そして、タイマー１２−１又は１２−２〜
１２−Ｎから出力されたハイレベルの信号はオア回路１
４を通って各ソフトウェアおよびシステムへシステムリ
セット信号として与えられる。これによって各ソフトウ
ェアはイニシャライズ・ルーチンとなり、システムはリ
セットされて初期化される。
図を参照して説明する。このシステムリセット方法は、
複数のソフトウェアに対応して複数のＷＤＴリセット出
力部１１−１．１１−２゜・・・、１１−Ｎが設けられ
、これらのうちＷＤＴリセット出力部１ノー１はタイマ
ー割込みのための処理ルーチンに基づいて一定時間ごと
のタイマー割込みによってＷＤＴリセット信号ａｌｌが
出力され、他のＷＤＴリセット出力部１１−２〜１ノー
Ｎは各タスク１〜Ｎの終了ごとに発せられる信号でＷＤ
ＴＩＪセット信号Ｒ１２〜ＲＩＮが出力される。従って
、これらのＷＤＴリセット出力部１１−２〜１１−Ｎか
らはそれぞれのタスクの時間だけ順次遅れてＷＤＴＩＪ
セット信号ＲＪ２〜ＲＩＭが出力されることになる。そ
して、これらのＷＤＴリセット出力部１１−１〜１１−
Ｎは第４図に示すＷ Ｄ Ｔ ＩＪ上セツト力制御部の
各対応するタイマー１２−１〜１２−Ｎに接続されてい
る。これらのタイマー１２−１〜１２−Ｎは発振回路１
３から出力されるクロックを計数するが、各ＷＤＴＩＪ
セット出力部ｌｌ−１〜１１−ＮからＷＤＴリセット信
号Ｒ１１〜ＲＩＮが入力されるとリセットされるように
なっている。ところで、タイマー割込みの処理ルーチン
に係るソフトウェア又はタスク１〜Ｎを実行する各ソフ
トウェアに暴走が起きてタイマー割込み又はタスク終了
の信号がないとき、タイマー１２−１又は１２−２〜１
２−Ｎのクロック計数値に対応するレベルは予め定めら
れた検出レベルＶＬＪ〜ＶＬＮに達し、同タイマー１２
−１又は１２−２〜１２−Ｎからはハイレベルの信号が
出力される。そして、タイマー１２−１又は１２−２〜
１２−Ｎから出力されたハイレベルの信号はオア回路１
４を通って各ソフトウェアおよびシステムへシステムリ
セット信号として与えられる。これによって各ソフトウ
ェアはイニシャライズ・ルーチンとなり、システムはリ
セットされて初期化される。
従って、何れか１つのソフトウェアが暴走したとき、確
実にシステムリセットを行なうことができ、かつ他のソ
フトウェアを破壊するような仁とがガくなる。１５は所
定時間の間システムリセット信号を出力するタイマーで
ある。
実にシステムリセットを行なうことができ、かつ他のソ
フトウェアを破壊するような仁とがガくなる。１５は所
定時間の間システムリセット信号を出力するタイマーで
ある。
次に、第２の発明の一実施例について第５図ないし第７
図を参照して説明する。一般に、ソフトウェアの暴走は
、メモリを破壊してしまい、その結果として暴走を招く
ことが多い。このような観点からタイマー割込みなどの
処理ルーチンの中に、次のようなソフトウェアを設けて
おく。つまり、第５図に示すＲＯＭと第６図に示すＲＡ
Ｍとを用意し、通常はイニシャライズ・ルーチンによっ
てＲＯＭの内容をＲＡＭの同一番地へ転送して格納して
おく。従って、ＲＯＭとＲＡＭとの同一番地には同一内
容のものが格納されていることになる。そして、以上の
ようにしてＲＯＭとＲＡＭに必要な内容を格納した後、
常時或いは必要なときに、ＲＯＭの内容とＲＡＭの内容
とを照合し、不一致のときにイニシャライズ・ルーチン
へ飛ばしてしまうものである。なお、イニシャライズ・
ルーチンは、一般にタスクの初期化、ＲＡＭの初期化な
ど、システムの動作開始にあたり、各種の装置あるいは
メモリなどの初期化を行なうルーチンである。
図を参照して説明する。一般に、ソフトウェアの暴走は
、メモリを破壊してしまい、その結果として暴走を招く
ことが多い。このような観点からタイマー割込みなどの
処理ルーチンの中に、次のようなソフトウェアを設けて
おく。つまり、第５図に示すＲＯＭと第６図に示すＲＡ
Ｍとを用意し、通常はイニシャライズ・ルーチンによっ
てＲＯＭの内容をＲＡＭの同一番地へ転送して格納して
おく。従って、ＲＯＭとＲＡＭとの同一番地には同一内
容のものが格納されていることになる。そして、以上の
ようにしてＲＯＭとＲＡＭに必要な内容を格納した後、
常時或いは必要なときに、ＲＯＭの内容とＲＡＭの内容
とを照合し、不一致のときにイニシャライズ・ルーチン
へ飛ばしてしまうものである。なお、イニシャライズ・
ルーチンは、一般にタスクの初期化、ＲＡＭの初期化な
ど、システムの動作開始にあたり、各種の装置あるいは
メモリなどの初期化を行なうルーチンである。
照合するメモリ番地としては１個又は複数個設けておく
こと。また、必要により、１個又は複数個のメモリアド
レスをＲＯＭおよびＲＡＭの数個所に設けておいてもよ
い。従って、タイマー割込みの処理ルーチンあるいは一
定時間で動作するプログラムに比較照合ルーチンを設け
ることによね、プログラムの暴走によってメモリを破壊
することがなく、システムの信頼性を上げることができ
る。
こと。また、必要により、１個又は複数個のメモリアド
レスをＲＯＭおよびＲＡＭの数個所に設けておいてもよ
い。従って、タイマー割込みの処理ルーチンあるいは一
定時間で動作するプログラムに比較照合ルーチンを設け
ることによね、プログラムの暴走によってメモリを破壊
することがなく、システムの信頼性を上げることができ
る。
なお、本発明は上記実施例に限定されるものではない。
例えばＲＯＭとＲＡＭの内容を照合する代りに、次のよ
うな手段をとってもよい。
うな手段をとってもよい。
先ず、イニシャライズ・ルーチンにより、１個又は複数
個のメモリ（これらのメモリがメモリ空間の各所にあっ
てもよい）に対しある数値を記憶しておく。そして、タ
イマー割込み又は一定時間内で動作するプログラムなど
のルーチンに前記数値に変化があるか否かを比較照合す
る処理を設け、変化があったときにイニシャライズ−ル
ーチンへ移してシステムの初期化を図った後、システム
の動作を開始させるようにしてもよい。また、第４図に
示すタイマー１５は必らずしも必要としない。その他、
本発明はその要旨を逸脱しない範囲で種々変形して実施
できる。
個のメモリ（これらのメモリがメモリ空間の各所にあっ
てもよい）に対しある数値を記憶しておく。そして、タ
イマー割込み又は一定時間内で動作するプログラムなど
のルーチンに前記数値に変化があるか否かを比較照合す
る処理を設け、変化があったときにイニシャライズ−ル
ーチンへ移してシステムの初期化を図った後、システム
の動作を開始させるようにしてもよい。また、第４図に
示すタイマー１５は必らずしも必要としない。その他、
本発明はその要旨を逸脱しない範囲で種々変形して実施
できる。
以上詳記したように本発明によれば、何れかのソフトウ
ェアが暴走したとき、それを検出してシステムリセット
信号を発し、総てのソフトウェアをイニシャライズ・ル
ーチンとし、かつシステムをリセットして初期化するよ
うにしたので、ある１つのソフトウェアの暴走したため
に他のソフトウェアが破壊されて動作しなくなるような
ことがなくなる。しかも、何れのソフトウェアの暴走に
対しても確実にシステムリセットを行なうことができ、
システムの信頼性を高めることができるシステムリセッ
ト方法を提供できる。
ェアが暴走したとき、それを検出してシステムリセット
信号を発し、総てのソフトウェアをイニシャライズ・ル
ーチンとし、かつシステムをリセットして初期化するよ
うにしたので、ある１つのソフトウェアの暴走したため
に他のソフトウェアが破壊されて動作しなくなるような
ことがなくなる。しかも、何れのソフトウェアの暴走に
対しても確実にシステムリセットを行なうことができ、
システムの信頼性を高めることができるシステムリセッ
ト方法を提供できる。
第１図および第２図は従来のシステムリセット方法を説
明する概念図およびタイムチャート、第３図および第４
図は第１の発明の一実施例を説明するためのもので、第
３図は各ソフトウェアごとに設けられたＷＤＴＩＪセッ
ト出力部を示す図、第４図はＷＤＴＩＪセット出力制御
部の構成図、第５図ないし第７図は第２の発明の一実施
例を説明するためのもので、第５図および第６図はＲＯ
ＭおよびＲＡＭの構成図、第７図は処理ルーチンを示す
図である。 １ノー１〜１ノーＮ・・・ＷＤＴリセット出力部、１２
−１〜１２−Ｎ・・・タイマー、１３・・・発振回路、
１４・・・オア回路。 出願人代理人 弁理士 鈴 江 武 彦第４因 第５図 第６図 第７図 システムＩｌｔ、ソＨ畜号 ２８７−
明する概念図およびタイムチャート、第３図および第４
図は第１の発明の一実施例を説明するためのもので、第
３図は各ソフトウェアごとに設けられたＷＤＴＩＪセッ
ト出力部を示す図、第４図はＷＤＴＩＪセット出力制御
部の構成図、第５図ないし第７図は第２の発明の一実施
例を説明するためのもので、第５図および第６図はＲＯ
ＭおよびＲＡＭの構成図、第７図は処理ルーチンを示す
図である。 １ノー１〜１ノーＮ・・・ＷＤＴリセット出力部、１２
−１〜１２−Ｎ・・・タイマー、１３・・・発振回路、
１４・・・オア回路。 出願人代理人 弁理士 鈴 江 武 彦第４因 第５図 第６図 第７図 システムＩｌｔ、ソＨ畜号 ２８７−
Claims (2)
- （１）複数のソフトウェアのうち何れが１つのソフトウ
ェアが暴走したとき、システムをリセットして初期化す
るシステムリセット方法において、システムを制御する
前記複数のソフトウェアに対応して設けられ、ある時間
ごとに入力されるタイマー割込みおよびタスク終了信号
によってウォッチ・ドッグ・タイマ−１リセツト信号を
出力する複数のウォッチ・ドッグ・タイマ−１リセツト
出力部と、これらのリセット出力部にそれぞれ対応して
設けられ、何れか１つのソフトウェアの暴走によってそ
れに対応する前記リセット出力部から前記ある時間ごと
にウォッチ−ドッグ・タイマー・リセット信号が到来し
ないとき、システムリセット信号を出力する複数のタイ
マーと、これらのタイマーのうち何れか１つのタイマー
から出力されたシステムリセット信号を前記複数のソフ
トウェアに入力してイニシャライズ・ルーチンとし、シ
ステムを初期化させる手段とを備えたことを特徴とする
システムリセット方法。 - （２）複数のソフトウェアのうち何れか１つのソフトウ
ェアが暴走したときシステムをリセットして初期化する
システムリセット方法において、予め定められているＲ
ＯＭと、このＲＯＭの内容がイニシャライ／ｅΦルーチ
ンによって該ＲＯＭと同じ番地に転送されて格納される
ＲＡＭと、このＲＯＭのある番地の内容とこのＲＯＭと
同じ番地のＲＡＭの内容とを照合し、両内容があるソフ
トウェアの暴走によって不一致のときにシステムリセッ
ト信号を出力する手段と、この手段によって出力された
システムリセット信号を前記複数のソフトウェアに入力
してイニシャライズ・ルーチンとし、システムをリセッ
トして初期化する手段とを備えたことを特徴とするシス
テムリセット方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032419A JPS59158454A (ja) | 1983-02-28 | 1983-02-28 | システムリセツト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032419A JPS59158454A (ja) | 1983-02-28 | 1983-02-28 | システムリセツト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59158454A true JPS59158454A (ja) | 1984-09-07 |
Family
ID=12358421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58032419A Pending JPS59158454A (ja) | 1983-02-28 | 1983-02-28 | システムリセツト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59158454A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7975188B2 (en) | 2007-03-13 | 2011-07-05 | Nec Corporation | Restoration device for BIOS stall failures and method and computer program product for the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57153354A (en) * | 1981-03-19 | 1982-09-21 | Toshiba Corp | Electronic computer system |
| JPS582049B2 (ja) * | 1975-08-08 | 1983-01-13 | 株式会社クボタ | プラスチツクカンタンブニカンジヨウコウオセイケイスルホウホウ |
-
1983
- 1983-02-28 JP JP58032419A patent/JPS59158454A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582049B2 (ja) * | 1975-08-08 | 1983-01-13 | 株式会社クボタ | プラスチツクカンタンブニカンジヨウコウオセイケイスルホウホウ |
| JPS57153354A (en) * | 1981-03-19 | 1982-09-21 | Toshiba Corp | Electronic computer system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7975188B2 (en) | 2007-03-13 | 2011-07-05 | Nec Corporation | Restoration device for BIOS stall failures and method and computer program product for the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11263081B2 (en) | Checkpointing | |
| JPS59158454A (ja) | システムリセツト方法 | |
| KR102030461B1 (ko) | 복수의 프로세서 오류 감지 시스템 및 그 방법 | |
| JPH0259955A (ja) | マルチプロセッサシステムにおける動作監視方法 | |
| JP2659067B2 (ja) | マイクロコンピュータのリセット回路 | |
| US6526528B1 (en) | Ticket punch watchdog monitor | |
| JPH02281343A (ja) | Ｃｐｕ動作の監視方式 | |
| JPH1040177A (ja) | プログラムチェック方式 | |
| JP2973724B2 (ja) | 割り込み制御方式 | |
| GB2030331A (en) | Real-time Data Processing System for Processing Time Period Commands | |
| JPS5827538B2 (ja) | 相互監視方式 | |
| JPH03266012A (ja) | リセット制御方式 | |
| JPH0477937A (ja) | マイクロプログラム制御式データ処理装置 | |
| JPH06301409A (ja) | 多重化プログラムコントローラ | |
| JPH01156839A (ja) | データ処理装置 | |
| JPH02114339A (ja) | Ｃｐｕ監視装置 | |
| JPS61226839A (ja) | イベント処理方式 | |
| JPH08235133A (ja) | 多重処理システム | |
| JPS60198649A (ja) | ル−プ検出制御方式 | |
| JPH04195437A (ja) | プログラム暴走監視装置 | |
| JPH02281344A (ja) | プログラム走行監視方式 | |
| JPS6256544B2 (ja) | ||
| JPS63174143A (ja) | 複数計算機システムにおける例外事象検出方式 | |
| JPS58114146A (ja) | プロセツサ暴走検出方式 | |
| JPS62172441A (ja) | マルチｃｐｕシステムの暴走検出装置 |