JPS5915182B2 - transistor - Google Patents

Description

【発明の詳細な説明】 本発明は安定化抵抗を備えるマイクロ波高出力トランジ
スターに関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a microwave high power transistor with a stabilizing resistor.

高周波高出力トランジスターは一般にエミッタ１５の一
部分に電流集中が生じることを防ぐため、各エミッタに
直列にバラスト抵抗が挿入されている。In general, a high frequency, high power transistor has a ballast resistor inserted in series with each emitter in order to prevent current concentration from occurring in a portion of the emitter 15.

しかしこのバラスト抵抗は高周波信号に対して電力損失
及び利得の低下をもたらす要素ともなる。このため、ト
ランジスター素子内部に、このバラ２０スト抵抗と並列
に静電容量を形成し、直流または低周波成分は直列抵抗
を通つて複数のエミッタの均一動作の確保を行なわせ、
高周波成分は静電容量によつて側路させ、電力損失及び
利得低下を軽減する方法が提案されている。しかし１Ｇ
Ｈ２以ク５ 上の例えば３ＯＷ以上の高出力素子におい
て高い電力利得を得るためには、エミッタ等のパターン
寸法を極めて微細化する必要があり、トランジスターの
エミッタ電極パターン上面において大きな容量値を有す
る静電容量を構成することは事実上■０ 困難となり、
また大電力素子となる程、製造歩留りを低下させる要因
ともなる。本発明は上述のようなエミッタバラスト抵抗
の欠点を解決し、大電力素子に極めて適する安定化抵抗
を構成するもので、トランジスターチップ内３５部には
単位パターン（以下セルと云う）中のバランスを維持す
るに必要な比較的小さな抵抗値を有する内部バラスト抵
抗を形成し、全体の素子バランスに対しては、静電容量
を並列に接続した外部バラスト抵抗を単位セル毎に形成
し、セル間の安定化を行い、しかも高周波成分は大きな
静電容量によつて側路させ、電力損失及び利得低下を防
止するようにしたものである。However, this ballast resistor also becomes a factor that causes power loss and decrease in gain for high frequency signals. For this reason, a capacitance is formed inside the transistor element in parallel with this ballast resistor, and direct current or low frequency components are passed through the series resistor to ensure uniform operation of the multiple emitters.
A method has been proposed in which high frequency components are bypassed by capacitance to reduce power loss and gain reduction. But 1G
In order to obtain a high power gain in a high output device of 3 OW or more, for example, it is necessary to make the pattern dimensions of the emitter etc. extremely fine. It becomes practically ■0 difficult to configure the capacitance,
Moreover, the higher the power output of the element, the more it becomes a factor that lowers the manufacturing yield. The present invention solves the above-mentioned drawbacks of the emitter ballast resistor and constitutes a stabilizing resistor that is extremely suitable for high-power devices. An internal ballast resistor with a relatively small resistance value necessary to maintain the balance is formed, and an external ballast resistor with a capacitance connected in parallel is formed for each unit cell to maintain the overall device balance. In addition to stabilization, high frequency components are bypassed by a large capacitance to prevent power loss and gain reduction.

第１図は従来の並列に静電容量が形成されたエミツタバ
ラスト抵抗を備える高周波高出力トランジスターを示し
、１はコレクター基板のｎ＋型層、２は高比抵抗ｎ型層
、３はベースを構成するｐ型層、４はエミツタを構成す
る複数個のｎ＋型層、５はＳｌＯ２等からなる絶縁層で
ある。Figure 1 shows a conventional high-frequency, high-output transistor equipped with an emitter ballast resistor in which capacitance is formed in parallel, where 1 is the n+ type layer of the collector substrate, 2 is the high resistivity n-type layer, and 3 is the base. A p-type layer 4 constitutes a plurality of n+ type layers constituting an emitter, and 5 an insulating layer made of SlO2 or the like.

２のｎ型層の一部にはｐ型不純物を適当な抵抗値が得ら
れるようにドープした拡散抵抗層２ａが設けられる。A part of the n-type layer 2 is provided with a diffused resistance layer 2a doped with a p-type impurity so as to obtain an appropriate resistance value.

この一端には接続用電極６が接続され、他端にはエミツ
タ電極配線４ａが接続される。さらにｐ＋型層２ａ及び
エミツタ電極配線４ａの全面に酸化チタン等の高誘電体
の絶縁層７を設け、この層７の全面に導電層８を設け、
これを接続用電極６に接続する。第２図はこの素子の等
価回路を示す。A connection electrode 6 is connected to one end of this, and an emitter electrode wiring 4a is connected to the other end. Further, an insulating layer 7 of a high dielectric material such as titanium oxide is provided on the entire surface of the p + type layer 2a and the emitter electrode wiring 4a, and a conductive layer 8 is provided on the entire surface of this layer 7.
This is connected to the connection electrode 6. FIG. 2 shows an equivalent circuit of this element.

エミツタバラスト抵抗９に並列に接続された静電容量１
０の値が、動作周波数において、バラスト抵抗値よりは
るかに小さいリアクタンス成分である様に構成すれば、
直流及び低周波成分はバラスト抵抗を通つてエミツタの
均一動作の確保を行うが、高周波成分に対しては静電容
量によつて側路され、電力損失及び利得低下を軽減する
ことができる。しかし絶縁層７の厚さはピンホールによ
る耐圧劣化を避けるため、１０００λ程度以上にする必
要があり、さらにエミツタ配線電極上のみに静電容量を
形成しなければならない構造のため、高利得化によるパ
ターンの微細化によつて静電容量の形成可能な面積も制
限される。例えば櫛型電極の一本のエミツタ電極面積が
５μ幅で１００μの長さを有する場合に、比誘電率が４
０の高誘電体によつて形成できる静電容量は高々１．７
ｐＦとなり、１ＧＨｚでのリアクタンスは９４Ωが実現
できるにとどまる。通常、バラスト抵抗の値はエミツタ
ストライプ１本当り数１０Ω以下であることから、実際
上高周波成分の側路としての大きな効果は期待できない
。また、高利得化にともない、エミツタ電極幅は微細化
されるため、さらに容量を形成できる面積は減少する。
以上のようにマイクロ波帯では所望の容量を形成するこ
とが困難となるばかりか、素子製造上の歩留りの点から
も好ましくない。第３図は本発明のトランジスターを示
し、トランジスター素子パターンの内部にエミツタバラ
スト抵抗を有する複数個のセル１７を有するトランジス
ターチツプ１１のエミツタ電極は、それと近接してトラ
ンジスター容器の絶縁板上にメタライズされた接地メタ
ライズ層上に固着された半導体チツプ１２上の電極１３
とボンデイング線１４によつて接続されている。Capacitance 1 connected in parallel with emitter ballast resistor 9
If the configuration is such that the value of 0 is a reactance component that is much smaller than the ballast resistance value at the operating frequency,
Direct current and low frequency components pass through the ballast resistor to ensure uniform operation of the emitter, but high frequency components are bypassed by the capacitance, reducing power loss and gain reduction. However, the thickness of the insulating layer 7 needs to be approximately 1000λ or more in order to avoid breakdown voltage deterioration due to pinholes, and since the structure requires capacitance to be formed only on the emitter wiring electrode, it is necessary to As patterns become finer, the area in which capacitance can be formed is also limited. For example, when the emitter electrode area of one comb-shaped electrode has a width of 5μ and a length of 100μ, the dielectric constant is 4
The capacitance that can be formed by a high dielectric material of 0 is at most 1.7
pF, and the reactance at 1 GHz is only 94Ω. Usually, the value of the ballast resistance is several tens of ohms or less per emitter stripe, so in practice it cannot be expected to have a great effect as a bypass for high frequency components. Furthermore, as the gain increases, the width of the emitter electrode becomes smaller, which further reduces the area in which a capacitor can be formed.
As described above, it is not only difficult to form a desired capacitance in the microwave band, but also undesirable from the viewpoint of the yield of device manufacturing. FIG. 3 shows a transistor of the present invention, in which the emitter electrode of a transistor chip 11 having a plurality of cells 17 each having an emitter ballast resistor inside a transistor element pattern is metallized on an insulating plate of a transistor container in the vicinity thereof. An electrode 13 on a semiconductor chip 12 fixed on a ground metallized layer
and is connected by a bonding wire 14.

半導体チツプ１２上の電極１３は静電容量１５を構成す
る部分と、抵抗１６を構成する部分の両者に接続される
ように形成され、第４図の等価回路に示すように単位セ
ル１７毎にバラスト抵抗１６と静電容量１５に接続され
る。パター７寸法の微細化された素子は熱源も必然的に
小さくなり、熱抵抗の増加を招くため、通常パターンを
多くのセルに分割したいわゆるマルチセル型構造が一般
的に採用される。The electrode 13 on the semiconductor chip 12 is formed so as to be connected to both the part constituting the capacitance 15 and the part constituting the resistor 16, and as shown in the equivalent circuit of FIG. It is connected to the ballast resistor 16 and the capacitance 15. As the size of the pattern 7 is miniaturized, the heat source of the element becomes smaller, leading to an increase in thermal resistance. Therefore, a so-called multi-cell structure in which the pattern is divided into many cells is generally adopted.

このマルチセル化と接地ボンデイング法及びパツケージ
の構造上、トランジスター素子のチツプ形状は第３図ｂ
のトランジスター素子１１のように細長くなることが余
儀なくされ、高出力素子となる程細長い形状となる。こ
のような細長い形状ではチツプマウントにおいて発生す
るロー材の局所的に生じるボードによつて容易にその部
分の熱抵抗が増大し、不均一動作をもたらしやすくなる
。Due to this multi-cell structure, ground bonding method, and package structure, the chip shape of the transistor element is as shown in Figure 3b.
The transistor element 11 is forced to be elongated, and the higher the output element becomes, the more elongated the shape becomes. In such an elongated shape, locally formed boards of brazing material generated in the chip mount easily increase the thermal resistance of that part, which tends to cause non-uniform operation.

このため、バラスト抵抗はトランジスターのセル内部の
みならず、外部にも挿入して、セル間の均一動作化を図
る必要が生じる。また、通常セル数が増加する程、即ち
大電力素子となる程、それを均一化するための単位エミ
ツタ面積当りのバラスト抵抗値は大きくなるため、出力
レベルの異なる場合には用途別にセル数のみならず、バ
ラスト抵抗値も各々変える必要が生じる。しかしトラン
ジスターのパターン内部及び外部の両方にバラスト抵抗
を挿入する構造においては内部バラスト抵抗は単位セル
内のバランスに必要な最小値のみを挿入しておけばよく
、全セルをバランスさせるのに必要な抵抗は外部バラス
ト抵抗によつて構成することができ、素子の出力レベル
に対する汎用性が拡大されうる。例として櫛形エミツタ
ストライプが２０本よりなる単位セルを１０セル並列接
続して構成され得る大電力素子を考えると、単位セル内
のバランスに必要なエミツタ電極１本当りのエミツタ抵
抗を例えば２０Ωとすると、１０セル接続した場合の全
セルの均一動作に必要なエミツタ電極１本当りのエミツ
タ抵抗は約６０Ωとなる。Therefore, it is necessary to insert a ballast resistor not only inside the transistor cell but also outside the transistor cell to achieve uniform operation among the cells. In addition, as the number of cells increases, that is, as the device becomes a high-power device, the ballast resistance value per unit emitter area to equalize it increases. Therefore, it becomes necessary to change the ballast resistance value as well. However, in a structure where ballast resistors are inserted both inside and outside the transistor pattern, it is only necessary to insert the internal ballast resistor with the minimum value necessary for balancing within the unit cell, and only the minimum value necessary to balance all cells is required. The resistor can be configured with an external ballast resistor, increasing the versatility of the device's output level. As an example, if we consider a high power device that can be constructed by connecting 10 unit cells in parallel, each consisting of 20 comb-shaped emitter stripes, the emitter resistance per emitter electrode required for balance within the unit cell is, for example, 20Ω. Then, when 10 cells are connected, the emitter resistance per emitter electrode required for uniform operation of all cells is about 60Ω.

従つて内部バラスト抵抗のみによる場合は更に４０Ωの
抵抗を追加する必要が生じるが、外部バラスト抵抗を採
用する場合は１セル当り２Ωの抵抗値を有する外部バラ
スト抵抗を挿入することにより補うことができる。総合
抵抗値としては内部で０．１Ωを、外部で０．２Ωを担
うことになる。Therefore, if only the internal ballast resistance is used, it will be necessary to add an additional 40Ω resistor, but if an external ballast resistor is used, this can be compensated for by inserting an external ballast resistor with a resistance value of 2Ω per cell. . The total resistance value is 0.1Ω internally and 0.2Ω externally.

この外部バラスト抵抗値２Ωに並列に接続された静電容
量が６００ｐＦの場合、１ＧＨｚで約０．２７Ωのリア
クタンス成分となるため、抵抗値に対して充分小さな値
となり得る。外部バラスト抵抗は、例えば半導体基板上
に気相成長した高抵抗半導体層の厚さ方向を利用できそ
の寸法は例えば０．５ｍＴ１Ｌｘ１．０ｍｍ程度の大き
さにできるため、６００ｐＦ程度の容量素子を形成する
ことは充分可能である。If the capacitance connected in parallel to this external ballast resistance value of 2Ω is 600 pF, it becomes a reactance component of about 0.27Ω at 1 GHz, which can be a sufficiently small value compared to the resistance value. For example, the external ballast resistor can utilize the thickness direction of a high-resistance semiconductor layer grown in vapor phase on a semiconductor substrate, and its dimensions can be, for example, about 0.5 mT1L x 1.0 mm, so a capacitive element of about 600 pF is formed. It is quite possible.

第５図はこの静電容量付外部バラスト抵抗の容量部分を
拡散接合容量によつて構成した場合を示す。FIG. 5 shows a case where the capacitance portion of this external ballast resistor with capacitance is constituted by a diffusion junction capacitance.

１８は半導体基板ｐ＋型層、１９は高比抵抗ｐ型層２０
は１８のｐ＋型層と低抵抗で導通するように拡散された
ｐ＋型不純物拡散層、２１は電極１３と高比抵抗ｐ型層
１９とオーミツク接触するためのｐ＋拡散層、２２は接
合容量を形成するためのｎ＋拡散層を示す。18 is a semiconductor substrate p+ type layer, 19 is a high specific resistance p-type layer 20
18 is a p+ type impurity diffusion layer diffused to conduct with the p+ type layer 18 with low resistance, 21 is a p+ diffusion layer for making ohmic contact with the electrode 13 and the high resistivity p type layer 19, and 22 is a junction capacitance. 3 shows an n+ diffusion layer for forming.

２３はＳｌＯ２等の絶縁層である。23 is an insulating layer such as SlO2.

抵抗１６はｐ＋拡散層２１と半導体基板１８との間の高
比抵抗ｐ型層１９によつて形成する。静電容量１５はｐ
＋不純物層２０とｎ＋不純物層２２による接合部による
接合容量によつて構成される。接合耐圧は抵抗部の抵抗
値と動作電流による電位降下から数Ｖ以上にしておけば
充分でありこのためｐ＋不純物層２０の不純物濃度は１
０ＣＴｎ程度まで高くできるため、接合容量を大きくと
ることができる。同図ｂは本半導体チツプの等価回路を
示す。Ｐｎｐトランジスターの場合には当然半導体チツ
グの不純物も逆導電型で構成すればよい。 ／第６図
は、本半導体チツプをＭＯＳ容量を用いて構成した場合
で、上記接合を形成する代りに酸化チタン、酸化タンタ
ル等の高誘電体２４′を形成し、その上に電極１３′を
形成することによつて構成できる。The resistor 16 is formed by a high resistivity p-type layer 19 between the p+ diffusion layer 21 and the semiconductor substrate 18. The capacitance 15 is p
It is constituted by a junction capacitance formed by a junction between the + impurity layer 20 and the n+ impurity layer 22. It is sufficient to keep the junction breakdown voltage at several volts or more from the resistance value of the resistor part and the potential drop due to the operating current. Therefore, the impurity concentration of the p+ impurity layer 20 is 1.
Since the junction capacitance can be increased to about 0CTn, the junction capacitance can be increased. Figure b shows an equivalent circuit of the present semiconductor chip. In the case of a Pnp transistor, the impurity of the semiconductor chip may also be of the opposite conductivity type. /Figure 6 shows a case where the present semiconductor chip is constructed using a MOS capacitor, and instead of forming the above-mentioned junction, a high dielectric material 24' such as titanium oxide or tantalum oxide is formed, and an electrode 13' is formed on it. It can be configured by forming.

以上のように本発明によれば、マイクロ波帯のマルチセ
ル構造を有する高出力トランジスターのバラスト抵抗と
して、トランジスターｉ素子チツプ内には単位セル内部
の均一動作に必要な最小限のバラスト抵抗を形成し、外
部において静電容量を並列に接続した外部バラスト抵抗
半導体チツプを構造することによつて、セル間のバラン
ス効果を維持すると共に大きな静電容量によつて高周波
信号に対する損失を防止することができ、今後開発され
るであろうマイクロ波帯での１００Ｗ級の大電力高利得
素子には不可欠な手段を提供する。As described above, according to the present invention, the minimum ballast resistance necessary for uniform operation inside the unit cell is formed in the transistor I-element chip as the ballast resistance of a high-output transistor having a multi-cell structure in the microwave band. By structuring an external ballast resistor semiconductor chip with external capacitance connected in parallel, it is possible to maintain a balance effect between cells and prevent loss to high-frequency signals due to the large capacitance. This will provide an indispensable means for 100W class high power high gain devices in the microwave band that will be developed in the future.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来のエミツタバラストを有するトランジスタ
ー構造を示す断面図、第２図は第１図の等価回路図、第
３図ａは本発明のトランジスター構成図、同図ｂはその
平面図、第４図は第３図の等価回路図、第５図ａは本発
明に用いられる外部バラスト抵抗チツプの構造を示す断
面図、同図ｂはその等価回路図、第６図は外部バラスト
抵抗チツプの他の実施例の構造を示す断面図を示す。 １，１８，１８′・・・・・・半導体基板、２，１９，
１９′・・・・・・半導体層，２ａ・・・・・・拡散抵
抗層、３・・・・・・ベース領域、４・・・・・・エミ
ツタ領域、４ａ・・・・・・エミツタ電極配線、５，２
３・・・・・・絶縁膜、６，１３・・・・・・電極配線
、７・・・・・・絶縁層、８・・・・・・導電層、１１
・・・・・・トランジスターチツプ、１２・・・・・・
半導体チツプ、２０，２０′・・・・・・不純物層、２
１，２１′，２２・・・・・・拡散層、２４′・・・・
・・高誘電体。FIG. 1 is a sectional view showing a conventional transistor structure having an emitter ballast, FIG. 2 is an equivalent circuit diagram of FIG. 1, FIG. 3a is a configuration diagram of a transistor according to the present invention, and FIG. 4 is an equivalent circuit diagram of FIG. 3, FIG. 5a is a sectional view showing the structure of an external ballast resistance chip used in the present invention, FIG. 4b is an equivalent circuit diagram thereof, and FIG. FIG. 3 is a sectional view showing the structure of another embodiment of the invention. 1, 18, 18'... Semiconductor substrate, 2, 19,
19'... Semiconductor layer, 2a... Diffused resistance layer, 3... Base region, 4... Emitter region, 4a... Emitter Electrode wiring, 5,2
3... Insulating film, 6, 13... Electrode wiring, 7... Insulating layer, 8... Conductive layer, 11
...Transistor chip, 12...
Semiconductor chip, 20, 20'... impurity layer, 2
1, 21', 22...diffusion layer, 24'...
...High dielectric.

Claims (1)

【特許請求の範囲】 １ 容器内に取り付けられた抵抗素子と容量素子とを並
列に接続するように構成した半導体素子とトランジスタ
ー素子とを含み、該半導体素子の一方の電極を前記容器
に形成された接地用導体上に電気的に固着し、前記半導
体素子の他方の電極と前記トランジスター素子の接地用
電極とを金属接続体によつて電気的に接続したことを特
徴とするトランジスター。 ２ 特許請求の範囲第１項のトランジスターに於いて、
前記トランジスター素子は一つの半導体チップに複数の
トランジスターセルが形成されていることを特徴とする
トランジスター。 ３ 特許請求の範囲第２項のトランジスターに於いて、
前記半導体チップには複数のトランジスターセルと複数
のバラスト抵抗が形成されることを特徴とするトランジ
スター。 ４ 特許請求の範囲第１項のトランジスターに於いて、
前記半導体素子は一つの半導体チップに半導体層の抵抗
成分を用いた抵抗素子とＰＮ接合容量素子が形成されて
いることを特徴とするトランジスター。 ５ 特許請求の範囲第１項のトランジスターに於いて、
前記トランジスター素子は一つの半導体チップに複数の
トランジスターセルが形成されており、前記半導体素子
は一つの半導体チップに半導体層の抵抗成分を用いた抵
抗素子とＰＮ接合容量素子とが形成されており、前記半
導体素子は前記トランジスターセルの数と同数有するこ
とを特徴とするトランジスター。 ６ 特許請求の範囲第１項のトランジスターに於いて、
前記半導体素子の前記容量素子は半導体チップ上に高誘
電体層を介して対向電極を形成して成ることを特徴とす
るトランジスター。[Scope of Claims] 1. A semiconductor device including a semiconductor element and a transistor element configured to connect a resistive element and a capacitive element in parallel, which are installed in a container, and one electrode of the semiconductor element is formed in the container. A transistor, characterized in that the other electrode of the semiconductor element and the ground electrode of the transistor element are electrically connected to each other by a metal connector. 2 In the transistor set forth in claim 1,
The transistor element is characterized in that a plurality of transistor cells are formed on one semiconductor chip. 3 In the transistor set forth in claim 2,
A transistor, wherein the semiconductor chip includes a plurality of transistor cells and a plurality of ballast resistors. 4 In the transistor set forth in claim 1,
The semiconductor element is a transistor characterized in that a resistance element using a resistance component of a semiconductor layer and a PN junction capacitance element are formed in one semiconductor chip. 5 In the transistor set forth in claim 1,
The transistor element has a plurality of transistor cells formed on one semiconductor chip, and the semiconductor element has a resistance element using a resistance component of a semiconductor layer and a PN junction capacitance element formed on one semiconductor chip, A transistor characterized in that the number of the semiconductor elements is the same as the number of the transistor cells. 6 In the transistor set forth in claim 1,
A transistor characterized in that the capacitive element of the semiconductor element is formed by forming a counter electrode on a semiconductor chip with a high dielectric layer interposed therebetween.