JPS59147594A - Time division exchange circuit - Google Patents

Abstract

PURPOSE:To reduce the amount of a circuit and to attain exchange of large scale by arranging a memory cell controlling the switching of each gate of a gate matrix in parallel at all times in the form of matrix and providing a control memory forming the entire components as one RAM. CONSTITUTION:A serial input data for one frame's share on an incoming highway 1 is expanded spatially (data T-bit of T time slot to a position corresponding to each bit of register 21) on an incoming shift register (serial input, parallel output) 21. Then, the data is inputted to a gate matrix 22 and the data for one frame's share after being exchanged spatially is set on an outgoing shift register (parallel input, serial output) 23. Each gate of the matrix 22 is controlled always for switching for full bits at the same time based on the content of a position corresponding to each bit of a memory cell group 31 in which a specific data is set in advance. The data for one frame's share set to the register 23 is outputted serially on the outgoing highway 2.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、時分割交換回路に闘し、特に高集積回路技術
を用いて構成される時分割データ交換回路に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION FIELD OF APPLICATION OF THE INVENTION The present invention addresses time-division switching circuits and particularly relates to time-division data switching circuits constructed using highly integrated circuit technology.

〔従来技術〕[Prior art]

り四スバ交換機や従来の電子交換機（例えばＤ１０型）
等の交換機の通話路が、空間的に配置されたスイッチの
接点群を機械的に開閉することにより交換接続を行って
いる（空間分割交換）のに対して、ディジタル交換機で
は、音声等の伝達すべき情報を通話路上に時分割多重化
しておき、その時間的な位置を入れ替えたり、ハイウェ
イ上ノ１信号を他のハイウェイに移し替えたりすること
により交換接続を行う（時分割交換）。時分割多重化さ
れているハイウェイ上のデータを交換する時分割交換回
路としては、例えば特開昭５５〜５６６９３号余報に記
載の構成がある。これは、第１図に示すように、入ハイ
ウェイ１から入力される１フレ一ム分（Ｔタイムスロッ
ト）のデータは入側シフトレジスタ２１に入って空間的
に展開され、次にそのデータはゲート・マトリクス２２
で空間的に交換された後、出側シフトレジスタ２３ヘセ
ツドされる。four-way switchboard or conventional electronic switchboard (e.g. D10 type)
On the other hand, in digital exchanges, the communication paths of exchanges such as Information to be communicated is time-division multiplexed on the communication path, and exchange connections are performed by swapping their temporal positions or transferring the No. 1 signal on a highway to another highway (time-division exchange). As a time division exchange circuit for exchanging time division multiplexed data on the highway, there is a configuration described in, for example, Japanese Patent Laid-Open Nos. 55-56693. This is because, as shown in FIG. 1, data for one frame (T time slots) inputted from the input highway 1 enters the input shift register 21 and is expanded spatially, and then the data is gate matrix 22
After being spatially exchanged at , the signals are transferred to the output shift register 23 .

ゲート・マトリクス２２の各ゲートは、あらかじめ特定
のデータをセットしであるシ７トレジスタ群２４の内容
によってその開閉が制御されている。出側シフトレジス
タ２３にセットされた１フレ一ム分のデータは、出ハイ
ウエイ２上へ直列に出力される。この結果、入ハイウエ
イ１上のタイムスロット位置が変換されて出ハイウエイ
２上へ現われ時分割交換動作を実現している。The opening and closing of each gate in the gate matrix 22 is controlled by the contents of a gate register group 24 in which specific data is set in advance. The data for one frame set in the output shift register 23 is outputted onto the output highway 2 in series. As a result, the time slot position on the inbound highway 1 is converted and appears on the outbound highway 2, realizing a time-sharing exchange operation.

従ってこの回路をＬＳＩ化する場合、少くとも１２個の
ゲート（ゲート・マトリクス２２相当分）とＴ２　　ビ
ットのジアドレジスタメモリとを１チツプに集積化する
必要がある。Therefore, when implementing this circuit into an LSI, it is necessary to integrate at least 12 gates (equivalent to 22 gate matrices) and a T2-bit diad register memory into one chip.

第１図に示すシフトレジスタ群２４を、高集積化に向い
ているＣＭＯ８回路で構成した場合、１ビット当りの所
要トランジスタ（以下Ｔｒと略す）数は、リフレッシュ
を必要とするダイナシック形回路でも８Ｔ程度、リフレ
ッシュが不要なスタテインク形回路では２倍の１６Ｔｒ
程度を必要とする。When the shift register group 24 shown in FIG. 1 is configured with CMO8 circuits suitable for high integration, the number of transistors (hereinafter abbreviated as Tr) required per one bit is small even in a dynamic type circuit that requires refreshing. Approximately 8T, twice as high as 16Tr for state-ink circuits that do not require refresh.
It requires a degree.

一方、ゲートは通常２人カアンドゲートが４Ｔｒ程度で
構成できる。このことから、第１図に示す回路をＬＳＩ
化した場合の必要回路量（Ｔ数）の大部分は制御用シフ
）レジスタによって占められる。集積回路技術が許す範
囲（一定Ｔｒ数の範囲）で、できるだけ規模の大きい（
タイムスロット数Ｔの大きい）交換回路を実現するため
、ゲートの制御をより少ない回路量で行える方法が望ま
れていた。On the other hand, the gate can usually be configured with about 4 Tr for two people. From this, it can be concluded that the circuit shown in Fig. 1 is an LSI
In this case, most of the required circuit amount (T number) is occupied by the control shift register. The scale is as large as possible within the range allowed by integrated circuit technology (within a certain number of transistors).
In order to realize a switching circuit (with a large number of time slots T), there has been a desire for a method that can control gates with a smaller amount of circuitry.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、このような要求を満足させるため、シ
フトレジスタ群に付加されたゲート制御機能を少ない回
路量で実現し、ＬＳＩ化した際、できるだけ大規模の交
換を行うことが可能な時分割交換回路を提供することに
ある。In order to satisfy such requirements, the purpose of the present invention is to realize a gate control function added to a group of shift registers with a small amount of circuitry, and when it is possible to perform as large-scale replacement as possible when integrated into an LSI. The object of the present invention is to provide a split switching circuit.

〔発明の概要〕[Summary of the invention]

時分割多重された入ハイウェイからのデータを展開する
入側シフトレジスタと、出ハイウェイに送出するデータ
を集束する出側シフ）レジスタと、上記両シフトレジス
タの間に位置するゲート・マトリクスを設け、入ハイウ
ェイからの１フレ一ム分の入力データを上記入側シフト
レジスタで空間的に展開した後、上記ゲート・マ）　Ｉ
Ｊクスで空間的に交換し、上記出側シフトレジスタから
時分割多重形式の出力データを出ハイウェイに送出する
時分割交換回路において、上記ゲート・マトリクスの各
ゲートの開閉を常時並列に制御するメモリ・セルをマト
リクス状に配列し、全体を１つのランダム・アクセス・
メモリの構成にした制御メモリを設けることに特徴があ
る。An ingress shift register that expands the time-division multiplexed data from the ingress highway, an egress shift register that focuses the data to be sent to the egress highway, and a gate matrix located between the two shift registers, After spatially expanding one frame worth of input data from the input highway in the input shift register,
A memory that always controls the opening and closing of each gate of the gate matrix in parallel in a time division exchange circuit that spatially exchanges data in a J-box and sends output data in a time division multiplex format from the output shift register to the output highway.・Arrange the cells in a matrix and use one random access ・
A feature is that a control memory configured as a memory is provided.

〔発明の実施例〕[Embodiments of the invention]

第２図は、本発明の実施例を示す時分割交換回路の構成
図である。FIG. 2 is a block diagram of a time division switching circuit showing an embodiment of the present invention.

本発明においては、時分割多重された入ハイウェイ１か
らのデータを展開する入側シフトレジスタ２１と、゛出
ハイウェイ２に送出するデータを集束する出側シフ）レ
ジスタ２３と、これら両シフトレジスタ２１．２３の間
に位置するゲート・マトリクス２２とを、従来と同じよ
うに配置する。In the present invention, an input shift register 21 for expanding time-division multiplexed data from the input highway 1, an output shift register 23 for concentrating data to be sent to the output highway 2, and both of these shift registers 21 .23 and the gate matrix 22 are arranged in the same manner as in the conventional case.

しかし、第１図のゲート・マトリクス２２のオン・オフ
を個々に制御するシフトレジスタ群２４を削除し、それ
に相当するものとして、制御メモリすなわちメモリ・セ
ル群（ＴＸＴビット）３１を新たに設ける。このメモリ
・セル群３１は、通常のＭＯＳ　　ＲＡＭ（ランダム・
アクセス・メモリ）と同一技術で製作すれば、ダイナミ
ック形の場合にはＩＴ／ビットで構成でき、シフトレジ
スタで製作した場合の８Ｔｒ／ビツトに比べて全体の回
路量を大幅に減少することができる。また、行選択回路
３２、列選択回路３３、入出力制御回路３４は、通常の
ＲＡＭと全く同一でよい。ただし、通常のＲＡＭは、入
出力制御回路３４を通して１時刻には１つのアドレスに
対する書込みまたは読出ししかできないが、第２図に示
す入出力制御囲路舎からは同時に（ＴＸＴ）ビットの内
容が（ＴＸＴ）個のゲートの開閉を制御するようＬＳＩ
内部で各メモリ・セル３１の並列出力を取り出すような
ゲート・マトリクス制御縁３５を施しである。このため
、１ビット当りの回路量が少ないＲＡＭの構成を利用し
て、第１図に示す回路と同じ交換機能を実現できること
となる。However, the shift register group 24 that individually controls on/off of the gate matrix 22 in FIG. 1 is deleted, and a control memory, that is, a memory cell group (TXT bit) 31 is newly provided as a corresponding one. This memory cell group 31 is a normal MOS RAM (random
If it is manufactured using the same technology as the access memory (access memory), it can be configured with IT/bit in the case of a dynamic type, and the overall circuit amount can be significantly reduced compared to 8Tr/bit when manufactured with a shift register. . Furthermore, the row selection circuit 32, column selection circuit 33, and input/output control circuit 34 may be completely the same as a normal RAM. However, although a normal RAM can only write to or read from one address at a time through the input/output control circuit 34, the contents of the (TXT) bit can be read from the input/output control enclosure shown in FIG. TXT) LSI to control the opening and closing of gates.
A gate matrix control edge 35 is provided internally to take out the parallel outputs of each memory cell 31. Therefore, the same exchange function as the circuit shown in FIG. 1 can be realized by using a RAM configuration with a small amount of circuitry per bit.

なお、第２図に示すような、通常のＲＡＭと同じ入出力
制御囲路３４によると、特定アドレスの内容を書替える
時に必要なアクセスタイムとじては、もちろん通常のＲ
ＡＭと同程度の時間を要する。しかし、本発明の回路構
成では、１７レームの全情報をシフトレジスタ２１によ
って空間展開してからゲート・マトリクス２２を用いて
瞬時に交換する方式であるため、ゲーＢＨυ御情報は１
フレームの最後の時刻で確定していればよく、それ以前
の時間には書替え中、保守読出し中、あるいはダイナミ
ック形の場合はリフレッシュ中であっても何ら交換機能
を損うこととならない。Note that, as shown in FIG. 2, the input/output control circuit 34 is the same as that of a normal RAM, so the access time required to rewrite the contents of a specific address is, of course, limited to the normal RAM.
It takes about the same amount of time as AM. However, in the circuit configuration of the present invention, all the information of 17 frames is spatially expanded by the shift register 21 and then instantly exchanged using the gate matrix 22, so the game BHυ control information is
It only needs to be fixed at the last time of the frame, and even if it is during rewriting, maintenance reading, or refreshing in the case of a dynamic type, the exchange function will not be impaired at any time before that.

第２図の回路における動作は、次のとおりである。The operation of the circuit of FIG. 2 is as follows.

入ハイウエイ１上の１フレ一ム分の直列入力データが入
側シフトレジスタ（直列人力、並列出力）２１上へ空間
的に（Ｔタイムスロットのｆ−夕Ｔビットが、入側シフ
トレジスタ２１の各ビット対応位置に）展開される。The serial input data for one frame on the input highway 1 is spatially transferred to the input shift register (serial input, parallel output) 21 (the f-t bit of the T time slot is input to the input shift register 21). (in the corresponding position of each bit).

次に、そのデータはゲート・マトリクス（空間スイッチ
）２２へ入力され、ぞのゲート・マトリクス２２で空間
的に交換された後の１フレ一ム分のデータが出側シフト
レジスタ（並列入力、直列出力）２３上ヘセツトされる
。ここで、ゲート・マトリクス２２の各ゲートは、あら
かじめ特定のデータをセットしであるメモリ・セル群３
１の各ビット対応位置の内容によって、全ピット会同時
に常時開閉が制御されている。出側シフトレジスタ２３
にセットされたｌフレーム分のデータは出ハイウエイ２
上へ直列に出力される。Next, the data is input to the gate matrix (spatial switch) 22, and the data for one frame after being spatially exchanged in each gate matrix 22 is transferred to the output shift register (parallel input, serial input). Output) is set to 23. Here, each gate of the gate matrix 22 is set with specific data in advance and is connected to a memory cell group 3.
Depending on the contents of each bit corresponding position of 1, opening/closing of all pits is controlled at the same time. Output shift register 23
The data for l frames set in
output in series upwards.

第５図は、第２図の制御メモリの１フレーム内の動作時
間割付は例を示す図である。FIG. 5 is a diagram showing an example of the operation time allocation within one frame of the control memory in FIG. 2.

第３図では、ｌフレームを構成する同期情報およびタイ
ムスロット番号１〜Ｔのデータが入側シフトレジスタ２
１に入力している期間に、制御メモリではリフレッシュ
動作および読み出し、舊き込みを行い、最後のタイムス
ロット番号Ｔが入力し終る前にゲート・マトリクス２２
に対して情報を送出し、次の１フレームの同期情報の時
間内にゲート・マトリクス２２による交換動作を行う。In FIG. 3, synchronization information constituting an l frame and data of time slot numbers 1 to T are stored in the input shift register 2.
1, the control memory performs a refresh operation, readout, and input, and before the last time slot number T is input, the gate matrix 22
The gate matrix 22 performs an exchange operation within the time of the next frame of synchronization information.

したがって、アクセス速度の遅いＲＡＭの構成を利用し
ても、１フレームの時間内にメモリの内容を複数ケ所書
替えることは十分可能である。また、交換情報の速度（
人、出ハイウェイのビットレート）も、従来の第１図に
示される回路と同様、人。Therefore, even if a RAM configuration with a slow access speed is used, it is still possible to rewrite the contents of the memory at a plurality of locations within the time of one frame. Also, the speed of exchange information (
bit rate) is also the same as the conventional circuit shown in FIG.

出力シフトレジスタ２１．２３の速度限界まで動作可能
である。It is possible to operate up to the speed limit of the output shift registers 21 and 23.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明によれば、ゲート・マ）　
ＩＪクスの各ゲートの制御を、通常のＲＡＭと同一の回
路により行うことができるので、制御メモリの回路量を
減少できる。したがって、ＬＳＩ化した際のトランジス
タ数を少なくてよく、ＬＳＩ化交換回路として回路量の
割に大規模な交換機能を実現できる利点がある。As explained above, according to the present invention, the gate
Since each gate of the IJ can be controlled by the same circuit as a normal RAM, the amount of circuitry in the control memory can be reduced. Therefore, the number of transistors required when integrated into an LSI is advantageous, and an LSI switching circuit can realize a large-scale switching function relative to the amount of circuitry.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来の時分割交換回路の構成図、第２図は本発
明の実施例を示す時分割交換回路の構成図、第３図は第
２図の回路における動作時間の割付は例を示す図である
。 ｌ：入ハイウェイ、２：出ハイウェイ、２１−入側シフ
トレジスタ、２２：ゲート・マトリクス、２３：出側シ
フトレジスタ、２４：制御用シフトレジスタＩｈ”　、
３１　：メモリ・セル群、３２：行選択回路、３３二列
選択属路、３４＝入出力制御回１ｍ、３．５：ゲート・
マトリクス制御線。Fig. 1 is a block diagram of a conventional time division switching circuit, Fig. 2 is a block diagram of a time division switching circuit showing an embodiment of the present invention, and Fig. 3 shows an example of the allocation of operating times in the circuit of Fig. 2. FIG. l: input highway, 2: output highway, 21-input shift register, 22: gate matrix, 23: output shift register, 24: control shift register Ih",
31: Memory cell group, 32: Row selection circuit, 33 2nd column selection route, 34 = I/O control circuit 1m, 3.5: Gate
Matrix control line.

Claims (1)

【特許請求の範囲】[Claims] 入ハイウェイからの１フレ一ム分の入力データを入側シ
フトレジスタで空間的に展開した後、ゲート・マ）＋１
クスで空間的に交換し、出側シフトレジスタから時分割
多重形式の出力データを出ハイウェイに送出する時分割
交換回路において、上記ゲート・マトリクスの各ゲート
の開閉を常時並列に制御するメモリ・セルをマトリクス
状に配列し、該マトリクス状の全体を１つのランダム・
アクセス・メモリの構成にした制御メモリを設けること
を特徴とする時分割交換回路。After spatially expanding one frame worth of input data from the input highway in the input shift register, the gate
In a time division exchange circuit that spatially exchanges data in a matrix and sends output data in a time division multiplex format from an output shift register to an output highway, a memory cell that always controls the opening and closing of each gate in the gate matrix in parallel. are arranged in a matrix, and the entire matrix is divided into one random
A time division switching circuit characterized in that a control memory configured as an access memory is provided.