JPS59144248A - Cmi encoding and decoding circuit - Google Patents

Abstract

PURPOSE:To obtain a small-sized, inexpensive CMI encoding and decoding circuit to be operated at a high speed without any adjustment by composing all circuits of digital logical circuits which is operated by a clock signal in a CMI transmission period. CONSTITUTION:A CMI signal from a terminal 1 is inputted to a differentiation circuit 8, and the clock signal (c) for the CMI transmission period which synchronizes with a CMI input signal from a terminal 7 is inputted to the circuit 8, clock frequency dividing circuit 9, and a delay circuit 10. The circuit 9 inputs a frequency-divided clock signal (c') for an NRZ transmission period whose phase is determined by a signal (g) to the circuit 10. The circuit 10 delays the signal (c') by an integral multiple of the CMI transmission period and inputs the output signal c'' to a decoding circuit 11. The circuit 11 inputs the CMI signal and signals (c) and (c'') to generate the composite timing signal of the CMI signal, and the CMI input signal is converted by the timing signal into an NRZ code, which is outputted.

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は、ＣＭＩＭ号の入力信号を通常のＮＲＺ符号の
信号に複合化する回路に関する。TECHNICAL FIELD The present invention relates to a circuit for decoding a CMIM code input signal into a normal NRZ code signal.

ＣＭ　Ｉ　（Ｃｏｒｄｅｄ　Ｍａｒｋ　Ｉｎｖｅｒｓｉ
ｏｎ　）符号とは、伝送符号の１つであり、通常のＮＲ
Ｚ符号の”０”が０１”の２ビツトに変換され、ＮＲＺ
符号の′１”は、１００″または１１″の２ビツトで交
互に送出される符号である。従って、ＣＭ■符号の１ビ
ツトの伝送周期は、ＮＲＺ符号の１ビツトの伝送周期の
半分である。この符号は、平衡符号であること、タイミ
ング抽出が容易であること。CM I (Corded Mark Inversi)
on ) code is one of the transmission codes, and is a normal NR
“0” of Z code is converted to 2 bits of 01, and NRZ
The code '1' is a code that is sent alternately with 2 bits of 100'' or 11''. Therefore, the transmission period of 1 bit of the CM code is half the transmission period of 1 bit of the NRZ code. .This code should be a balanced code and timing extraction should be easy.

比較的簡単な回路で作成および復号が可能であること等
によｐ広く用いられている。特に長距離を電気または光
信号で伝送する場合には、平衡符号であることから、受
信回路の増幅回路が簡単になるためにＣＭ　Ｉ符号が有
利とされている。It is widely used because it can be created and decoded with a relatively simple circuit. In particular, when transmitting electrical or optical signals over long distances, the CMI code is considered advantageous because it is a balanced code and the amplification circuit of the receiving circuit can be simplified.

従来技術 第１図は、従来のＣＭＩ符号復号化回路の一例を示すブ
ロック図である。すなわち、入力端子１に入力したＣＭ
Ｉ符号の受信信号を、排他的ＮＯＲ回路４の１力の入力
に入力させ、該排他的ＮＯＲ回路４の他方の入力には、
前記受信信号を遅延回路３によってＩＣＭＩ伝送周期だ
け遅延させた信号を入力させる。そして、該排他的ＮＯ
Ｒ回路４の出力をＤ型フリップフロップ５のデータ人力
りに入力させる。Ｄ型フリップフロップ５のクロック人
力Ｃには、入力端子２からＣＭＩ伝送周期の２倍に等し
い繰返し周期（ＮＲＺ伝送周期）を持つクロック信号が
入力されていて、該クロック信号の立上りごとにデータ
人力りの状態がセットされ出力端子６へ出力される。BACKGROUND OF THE INVENTION FIG. 1 is a block diagram showing an example of a conventional CMI code/decoding circuit. In other words, the CM input to input terminal 1
The received signal of the I code is input to one input of the exclusive NOR circuit 4, and the other input of the exclusive NOR circuit 4 is
A signal obtained by delaying the received signal by the ICMI transmission period by a delay circuit 3 is input. and said exclusive no.
The output of the R circuit 4 is input to the data output of the D type flip-flop 5. A clock signal having a repetition period (NRZ transmission period) equal to twice the CMI transmission period is input from the input terminal 2 to the clock signal C of the D-type flip-flop 5, and the data signal is input at each rising edge of the clock signal. The next state is set and output to the output terminal 6.

上述の復号化回路は、入力信号が０１”であるときは排
他的ＮＯＲ回路４の出力（２ビツト）の後半のビットが
“０″となシ、入力信号が００”または”　１１　”で
ろるときは、排他的ＮＯＲ回路４の出力の後半のビット
はいずれも′ｌ゛′となるから、排他的ＮＯＲ回路４の
出力の後半のビットをＮＲＺ周期のクロックによってフ
リップ７０ツブ５にセットすれば、７リツプフロツ″′
ブ５の出力には入力ＣＭＩ符号がＮＲＺ符号に復号され
た符号が出力される。ＣＭＩ入力信号の前半か後半かの
区別は、ＣＭＩ符号では′１″から＊　Ｏｎへの変化が
対になっている２ビツトの始めまたは終υにだけに起こ
夛（起こらないこともある）、２ビツトの中間では起こ
らないという性質を使って容易に行なうことができる。In the above decoding circuit, when the input signal is "01", the latter bit of the output (2 bits) of the exclusive NOR circuit 4 is "0", and the input signal is "00" or "11". In this case, the latter bits of the output of the exclusive NOR circuit 4 are all 'l'', so if the latter bits of the output of the exclusive NOR circuit 4 are set in the flip 70 knob 5 by the NRZ cycle clock, , 7 lip flops''
A code obtained by decoding the input CMI code into an NRZ code is output from the block 5. The distinction between the first half and the second half of a CMI input signal is that in the CMI code, a change from '1'' to *On occurs only at the beginning or end of a pair of 2 bits (sometimes it does not occur). This can be easily done by using the property that it does not occur between two bits.

上述の従来回路は、特に高速伝送の場合には遅延回路３
の遅延時間の精度が厳しく要求されるため、遅延線を使
った時間調整をしなければならないという欠点があｐ１
集積回路化に適さない。遅　　　−延線を使用しないで
、ＣＭＩクロックによって動作するデジタル遅延器を使
用すると、復号に、２種類のクロックが必要となり、ま
た、２種類のクロックの位相を合わせなければならない
。In the conventional circuit described above, especially in the case of high-speed transmission, the delay circuit 3
The disadvantage of p1 is that it requires time adjustment using a delay line, as the precision of the delay time is strictly required.
Not suitable for integrated circuits. If a digital delay device operated by the CMI clock is used without using a delay line, two types of clocks are required for decoding, and the phases of the two types of clocks must be matched.

発明の目的 本発明の目的は、上述の従来の欠点を解決し、遅延線を
用いないで、すべてデジタル論理回路で構成されて調整
の必要がなく、集積回路化に適したＣＭＩ符号復号化回
路を提供することにある。OBJECTS OF THE INVENTION It is an object of the present invention to solve the above-mentioned conventional drawbacks, and to provide a CMI code/decoder circuit that does not use a delay line, is entirely composed of digital logic circuits, does not require adjustment, and is suitable for integrated circuit implementation. Our goal is to provide the following.

発明の構成 本発明の復号化回路は、ＣＭＩ入力信号をＮＲＺ符号に
復号化するＣＭＩ符号復号化回路において、ＣＭＩ入力
信号を入力しＣＭＩ入力信号の１”から”０”への変化
点を検出する微分回路と、ＣＭＩ入力信号に同期したＣ
ＭＩ伝送周期のクロック信号と上記微分回路の出力とを
入力し上記微分回路の出力によって位相が決定されたＮ
ＲＺ伝送周期の分周クロック信号を出力するクロック分
周回路と、該クロック分周回路の出力を前記ＣＭＩ伝送
周期の整数倍遅延させる遅延回路と、前記ＣＭＩ入力信
号とＣＩＶＩ　Ｉ伝送周期のクロック信号と上記遅延回
路の出力信号とを入力し前記遅延回路の出力信号とＣＭ
Ｉ伝送周期のクロック信号とによってＣＭＩ入力信号の
腹合化タイミング信号を作成し該タイミング信号によっ
てＣＭＩ入力信号をＮＲＺ符号に変換出力する復号化回
路とを備えたことを特徴とする。Structure of the Invention The decoding circuit of the present invention is a CMI code decoding circuit that decodes a CMI input signal into an NRZ code.The decoding circuit receives a CMI input signal and detects a change point from 1" to "0" in the CMI input signal. A differentiating circuit that performs
The clock signal of the MI transmission period and the output of the differentiating circuit are input, and the phase is determined by the output of the differentiating circuit.
a clock frequency divider circuit that outputs a divided clock signal with an RZ transmission period; a delay circuit that delays the output of the clock frequency divider circuit by an integral multiple of the CMI transmission period; and a clock signal with the CMI input signal and CIVI I transmission period. and the output signal of the delay circuit, and the output signal of the delay circuit and the CM
The present invention is characterized in that it includes a decoding circuit that creates a timing signal for adjusting the CMI input signal using a clock signal having an I transmission period, and converts and outputs the CMI input signal into an NRZ code using the timing signal.

発明の実施例 次に、本発明について、図面を参照して詳細に説明する
。Embodiments of the Invention Next, the present invention will be described in detail with reference to the drawings.

第２図は、本発明の一実施例を示すブロック図である。FIG. 2 is a block diagram showing one embodiment of the present invention.

すなわち、ＣＭＩ入力信号を入力し、ＣＭＩ入力信号が
′″１”からθ″へ変化したことを検出する微分回路８
と、該微分回路８の出力によって位相が決定されＣＭＩ
入力信号に同期したＣＭＩ伝送周期のクロッ、り信号を
分周するクロック分周回路９と、クロック分周回路９の
出力をＣＭＩ伝送周期の整数倍遅延させる遅延回路１０
と、該遅延回路１０の出力および前記ＣＭＩ入力信号と
ＣＭＩ伝送拘期のクロック信号とを入力し、ＣＭ　Ｉ伝
送周期のクロック信号を前記遅延回路１０の出力によっ
て開閉するゲートを通すことによって復合化のタイミン
グ信号を作成し該タイミング信号によって入力ＣＭＩ符
号をＮＲＺ符号に変換出力する復号化回路１１とを備え
ている。That is, a differentiating circuit 8 receives the CMI input signal and detects that the CMI input signal changes from ``1'' to θ''.
The phase is determined by the output of the differentiating circuit 8, and the CMI
A clock frequency divider circuit 9 that frequency divides a clock signal with a CMI transmission cycle synchronized with an input signal, and a delay circuit 10 that delays the output of the clock frequency divider circuit 9 by an integral multiple of the CMI transmission cycle.
The output of the delay circuit 10, the CMI input signal, and the CMI transmission lock clock signal are input, and the clock signal of the CMI transmission period is decoded by passing through a gate that is opened and closed by the output of the delay circuit 10. The decoding circuit 11 generates a timing signal and converts an input CMI code into an NRZ code using the timing signal.

第３図は、第２図の各部の詳細な構成例を示すブロック
図である。微分回路８Ｖｉ、フリップフロップ１３．１
４の縦続接続回路と、フリ、ツブフロップ１４の出力と
フリップフロップ１３の出力をインバータ】５によって
反転された信号とを入力するＮＡＮＤ回路１６とで構成
する。フリップフロップ１３゜１４のクロック端子Ｃに
は、端子７から入力するＣＭＩ伝送周期のクロック信号
Ｃが入力されている。該微分回路８ｉｄ、ＣＭＩ入力信
号が１”から０”へ変化したことを検出して１クロック
期間出力をローレベルにする回路である。FIG. 3 is a block diagram showing a detailed configuration example of each part in FIG. 2. Differential circuit 8Vi, flip-flop 13.1
4 and a NAND circuit 16 which receives a signal obtained by inverting the output of the flip-flop 14 and the output of the flip-flop 13 by an inverter 5. A clock signal C having a CMI transmission cycle input from the terminal 7 is input to the clock terminal C of the flip-flops 13 and 14. The differentiating circuit 8id is a circuit that detects that the CMI input signal changes from 1'' to 0'' and outputs a low level for one clock period.

すなわち、入力信号が１”の次に′０″になった場合、
最初の′１”がフリップフロップ１４にセットされ、次
の′０”が７リツプフロツプ１３にセットされたとき、
インバータ１５の出力がノ・イレペルとな、ＣＸＮＡＮ
Ｄ回路１６の２つの入力が共にハイレベルとなってＮＡ
ＮＤ回路１６の出力がローレベルとなり、次のクロック
では、フリップフロップ１４の出力がローレベルになっ
て、ＮＡＮＤ回路１６の出力はノ・イレベルとなる。微
分回路は、クロック信号を使用しないで例えばＣＭＩ入
力信号のみによシその１”から０”への変化点でパルス
を発生するような回路（例えば単なるコンデンサと整流
器）であってもよい。In other words, if the input signal becomes 1" then 0",
When the first '1' is set in the flip-flop 14 and the next '0' is set in the 7-lip-flop 13,
If the output of inverter 15 is abnormal, CXNAN
The two inputs of the D circuit 16 are both high level and NA
The output of the ND circuit 16 becomes a low level, and at the next clock, the output of the flip-flop 14 becomes a low level, and the output of the NAND circuit 16 becomes a NO level. The differentiator circuit may be a circuit (for example, a simple capacitor and rectifier) that generates a pulse at the 1" to 0" change point based on only the CMI input signal, without using a clock signal.

分周回路９は、微分回路８の出力をアンド回路１７の一
方の入力に入力させ、アンド回路１７の出力をフリップ
フロップ１８のＤ入力に接続し、フリップフロップ１８
の出力をインバータ１９で反転させて前記アンド回路１
７のもう一方の入力に入力させる。上記フリップフロッ
プ１８のクロック端子Ｃには端子７からＣＭＩ周期のク
ロックが入力されている。従って、該分周回路９は、微
分回路８の出力がノ・イレベルのとき（通常）は、入力
クロックの１／２分周回路として動作しＮＲＺ伝送周期
の分周クロック信号を出力する。そして、微分回路８の
出力がローレベルになると、アンド回路１７の出力がロ
ーレベルとカリ、フリップフロップ１８にはθ″がセッ
トされ、、インバータ１９からは１クロック期間“１″
が出力される。The frequency dividing circuit 9 inputs the output of the differentiating circuit 8 to one input of the AND circuit 17, connects the output of the AND circuit 17 to the D input of the flip-flop 18, and connects the output of the AND circuit 17 to the D input of the flip-flop 18.
The inverter 19 inverts the output of the AND circuit 1.
input to the other input of 7. A CMI cycle clock is input from the terminal 7 to the clock terminal C of the flip-flop 18. Therefore, when the output of the differentiating circuit 8 is at the NO level (normally), the frequency dividing circuit 9 operates as a 1/2 frequency dividing circuit of the input clock and outputs a frequency divided clock signal of the NRZ transmission period. Then, when the output of the differentiating circuit 8 becomes low level, the output of the AND circuit 17 becomes low level, the flip-flop 18 is set to θ'', and the inverter 19 outputs "1" for one clock period.
is output.

すなわち、ＣＭＩ入力符号が′１”から０”に変化する
たびに、フリップ７０ツブ１８に０”をセットすること
によし、分周出力信号の位相を決定することができる。That is, by setting the flip 70 knob 18 to 0'' each time the CMI input code changes from 1 to 0, the phase of the frequency-divided output signal can be determined.

遅延回路１０は、例えばフリップフロップ２０〜２３の
４段接続によって構成される。この必要性については後
述する。The delay circuit 10 is configured by, for example, a four-stage connection of flip-flops 20 to 23. This necessity will be discussed later.

復号化回路１１は、フリップフロップ２４．２５の縦続
接続回路と、フリップフロップ２４と２５の出力を入力
する排他的ＮＯＲ回路２６と、クロック信号Ｃを反転さ
せるインバータ２９と、該インバータ２９の出力と前記
遅延回路１０の出力とを入力し後号化タイミング信号を
作成出力するアンド回路２８と、前記排他的ＮＯＲ回路
２６の出力をデータ人力りに入力させ、前記アンド回路
側の出力する後号化タイミング信号Ｃ″をクロック入力
端子Ｃに入力させるフリップフロップ２７とで構成され
、該フリップフロップ２７の出力によってＣＭＩ入力信
号がＮＲＺ符号に変換され復号化された信号を端子６か
ら送出する。復号化回路１１では、ＣＭ、　Ｉ入力信号
が先ずフリップフロップ２４にセットされ、’ＩＣＭＩ
伝送周期遅れてフリップフロップ２５にセットされる。The decoding circuit 11 includes a cascade circuit of flip-flops 24 and 25, an exclusive NOR circuit 26 inputting the outputs of the flip-flops 24 and 25, an inverter 29 for inverting the clock signal C, and the output of the inverter 29. An AND circuit 28 inputs the output of the delay circuit 10 to create and output a post-coding timing signal, and inputs the output of the exclusive NOR circuit 26 to a data manual, and outputs a post-coding timing signal from the AND circuit side. The CMI input signal is converted into an NRZ code by the output of the flip-flop 27, and the decoded signal is sent out from the terminal 6.Decoding In the circuit 11, the CM and I input signals are first set in the flip-flop 24, and 'ICMI
It is set in the flip-flop 25 with a delay in the transmission period.

フリップフロップ２５は、第１図に示した従来例の遅延
回路３に相当するものであり、無峙整で遅延線より高精
度の遅延動作が行なわれる。インバータ２９で極性反転
されたＣＭＩ伝送周期のクロック信号Ｃが遅延回路１０
の出力によって２個のうち１４β］のパルスが選択され
て復号化のためのタイミング信号Ｃ＃が作成される。該
タイミング信号σ“がフリップフロップ２７のクロック
入力端子Ｃへ供給される。これによジ、排他的ＮＯＲ回
路２６の出力を７リツプフロツプ２７にセットするタイ
ミングが決定される。フリップフロップ２７からは、第
１図で説明した従来例と同様に復号化された符号が出力
される。The flip-flop 25 corresponds to the conventional delay circuit 3 shown in FIG. 1, and performs a delay operation with higher precision than a delay line with non-alignment. The clock signal C of the CMI transmission period whose polarity is inverted by the inverter 29 is sent to the delay circuit 10.
Out of the two pulses, 14β] is selected by the output of , and a timing signal C# for decoding is created. The timing signal σ" is supplied to the clock input terminal C of the flip-flop 27. This determines the timing for setting the output of the exclusive NOR circuit 26 to the 7-lip flop 27. The decoded code is output in the same way as in the conventional example explained in FIG.

次に、本実施例の動作について説明する。第４図は、符
号則誤９のないＣＭＩ入力信号が入力した場合の各部信
号を示すタイムチャートである。Next, the operation of this embodiment will be explained. FIG. 4 is a time chart showing signals of various parts when a CMI input signal without code rule error 9 is input.

同図（ａ）に示すＮＲＺ符号″０″　＊　　Ｚｌｌｌ”
。NRZ code “0” * Zllll” shown in Figure (a)
.

１”　、”１″に対応するＣ　Ｍ　Ｉ符号は、同図（ｂ
）に示すように′０１”、′０１”、”ｏｏ”、′″１
１”。The CMI codes corresponding to ``1'' and ``1'' are shown in the same figure (b
) as shown in ``01'', ``01'', ``oo'', ``''1
1”.

“００”となる。入力端子１から上記ＣＭＩ符号が入力
し、入力端子７から同図（ｃ）に示すようなＣＭＩ伝送
周期のクロックＣが入力する。同図（ｄ）はフリップフ
ロップ１３（第３図参照）の出力信号を示し、同図（ｅ
）はフリップフロップ１４の４出力化号を示す。従って
微分回路８の出力信号ｇｏｄ通常はハイレベルであるが
ＣＭＩ符号が１”から′θ″に変化したときにのみ１ク
ロック期間ローレベルとなる（同図（ｇ）参照）。It becomes “00”. The CMI code mentioned above is input from the input terminal 1, and a clock C having a CMI transmission cycle as shown in FIG. 3(c) is input from the input terminal 7. 3(d) shows the output signal of the flip-flop 13 (see FIG. 3);
) indicates the four-output signal of the flip-flop 14. Therefore, the output signal go of the differentiating circuit 8 is normally at a high level, but becomes a low level for one clock period only when the CMI code changes from 1'' to 'θ'' (see (g) in the figure).

微分回路８の出力イキ号ｇがローレベルの期間に（第３
図に示す）分周回路９のアンド回路１７の出力がローレ
ベルとなり、次のクロックＣの立上シで７リツプフロツ
プ１８にローレベルがセットされ（第４図（ｈ）参照）
、インバータ１９の出力がハイレベルとなる（第４図（
ｉ）参照）。従って、インバータ１９の立上シは、入力
ＣＭＩ符号の２ビツト対の後半のビット中央位置となる
。そして、インバータ１９の出力Ｃ′がハイレベルにな
るとアンド回路１７の一方の入力がハイレベルとなり、
以後微分回路８からのハイレベルによってアンド回路１
７の出力がハイレベルとなシ、アンド回路１７の出力が
クロックＣの立上りごとに７リツプ７０ツブ１８にセッ
トされインバータ１９がら反転出力がアンド回路１７を
介してフリップフロップ１８０入力に帰還されることに
よシ分周動作が行なわれる。従って、分周回路９の出力
する分周クロックＣ′は、第４図（ｉ）に示すように、
クロックＣの２倍の周期（ＮＲＺ伝送周期）でかっ、立
上り時点がＣＭＩ入力符号の２ビツト対の後半のビット
中央位置になるように位相が決定された分周クロック信
号となる。遅延回路１ｏの出力信号ＣＩは、これより４
ＣＭＩ伝送周期だけ遅れて出力されるが、その位相は同
じである（第４図（ｊ）参照）。クロックＣの反転信号
と上述の分周クロックＣ′とが第３図のアンド回路２８
で結合されて、アンド回路２８の出力は第４図（ト）に
示すようなＮＲＺ伝送周期の復合化タイミング信号ＣＩ
Ｉ＆なる。During the period when the output current g of the differentiating circuit 8 is at a low level (the third
The output of the AND circuit 17 of the frequency divider circuit 9 (shown in the figure) becomes a low level, and the 7 lip-flop 18 is set to a low level at the rising edge of the next clock C (see Figure 4 (h)).
, the output of the inverter 19 becomes high level (Fig. 4 (
(see i)). Therefore, the rising edge of the inverter 19 is at the center position of the second half of the 2-bit pair of the input CMI code. Then, when the output C' of the inverter 19 becomes high level, one input of the AND circuit 17 becomes high level,
Thereafter, the high level from the differentiating circuit 8 causes AND circuit 1.
7 is at a high level, the output of the AND circuit 17 is set to the 7 rip 70 block 18 every time the clock C rises, and the inverted output of the inverter 19 is fed back to the input of the flip-flop 180 via the AND circuit 17. In particular, a frequency division operation is carried out. Therefore, the frequency divided clock C' output from the frequency dividing circuit 9 is as shown in FIG. 4(i).
This is a frequency-divided clock signal having a period twice that of clock C (NRZ transmission period) and whose phase is determined so that the rising time is at the center position of the second half bit of the 2-bit pair of the CMI input code. From this, the output signal CI of the delay circuit 1o is 4
Although the signals are output with a delay of the CMI transmission period, their phases are the same (see FIG. 4(j)). The inverted signal of the clock C and the above-mentioned frequency-divided clock C' are connected to the AND circuit 28 in FIG.
The output of the AND circuit 28 is the decoding timing signal CI of the NRZ transmission period as shown in FIG.
I&become.

一方、ＣＭＩ入力信号が復号化回路工１に入力され、ク
ロックＣの立上りごとに７リツプ７０ツブ２４．２５に
逐次セットされるから、排他的ＮＯＲ回路２６の出力は
第４図（ｆ）に示すように、２ビツト対の後半のビット
がＮＲＺ符号と同じ論霧レベルの信号となシ、これを復
号化タイミング信号σ′によって７リツプ７０ンプ２７
にセットすれば、出力端子６には第４図Ｃ１）に示すよ
うなＮＲＺ符号に復号化された符号が出力される。On the other hand, since the CMI input signal is input to the decoding circuit 1 and is successively set to 7 ripples, 70 ripples, and 24.25 every time the clock C rises, the output of the exclusive NOR circuit 26 is as shown in FIG. 4(f). As shown, the latter bit of the 2-bit pair is a signal with the same logic level as the NRZ code, and is processed by the decoding timing signal σ' into 7 rip 70 amplifiers 27.
When set to , a code decoded into an NRZ code as shown in FIG. 4 C1) is output to the output terminal 6.

次に、第５図（ａ）に示すようなＮＲＺ符号”０″。Next, the NRZ code "0" as shown in FIG. 5(a).

０″、″０”　ｌ’１ｌＺｌｔ１”が誤ってＣＭＩ符号
化された同図（ｂ）に示すよりなＣＭＩ入力符号が入力
した場合の動作について説明する。同図は、ＮＲＺ符号
の２ビツト目の０′が誤ったＣＭＩ符号″１０”として
入力された例を示している。0'', ``0''l'1lZlt1'' is erroneously CMI-encoded, and the operation will be described when a CMI input code other than that shown in FIG. 3(b) is input. The figure shows an example in which the second bit 0' of the NRZ code is incorrectly input as a CMI code "10".

なお、同図（Ｃ）はＣＭＩ伝送周期のクロック信号Ｃを
示す。上述の０”誤りが発生すると、ＣＭＩ符号の１”
から０”への変化点１．が２ビツト対の中間で起こるこ
とになる。そして、クリップ７０ツブ１３．１４の出力
が同図（ｄ）　、　（ｅ）に示すようになシ、微分回路
８の出力信号ｇは同図（ｇ）に示すように、正常な場合
に比べてＩＣＭＩ伝送周期だけずれた位相で誤まったロ
ーレベルの信号〆となシ、フリップフロップ１８の出力
が同図（ｈ）に示すようにＩＣＭＩ伝送周期分だけ余分
にローレベルとなる。従って、インバータＩｇの出力す
る分周クロックＣ’ｌｄｌＣＭＩ伝送周期分余分にハイ
レベルとな多位相が乱される（同図（ｉ）参照）。この
誤った分局クロック信号Ｃ′が遅延回路１０を伝送し、
４ＣＭ工伝送周期だけ遅れた位置で誤った分周クロック
信号Ｃ′が出力される（第５図（ｊ）参照）。Note that (C) in the same figure shows the clock signal C of the CMI transmission cycle. When the above 0” error occurs, the CMI code becomes 1”
The change point 1. from 0'' to 0'' occurs in the middle of the 2-bit pair.Then, the output of the clip 70 tube 13. As shown in the same figure (g), the output signal g of the flip-flop 18 is an erroneous low-level signal with a phase shift of the ICMI transmission period compared to the normal case, and the output of the flip-flop 18 is As shown in (h), the level becomes low for an extra ICMI transmission period.Therefore, the multiphase, which goes high for an extra ICMI transmission period, is disturbed (the divided clock C'ldlCMI output from the inverter Ig). (see (i)).This erroneous branch clock signal C' is transmitted through the delay circuit 10,
An erroneous frequency-divided clock signal C' is output at a position delayed by 4 CM transmission periods (see FIG. 5(j)).

すなわち、クロック信号ＣＩの誤シが発生するのはＣＭ
Ｉ符号の′Ｏ”誤シ発生から４ＣＭＩ伝送周期だけ遅れ
た時点であシ、そのとき同図（ロ）に示すように復号化
タイミング信号Ｃ＃には余分なパルスｅが１個追加され
る。この余分なパルスｅによって同図（ｆ）に示すよう
な排他的ＮＯＲ回路２６の出力が７リツプフロツプ２７
にセットされ、第４図Ｖ）に示すような復号化信号が出
力される。このときセットされた符号は、勿論誤りであ
るが、誤り発生時点はＣＭＩ符号の′０”誤り発生から
　４０ＭＩクロック周期だけ遅れ、それ以前においては
′０”誤シのＣＭＩ符号も含めて正しく復号化される。In other words, it is the CM that causes the error in the clock signal CI.
At the time when there is a delay of 4 CMI transmission cycles from the occurrence of the 'O' error in the I code, one extra pulse e is added to the decoding timing signal C# as shown in the same figure (b). Due to this extra pulse e, the output of the exclusive NOR circuit 26 as shown in FIG.
, and a decoded signal as shown in FIG. 4 (V) is output. The code set at this time is of course an error, but the time when the error occurs is delayed by 40 MI clock cycles from the occurrence of the '0' error in the CMI code, and before that, the CMI code including the '0' error is correctly decoded. be converted into

この間において、図示されない符号則誤シ検出回路がＣ
ＭＩ符号則の誤シを発見することが可能である。一般に
ＣＭＩ符号則の誤シを検出する回路は、ＣＭＩ伝送周期
の２倍の周期のクロック信号を使用しているので、その
動作のために正しい位相のＮＲＺ周期のクロック信号が
必要である。本実施例では、ＣＭＩ符号則の誤り発生後
も、４ＣＭＩ伝送周期の間位相が乱れないＮＲＺ周期の
分周クロック信号を発生しているため符号則誤シを確実
に発見することが可能である。上記ＣＭＩ符号則の誤シ
検出回路は、種々の回路が考えられ、符号則誤シの発見
までに必要な期間が異なる。そのため、遅延回路１０に
要求される遅延時間は、上記検出回路の必要とする期間
によって異なる。During this period, the code rule error detection circuit (not shown)
It is possible to discover errors in MI coding rules. Generally, a circuit for detecting an error in the CMI coding rule uses a clock signal with a period twice the CMI transmission period, so a clock signal with an NRZ period of correct phase is required for its operation. In this embodiment, even after an error occurs in the CMI coding rule, a divided clock signal with an NRZ period whose phase is not disturbed for 4 CMI transmission cycles is generated, so it is possible to reliably discover the error in the coding rule. . Various types of circuits can be considered as the CMI code rule error detection circuit, and the period required to detect a code rule error differs. Therefore, the delay time required of the delay circuit 10 differs depending on the period required by the detection circuit.

発明の効果 以上のように、本発明においては、’ＣＭＩ入力符号に
同期したＣＭＩ伝送周期のクロックを分周してＮＲＺ伝
送周期の分周クロック信号を発生させ、該分周クロック
信号の位相を、ＣＭＩ入力信号の１″から′０”への変
化点を検出する微分回路の出力によって決定し、さらに
上記分周クロック信号をＣＭＩ伝送周期の整数倍だけ遅
延させた信号とＣＭＩ伝送周期のクロック信号とによっ
てＮＲＺ伝送周期の復号化タイミング信号を作成して、
該復号化タイミング信号によってＣＭＩ入力信号をＮＲ
Ｚ符号に変換出力するように構成したから、全回路をＣ
ＭＩ伝送絢期のクロック信号によって動作するデジタル
論理回路で構成することが可能である。従来のように、
遅延線による時間調整の必要がなく、小型安価に無調整
で高速動作可能な復号化回路を提供できる効果がある。Effects of the Invention As described above, in the present invention, a clock with a CMI transmission period synchronized with a CMI input code is divided to generate a divided clock signal with an NRZ transmission period, and the phase of the divided clock signal is changed. , is determined by the output of a differentiating circuit that detects the point of change of the CMI input signal from 1'' to '0'', and is further delayed by an integral multiple of the CMI transmission period of the above-mentioned frequency-divided clock signal and a clock of the CMI transmission period. Create a decoding timing signal of the NRZ transmission cycle by the signal,
The CMI input signal is set to NR by the decoding timing signal.
Since the configuration is configured to convert and output to Z code, the entire circuit is C
It is possible to configure it with a digital logic circuit that operates according to a clock signal during MI transmission. As before,
There is no need for time adjustment using a delay line, and it is possible to provide a small, inexpensive decoding circuit that can operate at high speed without adjustment.

また、上述の遅延回路の出力する分周クロック信号は、
ＣＭＩ符号に符号誤シが発生した場合においても、誤シ
発生から一定の遅延時間まではその出力位相が乱されな
いから、この間においてＣＭＩ符号則誤り検出を確実に
行なうことが可能となる。Furthermore, the frequency-divided clock signal output from the above-mentioned delay circuit is
Even if a code error occurs in the CMI code, the output phase is not disturbed until a certain delay time from the occurrence of the error, so that CMI code rule error detection can be reliably performed during this time.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来のＣＭＩ符号復号化回路の一例を示すブロ
ック図、第２図は本発明の一実施例を示すブロック図、
第３図は上記実施例の各部の詳細な構成例を示すブロッ
ク図、第４図はＣＭＩ符号則誤シのない場合の復合化動
作を説明するタイムチャート、第５図はＣＭＩ符号則誤
シのある場合の復号化動作を説明するためのタイムチャ
ートである。 図において、１，２．７・・・入力端子、４．２６・・
・排他的ＮＯＲ回路、５，１３，１４，１８．２０〜２
５．２７・・・フリップフロップ、６・・・出力端子、
８・・・微分回路、９・・・クロック分周回路、１０・
・・遅延回路、１１・・・復号化回路、１５，１９．２
９・・・インバータ、１６・・・ＮＡＮＤ回路、１７．
２８・−・アンド回路、Ｃ・・・ＣＭＩ伝送周期のクロ
ック（８号、ｇ・・・微分回路の出力信号、ＣＩ　、　
Ｃ＃・・・分周クロック信号、σ・・・復号化タイミン
グ信号。 代理人弁理士　住　１）俊　宗 第１図 云；；２図 １ 第４図 （ａ）　　ｌ　　　０　１　０　　１　　’１　１　１
　　１　１　　１山　　　　　　　ｏ　　　　ｏ　　　
　１１ｔ多ｉｇ　５図FIG. 1 is a block diagram showing an example of a conventional CMI code decoding circuit, FIG. 2 is a block diagram showing an embodiment of the present invention,
FIG. 3 is a block diagram showing a detailed configuration example of each part of the above embodiment, FIG. 4 is a time chart explaining the decoding operation when there is no CMI coding rule error, and FIG. 5 is a block diagram showing a detailed configuration example of each part of the above embodiment. 3 is a time chart for explaining a decoding operation when there is a . In the figure, 1, 2.7...input terminal, 4.26...
・Exclusive NOR circuit, 5, 13, 14, 18.20-2
5.27...Flip-flop, 6...Output terminal,
8... Differential circuit, 9... Clock frequency divider circuit, 10.
...Delay circuit, 11...Decoding circuit, 15, 19.2
9... Inverter, 16... NAND circuit, 17.
28...AND circuit, C...CMI transmission cycle clock (No. 8, g...output signal of differential circuit, CI,
C#...divided clock signal, σ...decoding timing signal. Representative Patent Attorney Sumi 1) Toshi Sou Figure 1;; 2 Figure 1 Figure 4 (a) l 0 1 0 1 '1 1 1
1 1 1 mountain o o
11t multi ig 5 diagram

Claims (1)

【特許請求の範囲】[Claims] ＣＭＩＭ力信号をＮＲＺ符号に復号化するＣＭＩＭ号復
号化回路において、ＣＭ■入力信号を入力しＣＭＩＭ力
信号の１１”から００”への変化点を検出する微分回路
と、ＣＭ工大入力信号同期したＣＭＩＭ送周期のクロッ
ク信号と上記微分回路の出力とを入力し上記微分回路の
出力によって位相が決定されたＮＲＺ伝送周期の分周ク
ロック信号を出力するクロック分周回路と、該クロック
分周回路の出力を前記ＣＭＩＭ送周期の整数゛倍遅延さ
せる遅延回路と、前記ＣＭＩＭ力信号とＣＭＩＭ送周期
のクロック信号と上記遅延回路の出力信号とを入力し前
記遅延回路の出力信号とＣＭＩＭ送周期のクロック信号
とによってＣＭＩＭ力信号の復合化タイミング信号を作
成し該タイミング信号によってＣＭＩ入力化号ｔＮＲＺ
符号に変換出力する復号化回路とを備えたことを特徴と
す７）ＣＭＩＭ号復号化回路。In the CMIM code decoding circuit that decodes the CMIM force signal into an NRZ code, a differentiation circuit that receives the CM input signal and detects the point of change from 11" to 00" in the CMIM power signal is synchronized with the CM input signal. a clock frequency dividing circuit that inputs a clock signal of a CMIM transmission period and an output of the differentiating circuit and outputs a divided clock signal of an NRZ transmission period whose phase is determined by the output of the differentiating circuit; a delay circuit that delays the output by an integral number of times the CMIM transmission period; inputting the CMIM power signal, a clock signal of the CMIM transmission period, and the output signal of the delay circuit; and inputting the output signal of the delay circuit and the clock of the CMIM transmission period; A decoding timing signal of the CMIM force signal is created by the signal, and a CMI input signal tNRZ is generated by the timing signal.
7) A CMIM code decoding circuit, characterized by comprising a decoding circuit that converts and outputs a code.