JPS59143359A - C-mos integrated circuit - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 本発明は相補形酸化金属半導体（０ＭＯ８）からなる大
規模集積回路（ＬＳＩ）および超大規模集積回路’　（
ＶＬＳＩ）に関し、特に極めて高速動作が可能な集積回
路チップの電力パス（母線）構成に関する。Detailed Description of the Invention The present invention relates to large-scale integrated circuits (LSI) and ultra-large-scale integrated circuits' (
The present invention relates to power path (busbar) configurations of integrated circuit chips capable of extremely high-speed operation.

集積回路チップは所望の論理機能又は記憶機能を有する
多数のセルブロックからなり、各セルブロックは更に複
数のトランジスタから構成されている。又各セルブロッ
クの電源はチップ上に配線された電力線、チップのリー
ド線および母線を経て供給される。高速動作回路の場合
、セルブロックは１ナノ秒以下の速度でスイッチング動
作する。An integrated circuit chip consists of a number of cell blocks having the desired logic or storage functions, and each cell block further consists of a plurality of transistors. Further, power to each cell block is supplied through power lines wired on the chip, lead wires of the chip, and busbars. For high speed circuits, the cell blocks switch at speeds of 1 nanosecond or less.

このように高速でスイッチング動作するので、電源のリ
ード線とセルブロックとの間のインダクタンスによシ、
かかるインダクタンス値が小さくてもスイッチング動作
中セルブロックの隣接セルブロックに対する供給電圧が
大きく変動される。これは、セルブロックがスイッチン
グ動作すると一方の電力母線からセルブロックを経て他
方の電力母線へサージ電流が流れることによる。このサ
ージ電流によシ、セルブロックがスイッチング動作され
るのみならず、隣接セルブロックの電力匂線間の電圧差
が減少されて隣接セルブロックがスイッチングされたシ
（論理セルブロックの場合）その値を喪失したシ（記憶
セルブロックの場合）する。Because of this high-speed switching operation, the inductance between the power supply lead wire and the cell block is
Even if such an inductance value is small, the supply voltage of a cell block to an adjacent cell block fluctuates greatly during a switching operation. This is because when a cell block performs a switching operation, a surge current flows from one power bus through the cell block to the other power bus. This surge current not only causes the cell block to perform a switching operation, but also reduces the voltage difference between the power lines of the adjacent cell block and causes the adjacent cell block to switch (in the case of a logic cell block). (in case of memory cell block).

セルブロックのスイッチング動作が隣接するセルブロッ
クに影響を与えないよう防止するため、各セルブロック
に近接して静電容量を与えることが望ましい。この一方
法としては、電力供給用の金属ス）　ｌ）ツブ部の他に
金属層を追加する方法がある。この場合の構造としては
電流スイッチ形論理回路が使用される。しかしこの種の
構造は極めて複雑となシ又配電構成および信号配線姉入
手できる空間が減少される。In order to prevent the switching operation of a cell block from affecting adjacent cell blocks, it is desirable to provide capacitance close to each cell block. One method for this is to add a metal layer in addition to the metal layer for power supply. In this case, a current switch type logic circuit is used as the structure. However, this type of structure is extremely complex and reduces the space available for power distribution and signal wiring.

本発明は高速動作を可能にするための非結合コンデンサ
を与え、金属部に特別なレベルを要求しないＣＭＯ８集
積回路チップの母線構成忙関する。また本発明は基板内
に基板と反対の導電特性を有した（９） 井戸領域を多数設けた集積回路に関する。基板内姉多数
の相補形λ４０Ｓトランジスタ対が形成される。The present invention provides a non-coupling capacitor to enable high speed operation and is relevant to busbar configurations of CMO8 integrated circuit chips that do not require special levels of metallization. The present invention also relates to an integrated circuit having a number of (9) well regions in the substrate having conductive properties opposite to those of the substrate. A large number of complementary λ40S transistor pairs are formed within the substrate.

各トランジスタ対の一方のトランジスタは前記井戸領域
内にまた他方のトランジスタは基板内に夫夫形成される
。電力供給接続部はトランジスタ対に沿って延びトラン
・ジメタ対と接触する金属ストリップを介して形成され
る。金属ストリップの一方は電圧または接地接続を与え
るために井戸領域内の全てのトランジスタに接続はれ、
他方の金属ストリップは反対の接続を与えるために基板
内の全てのトランジスタに接続される。各セルブロック
に近接して非結合静電容量を与えるため、金属ストリッ
プはまた井戸領域および基板と長手方向に沿って多数の
個所で接続される。この接続は井戸領域と基板との間の
インタフェース部分に逆バイアスを与える。この結果前
記井戸領域と基板とのインタフェース部分の長手ＫＧっ
て静電容量が形成される。金属ス）　ＩＪッゾによシ多
数の接続が形成されているので、各セルブロックに極め
て近接して実質的にコンデンサが形成される。かかるコ
（１０） ンデンサのため、隣接するセルブロックの一方のセルブ
ロックがスイッチング動作しているとき他方のセルプロ
、りに大きな電圧が発生することが防止されかつギガヘ
ルツ台の高速スイッチング動作が可能となる。また各セ
ルブロックに生じるイ・ンダクタンスを更に低減するた
め、水平な格子金属ストリップを設は井戸領域と基板お
よび主電圧母線と出来るだけ短かく接続する。One transistor of each transistor pair is formed within the well region and the other transistor within the substrate. Power supply connections are formed via metal strips that run along the transistor pairs and contact the transistor pairs. One of the metal strips is connected to all transistors in the well area to provide a voltage or ground connection.
The other metal strip is connected to all transistors in the substrate to provide the opposite connection. The metal strips are also connected to the well regions and the substrate at multiple locations along the length to provide non-coupled capacitance in close proximity to each cell block. This connection provides a reverse bias at the interface between the well region and the substrate. As a result, a capacitance is formed in the longitudinal direction KG of the interface between the well region and the substrate. Due to the large number of connections made in the IJs, a substantial capacitor is formed in close proximity to each cell block. Because of this capacitor, when one of the adjacent cell blocks is in switching operation, a large voltage is prevented from being generated in the other cell block, and high-speed switching operation on the gigahertz range is possible. Become. In order to further reduce the inductance occurring in each cell block, horizontal grid metal strips are provided to connect the well regions to the substrate and main voltage bus bars as short as possible.

以下本発明を好ましい実施例に沿って説明する。The present invention will be explained below along with preferred embodiments.

第１図の集積回路１０は多数のセルブロック１２が縦横
プレイ状に並べて構成されておシ、各セルブロックは４
対の相補形ＭＯ８）　？ンジスｐで構成されている。本
発明の一実施例によれば、集積回路１０は９ミリメート
ル×９ミリメートルの方形チップで、縦２５個×横８０
個のセルブロック１２が含まれている。又入出力セル１
３がセルプロツク１２全体の外周部に配設される。入出
力セル１３の構造は通常内部のセルブロック１２と異な
って構成されている（第１図には都合上入出力セル１３
は３個のみ図示しである）。The integrated circuit 10 shown in FIG.
Complementary form MO8)? It is composed of According to one embodiment of the invention, the integrated circuit 10 is a 9 mm x 9 mm rectangular chip, with 25 chips vertically by 80 chips horizontally.
cell blocks 12 are included. Also input/output cell 1
3 are arranged around the entire outer periphery of the cell block 12. The structure of the input/output cell 13 is usually different from that of the internal cell block 12 (for convenience, the input/output cell 13 is not shown in FIG.
(only three are shown).

更に内部のセルブロック１２を囲繞しかつ入出力セル１
３と重なるよう電圧供給用の金属母線１４とアース母線
１６とが配設される。電圧母線１４およびアース母線１
６は、電源と入出力セル１３との間の回路の抵抗および
インダクタンスが低くなるよう幅および厚さを比較的広
くかつ厚く形成される。このように構成すると、入出力
セル１３は内部のブロック１２よυ一層大きく作ること
ができ大きな電流を切シ換えうるので好ましい。Furthermore, it surrounds the internal cell block 12 and the input/output cell 1.
A metal bus bar 14 for voltage supply and a ground bus bar 16 are arranged so as to overlap with the metal bus bar 3. Voltage bus 14 and earth bus 1
6 is formed relatively wide and thick so that the resistance and inductance of the circuit between the power source and the input/output cell 13 are low. This configuration is preferable because the input/output cell 13 can be made larger than the internal block 12 and a large current can be switched.

又電圧母線１４およびアース母線１６は内部のセルブロ
ック１２をリング状に囲繞するよう形成され、このだめ
各セルブロック１２間を接続する配線お長さを容易に最
短にしうる。本実施例の場合、電圧母線１４０幅は６０
マイクロメートル、アース母線の幅は１００マイクロメ
ートルである。Further, the voltage bus 14 and the ground bus 16 are formed so as to surround the internal cell blocks 12 in a ring shape, so that the length of the wiring connecting each cell block 12 can be easily minimized. In the case of this embodiment, the width of the voltage bus 140 is 60
The width of the ground bus bar is 100 micrometers.

電圧母線１４およびアース母線１６から外部電源への回
路中に入出カッＪ？ツド１８が設けられている。本実施
例の場合、電圧母線１４に対しては８個の入出力パッド
１８が、アース母線１６に対しては１６個の入出カッ４
ツド１８が設けられる。電圧母線１４およびアース母線
１６に対し多くの配線を行なうと、多くの入出力回路に
対するインダクタンスが低くなシ、入出力回路は比較的
大きな電流（夫々２５ミリアンペア）でかつ速い立上シ
時間（約１ナノ秒）で同時にスイッチング動作可能とな
る。Is there any damage in or out of the circuit from the voltage bus 14 and ground bus 16 to the external power supply? A tube 18 is provided. In this embodiment, eight input/output pads 18 are connected to the voltage bus 14, and 16 input/output pads 18 are connected to the ground bus 16.
A tube 18 is provided. The large amount of wiring for voltage bus 14 and ground bus 16 results in low inductance for many input and output circuits, which require relatively large currents (25 milliamps each) and fast start-up times (approximately simultaneous switching operations are possible within 1 nanosecond).

電圧母線およびアース母線は縦に平行配設され、　た金
属ストリップ２０．２２を介し各セルブロック１２内の
一対のトランジスタに夫々接続されている。更に詳述す
るに、各金属ストリッｆ２０は縦一列のセルブロック１
２上を延び電圧母線１４に接続されて各セルブロック１
２に電圧を供給し、一方各金属ストリップ２２は縦一列
のセルブロック１２上を延びアース母線１４に接続され
て各セルブロック１２のアースをとっている。The voltage bus and the ground bus are arranged vertically in parallel and connected to a pair of transistors in each cell block 12 via metal strips 20, 22, respectively. More specifically, each metal strip f20 has a vertical row of cell blocks 1.
2 and connected to the voltage bus 14 for each cell block 1
2, while each metal strip 22 extends over a vertical row of cell blocks 12 and is connected to a ground bus 14 to ground each cell block 12.

電圧母線１４およびアース母線１６から各セルプロ、り
１２への接続距離を最小にするため、金属ストリッ７’
２０．２２の両端部は夫々電圧母線１４およびアース母
線１６に接続される。Metal strips 7'
Both ends of 20 and 22 are connected to voltage bus 14 and ground bus 16, respectively.

チップの横に並ぶセルブロック１２列間に数対（１３） の金属ストリップ２４．２６が設けられる。更に詳述す
るに、金属ス）　ＩＪツブ２４０両端部が電圧母線１４
にかつ金属ストリップ２４が縦列の各金属ストリップ２
０に接続される。一方、金属ストリップ２６の両端部が
アース母線１６にかつ金属ストリップ２６が縦列の各金
属ストリップ２２に接続されている。このようにして、
金属ストリッ７°２０，２２．２４．２６が集積回路１
０の表面に格子状に構成される。Several pairs (13) of metal strips 24, 26 are provided between the 12 rows of cell blocks that line up next to the chip. More specifically, both ends of the metal IJ tube 240 are connected to the voltage bus 14.
A metal strip 24 is connected to each metal strip 2 in a column.
Connected to 0. On the other hand, both ends of the metal strip 26 are connected to the ground bus bar 16, and the metal strip 26 is connected to each metal strip 22 in the column. In this way,
Metal strip 7°20, 22.24.26 is integrated circuit 1
It is configured in a grid pattern on the surface of 0.

一方第２図では、各セルブロック１２ａに隣接して横水
平に金属ストリップ２４ａ、２５ａが配設さレテいる。On the other hand, in FIG. 2, metal strips 24a and 25a are arranged horizontally and horizontally adjacent to each cell block 12a.

各セルブロック１２ａは４対の相補形ＣＭＯ８）ランジ
スタ２Ｂ、３０，３２，３４からなる。更に詳述するに
、各トランジスタ対は夫々Ｎチャンネルトランジスタ２
８ａ＋３０ａ、３２ａ＊３４ａとＰチャンネルトランジ
スタ２８ｂｔ３０ｂ＋３２ａ、３４ａからなっている。Each cell block 12a consists of four pairs of complementary CMO transistors 2B, 30, 32, 34. More specifically, each transistor pair is an N-channel transistor 2.
It consists of 8a+30a, 32a*34a and P channel transistors 28bt30b+32a, 34a.

集積回路チップの半導体基板全体は軽くドーピングされ
九Ｎ−材料で作られている。縦列の各セルブロックに対
し、基板に井戸状のＰ−領域３６が形成される。すなわ
ちＰ−領域３６は基板の（１４） 長手方向全体にわたって形成され、Ｎチャンネルトラン
ジスタはＰ−領域３６内にＰチャンネルトランジスタは
基板のＰ−領域以外の領域に形成される。The entire semiconductor substrate of the integrated circuit chip is made of lightly doped 9N- material. A well-shaped P- region 36 is formed in the substrate for each column of cell blocks. That is, the P- region 36 is formed over the entire (14) longitudinal direction of the substrate, the N-channel transistor is formed within the P- region 36, and the P-channel transistor is formed in a region of the substrate other than the P- region.

各トランジスタ対にはポリシリコンからなるダート層３
８が包有され、ダート層３８を介し各ＣＭＯ８トランジ
スタ対が制御可能に接続される。トランジスタには金属
ストリップ２０および接触部４０を介し電力が供給され
る。同様にＰチャンネルトランジスタ２８ｂ、３０ｂ１
３２ｂ１３４ｂは金属ストリップ２２および接触部４２
を介しアースされる。又ダート層３８および出力接触部
４４．４６を各種構成に選択的に接続して、トランジス
タ対間を接続し各種論理機能又は記憶機能が得られる。Each transistor pair has a dirt layer 3 made of polysilicon.
8 are included, and each CMO8 transistor pair is controllably connected via a dirt layer 38. The transistor is supplied with power via the metal strip 20 and the contact 40. Similarly, P channel transistors 28b, 30b1
32b134b is the metal strip 22 and the contact part 42
Grounded via. The dirt layer 38 and output contacts 44,46 can also be selectively connected in various configurations to provide connections between pairs of transistors to provide various logic or storage functions.

この場合のトランジスタ対間の接続は更に金属ストリッ
プ（図示せず）を追加して行なわれる。一方簡単な論理
回路は単一のセルブロックで構成できるが、よシ複雑な
回路の場合には２以上のセルブロックが必要となる。各
セルブロックは４対の０ＭＯ８）ランゾスタで構成され
ているが、トランジスタ間を容易かつ好適に配線するの
に５組の接触部が設けられる。The connection between the transistor pairs in this case is made by adding further metal strips (not shown). On the other hand, simple logic circuits can be constructed with a single cell block, but more complex circuits require two or more cell blocks. Each cell block is composed of four pairs of 0MO8) Lanzosters, but five sets of contacts are provided for easy and convenient wiring between transistors.

第３図は一対のトランジスタの断面構造を示す。FIG. 3 shows a cross-sectional structure of a pair of transistors.

Ｎ−基板の内部には井戸状のＰ−領域３６が形成され、
更にＰ−領域内には一対のＮ領域４８が形成されてＮチ
ャンネルトランジスタ３２ａが形成される。A well-shaped P- region 36 is formed inside the N-substrate;
Furthermore, a pair of N regions 48 are formed within the P- region to form an N channel transistor 32a.

一方基板内の別の部分には一対のＰ領域５２゜５４が形
成されてＰチャンネルトランジスタ３２ｂが形成される
。基板上には薄い酸化物層５６が設けられ、トランジス
タのスイッチング動作はポリシリコンからなるダート層
３８ｃを介し制御される。又金属ストリップ２０．２２
は絶縁層５８を介し互に分離されている。Meanwhile, a pair of P regions 52 and 54 are formed in another portion of the substrate to form a P channel transistor 32b. A thin oxide layer 56 is provided on the substrate, and the switching operation of the transistor is controlled via a dirt layer 38c made of polysilicon. Also metal strip 20.22
are separated from each other via an insulating layer 58.

金属ストリップ２０，２２，２４，２６と基板との接続
構造が第４図および第５図に示される。第４図を参照す
るに、電圧供給用の金属ストリップ２０は絶縁層５８を
介し金属ストリップ２４に連結され、一方金属ストリッ
プ２４は絶縁層５６を介しＰ−領域３６に連結されてい
る。電気的結合度を高めるため、強くドーピングしたＰ
領域６０が、Ｐ−領域３６と金属ストリッｆ２４との間
かつ金属ストリッゾ２４と酸化物層５６に隣接してＰ−
領域３６内に設けられる。The connection structure between the metal strips 20, 22, 24, 26 and the substrate is shown in FIGS. 4 and 5. Referring to FIG. 4, voltage supply metal strip 20 is connected to metal strip 24 through an insulating layer 58, while metal strip 24 is connected to P-region 36 through an insulating layer 56. Strongly doped P to increase electrical coupling
A region 60 is located between P- region 36 and metal strip f24 and adjacent metal strip 24 and oxide layer 56.
It is provided within the area 36.

同様に、金属ストリップ２６は、第５図に示すように、
酸化物層５６の開口部および基板内の強くドーピングし
たＮ＋領域６２を介し基板自体のＮ−領域と電気的に接
続される。アース用の金属ストリップ２２は絶縁層５８
を介し金属ストリップ２６に連結されている。金属スト
リップ２０と２４および２２と２６間は夫々第２図の接
続部６４．６６で接続される。Similarly, the metal strip 26, as shown in FIG.
It is electrically connected to the N- region of the substrate itself through an opening in the oxide layer 56 and a heavily doped N+ region 62 in the substrate. The metal strip 22 for grounding is an insulating layer 58
It is connected to the metal strip 26 via. Connections are made between metal strips 20 and 24 and 22 and 26, respectively, at connections 64 and 66 in FIG. 2.

従って本発明による集積回路チップには縦横に配列され
トランジスタからなるセルブロックを囲繞する一対の電
力供給母線が包有され、各セルブロックは格子状に配設
される金属ストリップを介し前記電力母線に接続される
。Ｎチャンネルトランジスタはすべて半導体基板内のＰ
−領域内に縦一列に配列される。金属ストリツプは、ト
ランジスタの電力供給用の配線の他、Ｐ−領域および基
板のＮ−領域と電気的に接続される。Ｐ−領域と基板の
Ｎ−領域内に強くドーピングした領域を設けることに（
１７） よシ前記電気的結合度が高められる。Therefore, the integrated circuit chip according to the present invention includes a pair of power supply busbars surrounding cell blocks of transistors arranged in a matrix, and each cell block is connected to the power supply busbars through metal strips arranged in a grid. Connected. All N-channel transistors are P in the semiconductor substrate.
- Arranged vertically in a region. The metal strip is electrically connected to the P-region and the N-region of the substrate, as well as to the wiring for power supply of the transistor. By providing heavily doped regions within the P-region and the N-region of the substrate (
17) The degree of electrical coupling is increased.

さて第６図を参照するに、電源６４とセルブロック１２
ｂ、１２ｃとの接続状態を示す等価回路が示される。電
源６４とプリント基板上に配設された集積回路チップと
の間にはインダクタンス６６．６８が存在する。同様に
プリント基板上の集積回路チップのリード線にもインダ
クタンス７０．７２が存在する。中間周波数（すなわち
最大約１００メガヘルツまで）のスイッチング動作によ
り生じる供給電圧の・９ラツキを最小限に押えるため、
コンデンサ７４がプリント基板の縁部に設けられる。集
積回路介ッグ自体に関しては、入出力ｉ４ツＰ１８は各
金属ストリッグ部を経て各セルブロック１２ｂ　、１２
ｃに接続される。前記金属ストリップ部によシ、抵抗７
６．７８およびインダクタンス８０，８２，８４，８６
，８８，９０が生じる。Now, referring to FIG. 6, the power supply 64 and the cell block 12
An equivalent circuit showing the connection state with b and 12c is shown. An inductance 66,68 exists between the power supply 64 and the integrated circuit chip disposed on the printed circuit board. Similarly, there is an inductance 70.72 in the lead wire of the integrated circuit chip on the printed circuit board. In order to minimize fluctuations in the supply voltage caused by switching operations at intermediate frequencies (i.e. up to approximately 100 MHz),
A capacitor 74 is provided at the edge of the printed circuit board. Regarding the integrated circuit itself, the input/output i4 P18 is connected to each cell block 12b, 12 via each metal strip section.
connected to c. According to the metal strip part, resistor 7
6.78 and inductance 80, 82, 84, 86
, 88, 90 are generated.

まず各セルブロック１２ｂ、１２ｃが４対の相補形トラ
ンジスタで構ハ゛され、前記トランジスタは所定の論理
機能又は記憶機能を得るべく接続さく１８） れているものとする。セルブロック１２ｂがスイッチン
グ動作すると、電流がライン９２からライン９４へ流入
される。このスイッチング動作の速度すなわちスイッチ
ング周波数により、セルブロック１２ｂのスイッチング
動作はセルブロック１２ｃの供給電圧に大きく影響を与
える。上述したようにコンデンサ７４により、中間周波
数でのスイッチング動作が各セルブロックの電源電圧に
影響を与えないよう防止されている。一方スイツチング
動作が高速（ギガヘルツ台）で行なわれる場合にはコン
デンサ９６を更に追加する必要がある。各セルブロック
のリード線に生じる電圧変化はリード線と電源との間の
インダクタンス値に正比例しセルブロックのスイッチン
グ時間に反比例する。コンデンサ９６を追加することに
より、各セルブロックと電源とが絶縁されかつリード線
と電源とのインダクタンス値が減少されてスイッチング
動作による電圧変化が押えられる。換言するに、逆にコ
ンデンサ９６が追加されない場合には、インダクタンス
７０，７２，８０，８２によシセルブロック１２　ｂ　
ｓ　１２　ｃのリード線での電圧に変化が生じることに
なる。一方コンデンサ９６は、セルブロック１２ｂのス
イッチング動作中コンデンサ９６の充電電流によシミ流
を供給しセルブロック１２ｃの電源電圧をほぼ所望レベ
ルに維持するよう機能する。First, it is assumed that each cell block 12b, 12c is composed of four pairs of complementary transistors, and the transistors are connected to each other to obtain a predetermined logic function or memory function. When cell block 12b switches, current flows from line 92 to line 94. Depending on the speed of this switching operation, that is, the switching frequency, the switching operation of the cell block 12b greatly affects the supply voltage of the cell block 12c. As described above, the capacitor 74 prevents the switching operation at the intermediate frequency from affecting the power supply voltage of each cell block. On the other hand, if the switching operation is performed at high speed (on the order of gigahertz), it is necessary to further add a capacitor 96. The voltage change occurring in the lead wire of each cell block is directly proportional to the inductance value between the lead wire and the power supply, and inversely proportional to the switching time of the cell block. By adding the capacitor 96, each cell block is insulated from the power source, and the inductance value between the lead wire and the power source is reduced, thereby suppressing voltage changes due to switching operations. In other words, if the capacitor 96 is not added, the inductances 70, 72, 80, 82 will cause the cell block 12 b
There will be a change in the voltage on the s 12 c lead. On the other hand, the capacitor 96 functions to supply a current to the charging current of the capacitor 96 during the switching operation of the cell block 12b to maintain the power supply voltage of the cell block 12c at approximately a desired level.

このようにコンデンサ９６は隣接されたセルブロックの
電流源として機能する。すなわち一方のセルブロックが
スイッチング動作している間、コンデンサ９６からの電
流を受は他方のセルブロックのリード線の電圧の大巾な
バラツキが防止される。コンデンサ９６が追加されてい
ない場合には、第７図に示すように、セルブロック１２
ｅがスイッチング動作することによシリード線９２，９
４の電圧（波形１００，１０２）が極めて接近する。１
つのセルブロックの電源電圧が大きく変化すると、セル
ブロックが論理セルの場合セルブロックの状態が切シ換
わシ又セルノロツクが記憶セルの場合にはセルブロック
のその時の値を喪失してしまう。Capacitor 96 thus functions as a current source for adjacent cell blocks. In other words, while one cell block is performing a switching operation, large variations in the voltage of the lead wires of the other cell block receiving current from the capacitor 96 are prevented. If the capacitor 96 is not added, as shown in FIG.
Due to the switching operation of e, the series lead wires 92, 9
4 voltages (waveforms 100, 102) are very close. 1
If the power supply voltage of one cell block changes significantly, the state of the cell block will change if the cell block is a logic cell, or the current value of the cell block will be lost if the cell block is a memory cell.

しかしコンデンサ９６が追加されると、第７図の波形１
０４，１０６で示すようにセルブロックの電源電圧の変
化が極めて小さくできる。このようにして一方のセルブ
ロックのスイッチング動作が周囲のセルブロックに影響
を与えることのないよう防止されうる。However, when capacitor 96 is added, waveform 1 in FIG.
As shown at 04 and 106, changes in the power supply voltage of the cell block can be made extremely small. In this way, the switching operation of one cell block can be prevented from affecting the surrounding cell blocks.

このためコンデンサとセルブロックとの間に生じるイン
ダクタンスの影響を軽減すべく各セルブロックに接近し
て減結合コンデンサを設けることが望ましい。この場合
、減結合コンデンサは一方のセルブロックのスイッチン
グ動作中電流を供給する電流源として作用し、隣接セル
ブロックの供給電圧のバラツキｔ　防止する。Therefore, it is desirable to provide a decoupling capacitor close to each cell block in order to reduce the influence of inductance occurring between the capacitor and the cell block. In this case, the decoupling capacitor acts as a current source that supplies current during the switching operation of one cell block, and prevents variations in the supply voltage t of adjacent cell blocks.

第１図および第２図に示すように母線が格子状に構成さ
れている場合、各セルブロックに接近して所望の非結合
コンデンサとしての静電容量が与えられる。基板および
Ｐ−領域と直接結合されている部分（すなわちＮ領域６
２およびＰ領域６０）を介し、Ｐ−領域と基板との間の
インタフェース部分が逆バイアスされる。すなわちイン
タフェース部分１０８（第３図、第４図および第５図参
照）（２１） はＰ−領域が電圧母線に接続され基板がアース母線に接
続されるとき逆バイアスされたダイオ−Ｐを形成し前記
ダイオードは静電容量を有し、各Ｐ−領領域基板との間
のインターフェース部分の長さ全体が非結合コンデンサ
として機能する。金属ストリップ２０．２２問およびＰ
−領域と基板間を比較的多くの個所で夫々接続すると、
コンデンサの端子と各セルブロックとの間に生じるイン
ダクタンスが小さくできる。本発明の好ましい実施例に
よれば、横列の各セルブロック間でＰ−領域と基板とが
接続されるが、各セルブロック間はかならずしも非結合
コンデンサを接続する必要はない。要するに、集積回路
チップ内で生じるスイッチング動作が各セルブロックの
電源電圧に実質的に影響を与えｔいよう、各セルブロッ
クに近接して必要な大きさの非結合静電容量が得られれ
ばよい。When the busbars are arranged in a grid pattern as shown in FIGS. 1 and 2, a desired capacitance as a non-coupling capacitor is provided close to each cell block. The part that is directly bonded to the substrate and the P-region (i.e. the N-region 6
2 and P region 60), the interface between the P- region and the substrate is reverse biased. That is, the interface portion 108 (see FIGS. 3, 4 and 5) (21) forms a reverse biased diode P when the P- region is connected to the voltage bus and the board is connected to the ground bus. The diode has a capacitance, and the entire length of the interface with each P-region substrate functions as a non-coupling capacitor. Metal strip 20.22 questions and P
-If you connect the area and the board at relatively many points,
Inductance generated between the capacitor terminal and each cell block can be reduced. According to a preferred embodiment of the invention, the P-region and the substrate are connected between each cell block in a row, but it is not necessary to connect a non-coupling capacitor between each cell block. In short, it is only necessary to obtain the necessary amount of non-coupled capacitance in the vicinity of each cell block so that the switching operations that occur within the integrated circuit chip will substantially affect the power supply voltage of each cell block. .

横水平に延びる金属ストリップ２４．２６は縦垂直に配
列される隣接セルプロ、りのコンデンサと格子状に連結
され低いインダクタンスを与える。The horizontally extending metal strips 24, 26 are connected in a lattice pattern with the capacitors of adjacent cells arranged vertically and vertically to provide a low inductance.

内部のセルブロックはすべて同時にスイッチング（２２
） 動作するわけではないので、スイッチング動作をしてい
ないセルブロックに隣接するコンデンサは充電して隣接
縦列のスイッチング動作中のセルブロックに電流を供給
できる。このようにして各セルブロックの有効減結合静
電容量が増大される。All internal cell blocks are switched simultaneously (22
), so the capacitors adjacent to the non-switching cell blocks can charge and supply current to the switching cell blocks in the adjacent columns. In this way, the effective decoupling capacitance of each cell block is increased.

垂直列の各セルブロックの接続の場合と同様水平横列の
各セルブロック間を水平に接続することが好ましいがか
ならずしもこれに限定されるものではない。説明上水平
方向のストリップは第１図には２対のみを図示しだ。Similar to the connection of the cell blocks in the vertical columns, it is preferable to connect the cell blocks in the horizontal rows horizontally, but the invention is not limited thereto. For illustration purposes, only two pairs of horizontal strips are shown in FIG.

要約するに、本発明はチップ上に多数の対をなす０ＭＯ
８）ランジスタをプレイ状に配置形成した集積回路チッ
プに関する。Ｐ−領域がチップ内に縦方向に多数列形成
され各ＣＭＯ８）ランジスタ対の一方のトランジスタは
Ｐ−領域に形成される。所定の非結合静電容量を与える
ため、Ｐ−領域と一方の電力母線との間および基板自体
の領域と他方の電力母線との間が周期的に直結される。In summary, the present invention provides a large number of paired 0MOs on a chip.
8) It relates to an integrated circuit chip in which transistors are arranged and formed in a play shape. P-regions are formed in multiple columns in the vertical direction within the chip, and one transistor of each CMO transistor pair is formed in the P-region. To provide a predetermined non-coupling capacitance, periodic direct connections are made between the P- region and one power bus and between the region of the substrate itself and the other power bus.

かかる配線のためＰ−領域と基板との間のインタフェー
ス部分が逆バイアスされ、その結果各トランジスタ対に
近接して非結合と静電容量が生成される。格子状金属ス
トリップの水平横列のストリップによシ隣接する横列の
コンデンサとトランジスタ対との間に生゛　じるインダ
クタンスが小さくなるので各トランジスタ対の有効減結
合静電容量が増大される。各トランジスタに近接して生
じる静電容量が非結合であるので、最高５ギガヘルツま
での高速スイッチング動作が可能である。又格子状に構
成する金属ストリップに要する量は少ないので、所望の
論理回路又は記憶回路を作るべくトランジスタ間の接続
を相互接続するのに大きな空間が得られる。Such wiring reverse biases the interface between the P- region and the substrate, resulting in non-coupling and capacitance in the vicinity of each transistor pair. The effective decoupling capacitance of each transistor pair is increased because the strips in a horizontal row of grid-like metal strips reduce the inductance that develops between the capacitors and transistor pairs in adjacent rows. Because the capacitance that develops in close proximity to each transistor is uncoupled, high-speed switching operation up to 5 gigahertz is possible. Also, because the amount of metal strips required in the grid configuration is small, more space is available for interconnecting connections between transistors to create the desired logic or memory circuit.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明による集積回路チップの平面図、第２図
は第１図のチップでのセルブロックをなすトランジスタ
と金属ストリップとの相互接続状態を示す平面図、第３
図は一対の０ＭＯ８）ランジスタの構造を示す断面図、
第４図は第１図のチップ内に形成されたＰ−領域と金属
ストリップとの接続状態を示す断面図、第５図は第１図
のチップの基板領域と金属ス）　ＩＪッグとの接続状態
を示す断面図、第６図は第１図のチップのセルブロック
と電源との間の接続状態を示す等価回路、および第７図
はスイッチング動作中のセルブロックにより周囲のセル
ブロックの電源電圧がどのように影響されるかを示す電
源電圧の波形図である。 １０　・・・集積回路チップ、１２，１２ａ、１２ｂ。 １２ｃ・・・セルブロック、１３・・・入出力回路、１
４・・・電圧母線、１６・・・アース母線、１８・・・
入出力）９ツド、２０，２２ｔ２４ｔ２６＋２４ａ、２
６ｍ−・・金属ストリップ、２８　、３０　、３２　、
３４−ＣＭＯＳトランジスタ対、２８ｂ、３０ｂ、３２
ｂ、３４ｂ・・・Ｐチャンネルトランジスタ、２８ａ、
３０ｍ、３２ａ、３４ａ・・・Ｎチャンネルトランジス
タ、３６・・・Ｐ−領域、３８．３８ｃ・・・ｒ−ト層
、４０，４２・・・接触部、４４．４６・・・出力接触
部、４８．５０・・・Ｎ領域、５２．５４・・・Ｐ領域
、５６・・・酸化物層、５８・・・絶縁層、６０・・・
Ｐ領域、６２・・・Ｎ領域、６４・・・電源、６６．６
８，７０，７２・・・インダクタンス、７４・・・コン
デンサ、７６．７８・・・抵抗、８０，８２，８４，８
６，８８，９０・・・インダクタンス、９２．９４・・
・ライン、９６・・・コンデンサ、（２５） １００．１０２，１０４，１０６・・・波形、１０８・
・・インターフェース部分 （２６） 手続宇甫正書（方式） 昭和５８年５月３１日 １、事件の表示 昭和５８年特許願第１４２８２号 ２、発明の名称 ＣＭＯ８集積回路 ３、補正をする者 事件との関係　　特許出願人 ストレイン、テクノロジー、パートナーズ４、代理人 （〒１０４）東京都中央区銀座２丁目１１番２号銀座大
作ビル６階　電話０３−５４５−３５０８　（代表）昭
和５８年４月６日 （発送日　昭和５８年４月２６日）FIG. 1 is a plan view of an integrated circuit chip according to the present invention, FIG. 2 is a plan view showing the state of interconnection between transistors and metal strips forming a cell block in the chip of FIG. 1, and FIG.
The figure is a cross-sectional view showing the structure of a pair of 0MO8) transistors.
FIG. 4 is a sectional view showing the state of connection between the P- region formed in the chip shown in FIG. 1 and the metal strip, and FIG. 5 is a cross-sectional view showing the connection between the substrate region of the chip shown in FIG. 6 is an equivalent circuit showing the connection state between the cell block of the chip in FIG. 1 and the power supply, and FIG. 7 is a cross-sectional view showing the connection state between the cell block of the chip in FIG. 1 and the power supply of the surrounding cell block. FIG. 3 is a waveform diagram of the power supply voltage showing how the voltage is affected. 10...Integrated circuit chip, 12, 12a, 12b. 12c... Cell block, 13... Input/output circuit, 1
4... Voltage bus bar, 16... Earth bus bar, 18...
Input/output) 9t, 20, 22t24t26+24a, 2
6m--Metal strip, 28, 30, 32,
34-CMOS transistor pair, 28b, 30b, 32
b, 34b...P channel transistor, 28a,
30m, 32a, 34a...N channel transistor, 36...P-region, 38.38c...r-to layer, 40,42...contact part, 44.46...output contact part, 48.50...N region, 52.54...P region, 56...oxide layer, 58...insulating layer, 60...
P area, 62... N area, 64... Power supply, 66.6
8,70,72...Inductance, 74...Capacitor, 76.78...Resistance, 80,82,84,8
6,88,90...Inductance, 92.94...
・Line, 96... Capacitor, (25) 100.102, 104, 106... Waveform, 108.
...Interface part (26) Procedural Uho official document (method) May 31, 1988 1, Display of case 1988 Patent Application No. 14282 2, Title of invention CMO8 integrated circuit 3, Person making amendment case Relationship with Patent applicant Strain, Technology, Partners 4, Agent (6th floor, Ginza Daisaku Building, 2-11-2 Ginza, Chuo-ku, Tokyo 104) Telephone: 03-545-3508 (Representative) April 6, 1982 (Shipping date: April 26, 1982)

Claims (1)

【特許請求の範囲】 （１）第１の導電特性を有する基板と、前記基板内に形
成される第２の導電特性を有する複数の井戸領域と、 前記井戸領域内に形成される第１のトランジスタと前記
基板内に形成される第２のトランジスタとからなる複数
の相補形ＭＯ８）ランジスタ対と、前記第１のトランジ
スタに対する電力供給接続部をそれぞれ有し、かつ前記
井戸領域に対する１本またはそれ以上の第１の電気的接
続部を有する複数の第１の金属ストリップと、 前記第２のトランジスタに対する電力供給接続部をそれ
ぞれ有し、かつ前記基板に対する１本またはそれ以上の
第２の電気的接続を有する複数の第２の金属ス）　ＩＪ
ッゾとを具え、 前記井戸領域および前記基板に対する電気的接続部は前
記井戸領域と前記基板との間のインタフェース部分に逆
バイアスを与え、前記各トランジスタ対に対する非結合
静電容量を与え、これによって前記各トランジスタに対
する電気的接続部続される１本またはそれ以上の第３の
金属ストリップ列と前記第２の金属ス）　ＩＪツブと交
差しかつ接続される１本またはそれ以上の第４の金属ス
トリップ列を有しこれによって金属ストリップの格子を
形成する特許請求の範囲第１項記載のＣＭＯ８集積回路
において、前記第１および第３の金属ストリップは第１
の電圧レベルに接続され、前記第２および第４の金属ス
）　ＩＪツブは第２の電圧レベルに接続され、前記金属
ストリップ列は前記各トランジスタに対する有効非結合
静電容量を増大させる低インピーダンスを与えるＣＭＯ
８集積回路。 （３）特許請求の範囲第２項記載のＣＭＯ８集積回路に
おいて、前記回路の外周部に形成され、前記第１および
第３のストリップに接続される第１の金属電力パスと、
前記回路の外周部に形成され、前記第２および第４のス
）　ＩＪツブに接続される第２の金属電力・々スとを更
に具えたＣＭＯ８集積回路。 （４）前記ＭＯ８）ランジスタ対を囲繞する複数の入出
力ＭＯ８）ランジスタを具えた特許請求の範囲第３項記
際のＣＭＯ８集積回路において、前記第１および第２の
金属電力パスは前記ＭＯ８入出力回路に接続されこれに
よって低インダクタンス、低抵抗接続部を与えるＣＭＯ
８集積回路。 （５）前記基板および前記井戸領域は軽くドーピングさ
れており、前記井戸領域と前記第１および第３の金属ス
トリップとの間並びに前記基板と前記第２および第４の
金属ストリップとの間の電気的結合度を高めるために夫
々前記井戸領域内および前記基板自体の領域内に形成さ
れた強くドーピングした領域を有する特許請求の範囲第
３項記載のＣＭＯ８集積回路。 （６）基板の導電特性と反対の導電特性の複数の井戸領
域を有する基板上に形成され複数の相補形ＭＯ８）ラン
ジスタ対を有し、該対の第１のトランジスタは井戸領域
に形成され、該対の第２のトランジスタは基板内に形成
され、更に電力パス配列を有するＣＭＯＳ集積回路にお
いて、 井戸領域および前記第１のトランジスタを第１の電圧レ
ベルに接続する複数の第１の金属ス）　ＩＪツブと、 基板および第２のトランジスタを第２の電圧レベルに接
続する複数の第２の金属ス）　ＩＪッゾと、複数の位置
で前記第１の金属ス）　ＩＪツノと相互接続される１本
またはそれ以上の第３の金属ストリップ列と、 複数の位置で前記第２の金属ス）　ＩＪッゾと相互接続
される１本またはそれ以上の第４の金属ストリップ列と
を具え、前記第１および第２のストリップは前記トラン
ジスタに対する電力供給接続部を与え、前記電力パス配
列は基板と井戸の間のインタフェースを逆バイアスし、
これによって各トランジスタ対の電圧レベルを実質的に
一定に維持する非結合静電容１′の非結合を与えるＣＭ
ＯＳ集積回路。 （７）前記第１および第３の金属ス）　ＩＪツブに接続
され、回路の外周に沿って延びる第１の電圧レベル金属
メインパスと、前記第２および第４の金属ストリップに
接続され、回路の外周に沿って延びる第２の電圧レベル
金属メインパスとを具える特許請求の範囲第６項記載の
ＣＭＯＳ集積回路。 （８）　　前記第１および第２の金属ス）　ＩＪツブは
第１の金属層に形成され前記第３および第４の金属スト
リップが第２の金属層に形成される特許請求の範囲第６
項記載のＣＭＯＳ集積回路。 （９）前記基板はＮ形材料で作られ前記井戸領域はＰ形
材料から々す、前記第１および第２のトランジスタが夫
々ＮチャンネルトランジスタおよびＰチャンネルトラン
ジスタである特許請求の範囲第６項記載のＣＭＯ８集積
回路。 Ｑり　前記Ｍ１の電圧レベルはアースレベルであす前記
第２の電圧レベルは５ポルトである特許請求の範囲第９
項記載のＣＭＯＳ集積回路。 Ｑ壇　前記井戸領域および基板が軽くドーピングされた
特許請求の範囲第６項記載のＣＭＯＳ集積回路において
、前記井戸領域内に位置し、前記井戸（５） 領域と同様の導電特性を有する強くドーピングされた第
１の領域と、前記基板内に位置し、前記基板と同様の導
電特性を有する強くドーピングされた第２の領域とを更
に具え、前記強くドーピングされた領域は前記第３およ
び第４の金属ストリップと前記井戸領域および前記基板
とをそれぞれ接続するだめのものであるＣＭＯＳ集積回
路◎αネ　多数の前記トランジスタ対は隣接する前記第
３および第４の金属ストリップ間に配設される特許請求
の範囲第６項記載のＣＭＯＳ集積回路。 ０９　　前記第３および第４の金属ス）　ＩＪッゾは互
いに隣接して配設される特許請求の範囲第１２項記載の
ＣＭＯ８集積回路。 α４　Ｎ形導電特性の軽くドーピングされた半導体基板
と、前記基板内に形成されたＰ形導電特性の軽くドーピ
ングされた複数の井戸領域と、回路の外周に活って延び
る金属電圧パスと、回路の外周に沿って延びる金属接地
パスと、前記井戸に沿って延び、トランジスタ間の１ま
たはそれ以上の第１の位置で各井戸領域の各Ｎチ（６） ヤンネルトランジスタに電気的に接続され、かつ前記井
戸領域間の基板に沿って延び、トランジスタ間の１また
はそれ以上の第２の位置で隣接する井戸領域間の基板の
各Ｐチャンネルトランジスタに電気的に接続される複数
の第２の金属ス）　ＩＪツブに電気的に接続される複数
の第１の金属ストリップと、 前記第１のス）　ＩＪツブ、前記接地パスおよび前記第
１の位置に電気的に接続される複数の第３の金属ストリ
ップ列と、 前記第２のストリップ、前記電圧パス、前記第２の位置
に電気的に接続される複数の第４の金属ストリップ列と
を具え、前記金属接続は各トランジスタに供給される電
圧を一定に維持するための非結合静電容量を与えるＣＭ
ＯＳ集積回路。 ｃＩつ　　前記第１の個所は強くドーピングされたＰ影
領域であシ前記第２の個所は強くドーピングされたＮ影
領域であり、このため前記金属ストリップと前記井戸領
域と前記基板との間の電気的結合度が改善された特許請
求の範囲第１４項記載のＣＭＯ８集積回路。[Scope of Claims] (1) A substrate having a first conductive property, a plurality of well regions having a second conductive property formed in the substrate, and a first well region formed in the well region. a plurality of complementary MO transistor pairs comprising a transistor and a second transistor formed in the substrate, each having a power supply connection to the first transistor and one or more transistor pairs to the well region; a plurality of first metal strips each having a first electrical connection as described above and a power supply connection for the second transistor, and one or more second electrical connections for the substrate; (a plurality of second metals having connections) IJ
an electrical connection to the well region and the substrate that provides a reverse bias to the interface between the well region and the substrate and provides a non-coupled capacitance to each of the transistor pairs; one or more rows of third metal strips connected to electrical connections to each transistor by one or more rows of third metal strips and one or more rows of fourth metal strips crossed and connected to the IJ tubes; 2. A CMO8 integrated circuit as claimed in claim 1 having an array of metal strips thereby forming a lattice of metal strips, wherein said first and third metal strips are
the second and fourth metal strips are connected to a voltage level of CMO giving
8 integrated circuits. (3) A CMO8 integrated circuit according to claim 2, wherein a first metal power path is formed on the outer periphery of the circuit and connected to the first and third strips;
A CMO8 integrated circuit further comprising a second metal power bus formed on the outer periphery of the circuit and connected to the second and fourth IJ tubes. (4) In the CMO8 integrated circuit according to claim 3, comprising a plurality of input/output MO8) transistors surrounding said MO8) transistor pair, said first and second metal power paths are connected to said MO8 input and output transistors. CMO connected to the output circuit thereby providing a low inductance, low resistance connection
8 integrated circuits. (5) the substrate and the well region are lightly doped, and there is an electrical connection between the well region and the first and third metal strips and between the substrate and the second and fourth metal strips; 4. The CMO8 integrated circuit of claim 3, further comprising heavily doped regions formed in said well regions and in regions of said substrate itself, respectively, to increase the degree of physical coupling. (6) a plurality of complementary MO8) transistor pairs formed on a substrate having a plurality of well regions having conductive properties opposite to those of the substrate, the first transistor of the pair being formed in the well region; In a CMOS integrated circuit, a second transistor of the pair is formed in a substrate and further has a power path arrangement: a well region and a plurality of first metal strips connecting the first transistor to a first voltage level. the IJ horn and a plurality of second metal strips connecting the substrate and the second transistor to a second voltage level; one or more third rows of metal strips; and one or more fourth rows of metal strips interconnected with the second metal strip at a plurality of locations; first and second strips provide power supply connections for the transistor, the power path arrangement reverse biasing the substrate-to-well interface;
CM which provides a decoupling of the decoupling capacitance 1' thereby maintaining the voltage level of each transistor pair substantially constant.
OS integrated circuit. (7) the first and third metal strips) a first voltage level metal main path connected to the IJ tube and extending along the outer periphery of the circuit; and a first voltage level metal main path connected to the second and fourth metal strips and connected to the circuit 7. A CMOS integrated circuit according to claim 6, further comprising a second voltage level metal main path extending along the outer periphery of the CMOS integrated circuit. (8) The first and second metal strips) The IJ tab is formed on a first metal layer, and the third and fourth metal strips are formed on a second metal layer.
The CMOS integrated circuit described in Section 1. 9. The substrate is made of N-type material and the well region is made of P-type material, and the first and second transistors are N-channel transistors and P-channel transistors, respectively. CMO8 integrated circuit. Claim 9: The voltage level of M1 is the ground level and the second voltage level is 5 volts.
The CMOS integrated circuit described in Section 1. A CMOS integrated circuit as claimed in claim 6, in which the well region and the substrate are lightly doped, wherein the well (5) is located within the well region and is strongly doped and has similar conductive properties as the well (5) region. and a strongly doped second region located within the substrate and having similar conductive properties as the substrate, the heavily doped region being in contact with the third and fourth regions. A CMOS integrated circuit that connects a metal strip to the well region and the substrate, respectively. A plurality of the transistor pairs are arranged between the third and fourth metal strips adjacent to each other. The CMOS integrated circuit according to item 6. 09. The CMO8 integrated circuit according to claim 12, wherein the third and fourth metals are arranged adjacent to each other. α4 A lightly doped semiconductor substrate with N-type conductivity, a plurality of lightly doped well regions with P-type conductivity formed in the substrate, a metal voltage path extending around the periphery of the circuit, and a circuit. a metal ground path extending along the perimeter of the well and electrically connected to each N channel transistor in each well region at one or more first locations between the transistors; , and a plurality of second P-channel transistors extending along the substrate between the well regions and electrically connected to each P-channel transistor of the substrate between adjacent well regions at one or more second locations between the transistors. a plurality of first metal strips electrically connected to the IJ tube; a plurality of third metal strips electrically connected to the IJ tube, the ground path and the first location; a plurality of fourth rows of metal strips electrically connected to the second strip, the voltage path, and the second location, the metal connection being provided to each transistor. CM that provides non-bonded capacitance to keep the voltage constant
OS integrated circuit. The first location is a heavily doped P shadow region and the second location is a heavily doped N shadow region, so that the gap between the metal strip, the well region and the substrate is 15. The CMO8 integrated circuit according to claim 14, wherein the degree of electrical coupling is improved.