JPS59142469A - Malfunction preventing circuit - Google Patents

Abstract

PURPOSE:To prevent an erroneous display or an abnormal display in a low power supply voltage area by using an MOS transistor and a resistance, and generating a power supply voltage detecting signal by utilizing the threshold voltage of the MOS transistor. CONSTITUTION:As for a Schmitt trigger circuit 3, when the input voltage is in an L level, the output becomes an L level, and when the input voltage is in an H level, the output becomes an H level. Also, an input voltage level in which its output is inverted is around the middle part of a V<+> power source and a V<-> power source, and a light reducing controlling circuit 4 sets an output display of a displaying circuit 7 to a turn-off state or a fixed state when the input voltage is in an H level, and sets the output display to a turn-on state of a regular operating state when the input voltage is in an L level. In this way, this circuit is operated by a power supply level, therefore, it can be adopted to a power supplying circuit having any characteristic, as well, and accordingly, an erroneous display or an abnormal display in a low power supply voltage area can be prevented.

Description

【発明の詳細な説明】 本発明は立上りや立下がりの遅い電源下で表示用ＩＣを
使用する際の低電圧領域内での異常表示を禁止する（例
えば表示をブランクにする、又は表示を固定するなど）
誤動作防止回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention prohibits abnormal display in the low voltage region when using a display IC under a power supply with slow rise or fall (for example, by blanking the display or fixing the display). etc.)
Related to malfunction prevention circuits.

この表示用ＩＣとしては例えば液晶、発光ダイオード、
螢光表示管等の車載用デジタルメータを駆動するための
Ｍ’ＯＳ型ＬＳＩである。Examples of this display IC include liquid crystals, light emitting diodes,
This is an M'OS type LSI for driving on-vehicle digital meters such as fluorescent display tubes.

−ｍのデジタルメータシステムでは、ノイズ除去等の目
的で電源の立上り及び立下り特性の遅い電源回路を使用
している。そのため、第１図に示すように表示用ＩＣが
動作し始める電圧ＶＯ付近（通常はＭＯＳトランジスタ
がオンする電圧７丁付近）で所定以外の表示、いわゆる
異常表示するＩＣがある。この時、電源の立上り及び立
下り時間が遅いためそれを目視でき、誤表示あるいは異
常表示と判断される場合がある。-m's digital meter system uses a power supply circuit with slow power supply rise and fall characteristics for purposes such as noise removal. Therefore, as shown in FIG. 1, there are some ICs that display an abnormality, that is, a so-called abnormal display, near the voltage VO at which the display IC starts operating (normally near the voltage 7 at which the MOS transistor turns on). At this time, since the rise and fall times of the power supply are slow, this can be visually observed and may be determined to be an erroneous or abnormal display.

本発明は上記欠点を解消するもので、低電源電圧領域内
、とりわけ電源の立下り時での誤表示あるいは異常表示
を防止する誤動作防止回路を提供することを目的止する
。SUMMARY OF THE INVENTION The present invention aims to eliminate the above-mentioned drawbacks, and aims to provide a malfunction prevention circuit that prevents erroneous or abnormal display in a low power supply voltage region, particularly when the power supply falls.

また、本発明の実施慈様では、上記回路をデジタルメー
クの表示用ＩＣに一体的に内蔵さ、せることにより、外
部回路や端子を省略し、安価なシステムを達成している
。Furthermore, in the embodiment of the present invention, the above circuit is integrated into the display IC of the digital makeup, thereby omitting external circuits and terminals and achieving an inexpensive system.

以下、本発明を図に示す実施例により説明する。Hereinafter, the present invention will be explained with reference to embodiments shown in the drawings.

まず、第２図に一実施例を示す。１はＰチャンネル型Ｍ
Ｏ３）ランジスタ（以下Ｐ−ＭＯ３）ランジスタと呼ぶ
）、２はＮチャンネル゛型ＭＯ３）ランジスタ（以下Ｎ
、−ＭＯＳ）ランジスタと呼ぶ）、３はシュミット・ト
リガー回路、４は減光制御回路、５．６は抵抗、■＋は
回路のプラス電源、Ｖ−は回路のマイナス電源、７は液
晶、発光ダイオード、螢光表示管などからなるデジタル
メータを駆動する表示回路である。First, FIG. 2 shows an example. 1 is P channel type M
O3) transistor (hereinafter referred to as P-MO3) transistor), 2 is an N-channel 'type MO3) transistor (hereinafter referred to as N
, -MOS) transistor), 3 is Schmitt trigger circuit, 4 is dimming control circuit, 5.6 is resistor, ■+ is positive power supply of circuit, V- is negative power supply of circuit, 7 is liquid crystal, light emitting This is a display circuit that drives a digital meter consisting of a diode, fluorescent display tube, etc.

Ｐ−Ｍｏ３）ランジスタ１のソース側を■十電源に接続
し、ゲート及びドレイン側をａ点にて抵抗５の一端と共
に共通接続する。ａ点はさらにＮ−Ｍｏ３）ランジスタ
２のゲートとも共通接続する。前記抵抗５のもう一端及
びＮ−Ｍｏ３　）ランジスタ２のソース側、は■−電源
に接続する。Ｎ−Ｍｏ３）ランジスタ２のドレイン側６
の一端及びシュミット・トリガー回路３の入力をｂ点に
て共通接続する。抵抗６のもう一端はＶ十電源に接続す
る。シュミット・トリガー回路３の出力はＣ点を通って
減光制御回路４の入力に接続する。シュミット・トリガ
ー回路３、減光制御回路４の電源は共に■十電源、■−
電源とする。P-Mo3) The source side of the transistor 1 is connected to the power supply, and the gate and drain sides are commonly connected together with one end of the resistor 5 at point a. Point a is also commonly connected to the gate of N-Mo3) transistor 2. The other end of the resistor 5 and the source side of the N-Mo3) transistor 2 are connected to the - power supply. N-Mo3) Drain side 6 of transistor 2
and the input of the Schmitt trigger circuit 3 are commonly connected at point b. The other end of the resistor 6 is connected to the V0 power supply. The output of the Schmitt trigger circuit 3 is connected to the input of the dimming control circuit 4 through point C. The power supplies for the Schmitt trigger circuit 3 and dimming control circuit 4 are both ■10 power supplies and ■-
Use as a power source.

ここで、シュミット・トリガー回路３は入力端子がＬＯ
Ｗレベル（Ｌレベル）の時に出力がＬレベルとなり、入
力電圧がＨＩＧＨレベル（Ｈレベル）の時に出力がＨレ
ベルとなる。また、その出力が反転する入力電圧レベル
はＶ＋電源と■−電源の中間（Ｖ＋−Ｖ−）／２付近で
あり、ヒステリシスを有している。減光制御回路４は入
力電圧がＨレベルの時に表示回路７の出力表示を消灯状
態または一定状態にし、入力電圧がＬレベルの時に出力
表示を点灯状態または通常動作状態にするように構成さ
れている。Here, the input terminal of the Schmitt trigger circuit 3 is LO
When the input voltage is at W level (L level), the output is at L level, and when the input voltage is at HIGH level (H level), the output is at H level. Further, the input voltage level at which the output is inverted is around (V+-V-)/2 between the V+ power source and the - power source, and has hysteresis. The dimming control circuit 4 is configured to turn the output display of the display circuit 7 off or into a constant state when the input voltage is at the H level, and to turn the output display on or into a normal operating state when the input voltage is at the L level. There is.

上記構成による作動を説明する。Ｐ−ＭＯＳトランジス
タ１がオンするスレッシｅルド電圧を■ＴＰ、Ｎ　　Ｍ
ｏ３）ランジスタ２がオンするスレッショルド電圧をＶ
ＴＮとする。また、抵抗５の抵抗値をＲＯ％抵抗６の抵
抗値をＲｔとする。The operation of the above configuration will be explained. The threshold voltage at which P-MOS transistor 1 turns on is TP, NM
o3) Set the threshold voltage at which transistor 2 turns on to V.
Let it be TN. Further, the resistance value of the resistor 5 is RO%, and the resistance value of the resistor 6 is Rt.

Ｐ−Ｍｏ３）ランジスタｌのゲート及びトレインカ抵抗
５の一端とａ点で共通接続されていると共に、抵抗５の
他端はＶ−電源に接続されているため、Ｐ−ＭＯＳトラ
ンジスタ１と抵抗５は定電流回路を構成する。従って、
ａ点の電位をＶａとするとＶａ−（Ｖ”　　Ｖ　　）　
　ＶＴＰとなる。この電位がＮ−Ｍｏ３　トランジスタ
２のゲートに印加される。P-Mo3) The gate of the transistor l and one end of the train resistor 5 are commonly connected at point a, and the other end of the resistor 5 is connected to the V-power supply, so the P-MOS transistor 1 and the resistor 5 are Configure a constant current circuit. Therefore,
If the potential at point a is Va, then Va-(V" V)
It becomes VTP. This potential is applied to the gate of N-Mo3 transistor 2.

Ｎ−Ｍｏ３　）ランジスタ２のオンするスレッショルド
電圧はＶＴＮであるため、（（Ｖ”−Ｖ−）Ｖｙｐ）　
≧ＶｙＮ（７１時にＮ−Ｍｏ５トランジスタ２がオンす
る。即ち、（Ｖ”−Ｖ−）　　　（ＶＴＰ十■丁Ｎ）≧
０の時にＮ−Ｍｏ３　トランジスタ２がオンする。N-Mo3) Since the threshold voltage for turning on transistor 2 is VTN, ((V"-V-)Vyp)
≧VyN (N-Mo5 transistor 2 turns on at 71 o'clock. That is, (V''-V-) (VTP 10 N)≧
When the voltage is 0, the N-Mo3 transistor 2 is turned on.

従って、ｂ点の電位をｖｂとすると、電源電圧（Ｖ＋−
Ｖ−）が（Ｖ＋−Ｖ−）　＜　（ＶＴＰ＋ＶＴＮ）の時
Ｎ−ＭＯ３）ランジスタ２がオフしているためｖｂ＝ｖ
＋となる。また、電源電圧（Ｖ”＝Ｖ−）が（Ｖ”　　
Ｖ　）　≧（ＶＴＰ−Ｉ−ＶＴＮ）のときＮ−Ｍｏ３　
）ランジスタ２がオンするためｖｂ＝ｖ−となる。Therefore, if the potential at point b is vb, then the power supply voltage (V+-
When V-) is (V+-V-) < (VTP+VTN), N-MO3) Since transistor 2 is off, vb=v
It becomes +. Also, the power supply voltage (V”=V−) is (V”
V) When ≧(VTP-I-VTN), N-Mo3
) Since transistor 2 is turned on, vb=v-.

それ故、電源電圧（Ｖ＋−Ｖ−）が（Ｖ＋−Ｖ−）＜　
（ＶＴＰ”ＶＴＮ）の時シュミット・トリガー回路３の
入力電圧はＬレベルζなり、出力電圧はＬレベルとなる
。ｉ方、電源静圧（Ｖ十−Ｖ−）が（Ｖ”−Ｖ　　）　
≧（ＶＴＰ＋ＶＴＮ）の時シュミット・トリガー回路３
の入力電圧はＨ゛　レベルとなり、出力電圧は“Ｈｏ　
レベルとなる。Therefore, the power supply voltage (V+-V-) is (V+-V-)<
(VTP"VTN), the input voltage of the Schmitt trigger circuit 3 becomes L level ζ, and the output voltage becomes L level. On the other hand, the power supply static pressure (V - V-) is (V" - V
Schmitt trigger circuit 3 when ≧(VTP+VTN)
The input voltage becomes H level, and the output voltage becomes “Ho” level.
level.

Ｐ−Ｍｏ３）ランジスタとＮ−Ｍｏ３　ｌ−ランジスタ
が混在する回路（例えば、Ｃ−ＭＯ３回路）において１
．Ｐ−ＭＱＳ）ランジスタまたはＩ’Ｊ−ＭＯＳトラン
ジスタのオンするスレッシｅルド電圧のうち高い方に相
当する電源電圧がら回路が動作し始める。しかし、正常
動作するためには通常もう少し高い電源電圧が必要とす
る。その間は内部回路状態は不定状態あるいは誤動作状
態となっている。第１図において、ＭＯＳトランジスタ
が動作し始める電源電圧をＶ　Ｏ％回路が正常動作し始
める電源電圧を■ｉとすると、このＶｏから■１までの
電源電圧間がその状態となる。これは電源の立上り時の
みならず電源遮断時においても同様のことがいえる。と
りわけ、電源間に大容量コンデンサを接続した場合など
では電源をオン・オフした時の電源電圧の立上り・立下
り時間が長く、このようなことがおこりやすい。In a circuit where P-Mo3) transistors and N-Mo3 l-transistors coexist (for example, a C-MO3 circuit), 1
．． The circuit starts operating at a power supply voltage corresponding to the higher of the threshold voltages for turning on the P-MQS) transistor or the I'J-MOS transistor. However, a slightly higher power supply voltage is usually required for normal operation. During that time, the internal circuit state is in an undefined state or malfunctioning state. In FIG. 1, if the power supply voltage at which the MOS transistor begins to operate is V O% and the power supply voltage at which the circuit starts to operate normally is i, then the state will be between the power supply voltages Vo to ■1. This is true not only when the power is turned on, but also when the power is turned off. In particular, when a large capacity capacitor is connected between the power supplies, the rise and fall times of the power supply voltage are long when the power is turned on and off, and this is likely to occur.

本実施例においては、電源電圧（Ｖ”−Ｖ−）がＰ−Ｍ
ＯＳトランジスタとＮ−ＭＯＳトランジスタのスレッシ
ロルド電圧のｍ＜　（’ＶＴＰ＋ＶＴＮ）以下の時には
減光制御回路４にＨレベル信号を供給し、出力表示を消
灯（オフ）状態またはある一定状態に設定できる。これ
は、電源電圧レベルで設定しているため、電源オン時の
みならず電源遮断時においても有効である。一方、電源
電圧が（ＶＴＰ＋ＶＴＮ）以上になった時には減光制御
回路４にＬレベル信号を供給し、通常動作を行なわせる
ことが可能となる。In this embodiment, the power supply voltage (V"-V-) is P-M
When the threshold voltages of the OS transistor and the N-MOS transistor are m<('VTP+VTN) or less, an H level signal is supplied to the dimming control circuit 4, and the output display can be set to an off state or a certain constant state. Since this is set at the power supply voltage level, it is effective not only when the power is turned on but also when the power is turned off. On the other hand, when the power supply voltage becomes equal to or higher than (VTP+VTN), an L level signal is supplied to the dimming control circuit 4 so that normal operation can be performed.

シュミット・トリガー回路３はｂ点の信号レベルの切替
り時にヒステリシス特性をもたせて安定に切替るように
入れたものである。The Schmitt trigger circuit 3 is provided with hysteresis characteristics to ensure stable switching when switching the signal level at point b.

なお、上記実施例において、ａ点の電位を（ｙ＋Ｖ）Ｖ
ＴＲとなるようＰ−ＭＯＳトランジスタ１と抵抗５を曳
いて構成したが、このＰ−ＭＯＳトランジスタは複数個
を第３図の如く直列に接続してもよい。第３図において
は、Ｐ−ＭＯＳトランジスタＩＡ、ＩＢのスレソシロル
ド電圧を同じＶＴＰとすると、ａ□点の電位は（Ｖ＋−
Ｖ−）ｖｖｐとなり、ａＨ点の電位は（Ｖ”−Ｖ−）−
ＶＴＰ−ＶＴＰ＝　（Ｖ”−Ｖ　　）−２・ＶＴｐとな
る。従って、複数個（ｎ個）のＰ−ＭＯ３Ｉ−ランジス
タを第３図の如く構成すると、各ゲートとドレインとの
接続点の電位は（Ｖ＋−ＶＴ）−ＶＴＰ％　　（Ｖ＋　
Ｖ　　）　　　２ＶＴＰ、−（Ｖ＋−Ｖ）−ｎ・ＶＴＰ
となり、多種類の電位を設定でき、必要に応じて選択使
用をす２ことが可能となる。In the above embodiment, the potential at point a is (y+V)V
Although the P-MOS transistor 1 and the resistor 5 are used to form a TR, a plurality of P-MOS transistors may be connected in series as shown in FIG. In FIG. 3, if the threshold voltages of P-MOS transistors IA and IB are set to the same VTP, the potential at point a is (V+-
V-)vvp, and the potential at point aH is (V"-V-)-
VTP-VTP= (V”-V)-2・VTp. Therefore, when a plurality of (n) P-MO3I- transistors are configured as shown in Fig. 3, the potential at the connection point between each gate and drain is is (V+-VT)-VTP% (V+
V) 2VTP, -(V+-V)-n・VTP
Therefore, it is possible to set many types of potentials and to selectively use them as necessary.

また、各Ｐ−ＭＯ３）ランジスタのソース側あるいはド
レイン側あるいは抵抗５に直列または並列に抵抗、トラ
ンジスタ、ダイオード等を接続してａ点の電位を変更し
てもよい。またＰ−ＭＯＳトランジスタ１を抵抗に置換
することも可能である。Furthermore, the potential at point a may be changed by connecting a resistor, transistor, diode, etc. in series or parallel to the source side or drain side of each P-MO3) transistor or to the resistor 5. It is also possible to replace the P-MOS transistor 1 with a resistor.

また、Ｎ−ＭＯ３トランジスタ２と抵抗６に関しても同
様のことがいえる。即ち、Ｎ−ＭＯ３）ランジスタ２の
ソース側あるいはドレイン側あるいは抵抗６に直列また
は並列に抵抗、トランジスタ、ダイオード等を接続して
ｂ点の電位をかえてもよい。Further, the same can be said about the N-MO3 transistor 2 and the resistor 6. That is, the potential at point b may be changed by connecting a resistor, transistor, diode, etc. in series or parallel to the source side or drain side of the N-MO transistor 2 or the resistor 6.

また、通常Ｐ−ＭＯＳトランジスタはスレ・ノシジルド
電圧をさげるためのゲート部にイオン（はう素等の３（
ＩＩＩｉの元素を前提とする）を打込む場合が多い。即
ち、チャンネル・ドープを実施している。従って、スレ
ッシロルド電圧をあげるため、Ｐ−ＭＯ３）ランジスタ
１、ＩＡ、１Ｂ等に選択的にチャンネル・ドープの実施
あり・なしを決め、電圧レベルを変えることも可能であ
る。同様に、Ｎ−ＭＯ，Ｓ）ランジスタ２にもチャンネ
ル・ドープの実施あり・なしによりスレッシせルド電圧
を変更することも可能である。Ｎ−ＭＯ３）ランジスタ
にチャンネル・ドープを実施すると実施前よりスレソシ
ロルド電圧が高くなる。In addition, normally in a P-MOS transistor, ions (such as ions such as boron,
IIIi elements) are often implanted. That is, channel doping is performed. Therefore, in order to increase the threshold voltage, it is also possible to selectively perform channel doping on the P-MO transistors 1, IA, 1B, etc. and change the voltage level. Similarly, it is also possible to change the threshold voltage of the N-MO, S) transistor 2 depending on whether channel doping is performed or not. When channel doping is performed on an N-MO3) transistor, the threshold voltage becomes higher than before the channel doping.

また、Ｐ−ＭＯＳトランジスタあるいはＮゝ−ＭＯ３）
ランジスタにおいて、マスク等により選択的にチャンネ
ル・ドープ回数をかえてスレッシ９ルド電圧レベルを変
動させてもよい。Also, P-MOS transistor or N-MO3)
In the transistor, the threshold voltage level may be varied by selectively changing the number of channel dopings using a mask or the like.

また、第１の実施例においては、シュミット・トリガー
回路３でｂ点の電位を受けたが、これはヒステリシス特
性をもたせるためのもので、場合に°よっては通常のイ
ンバータ回路、あるいはノン・インバータ回路、あるい
はコンパレータ回路等で構成してもよい。また、必要に
応じてこれを取り払ってもよい。In addition, in the first embodiment, the Schmitt trigger circuit 3 receives the potential at point b, but this is to provide hysteresis characteristics, and depending on the case, a normal inverter circuit or a non-inverter circuit may be used. It may be configured with a circuit, a comparator circuit, or the like. Also, this may be removed if necessary.

さらに、減光制御回路４の入力信号がＨレベルの時に出
力表示が消灯（オフ）状態あるいは一定状態としたが、
入力信号がＬレベルで上記状態となる回路でもよい。そ
の場合Ｃ点（あるいはｂ点）の電位をインバータ回路で
反転させればよい。Furthermore, when the input signal of the dimming control circuit 4 is at H level, the output display is turned off or kept constant.
The circuit may be in the above state when the input signal is at L level. In that case, the potential at point C (or point b) may be inverted using an inverter circuit.

以上、上記各種実施例に対して、Ｐ−ＭＯＳトランジス
タとＮ−ＭＯ３）ランジスタを入れ替えた構成を採用す
ることも可能である。その場合、■＋電源をＶ−電源に
、■−電源をＶ十電源と入れ替えると同様の構成となる
。その場合の第２図に対する実施例を第４図に示す。ま
た、第３図に対する構成例を第５図に示す。その他の実
施例も同様になる。As described above, it is also possible to adopt a configuration in which the P-MOS transistor and the N-MO transistor are replaced with each other in the various embodiments described above. In that case, if the ``+'' power source is replaced with the ``V-'' power source and the ``-'' power source is replaced with the V+ power source, a similar configuration will be obtained. FIG. 4 shows an embodiment of FIG. 2 in that case. Further, FIG. 5 shows an example of the configuration with respect to FIG. 3. The same applies to other embodiments.

第４図に対する説明を簡単にする。ａ′点の電位はＮ−
ＭＯＳ　）ランジスタ１１の定電流作用により（Ｖ゛−
＋ＶＴＮ）となるように設定されているため、Ｐ−Ｍｏ
ｓトランジスタ１２のオンする電源電圧（Ｖ”−Ｖ−）
はＶ＋−（Ｖ−＋ＶＴＮ）ＶＴＰ≧０即ち、　（Ｖ”−
Ｖ−）　≧ＶＴＮ→ｖ’ｒｐの時である。この時ｂ′点
の電位はＨレベルとなり、（Ｖ→−Ｖ　　）＜ＶＴＮ＋
ＶＴＰ（’）時ｂ′点の電位はＬレベル（″−，■−レ
ベル）となる。The explanation for FIG. 4 will be simplified. The potential at point a' is N-
MOS) Due to the constant current action of the transistor 11, (V-
+VTN), P-Mo
Power supply voltage for turning on the s transistor 12 (V"-V-)
is V+-(V-+VTN)VTP≧0, that is, (V"-
V-) ≧VTN→v'rp. At this time, the potential at point b' becomes H level, (V→-V)<VTN+
At VTP('), the potential at point b' becomes L level (''-, ■-level).

さらに、以上の実施例においては、本発明を用いて表示
出力を消灯（オフ）状態あるいはある一定状態にすると
したが、この電源電圧検出信号を用いて回路のリセット
信号とすることを可能である。その他回路の内・外部の
各種の制御信号として使用することも可能である。Furthermore, in the above embodiments, the present invention was used to turn off the display output or to a certain constant state, but it is also possible to use this power supply voltage detection signal as a reset signal for the circuit. . It can also be used as various control signals inside and outside the circuit.

要するに、本発明においてはＭＯＳ）ランジスタと抵抗
を用い、ＭＯＳトランジスタのスレッシシルト電圧を利
用することにより、電源電圧検出信号壱作り出し、各種
の制御信号として使用しようというものである。電源電
圧レベルによって動作するため、どのような特性の電源
回路にも採用でき、電源オン時とともに電源遮断時にお
ける回路の誤動作、異常表示等に有効に対処できる。ま
たＩチップＩＣ化が容易に、パターン面積の増大をそれ
ほどまねかずにできるため、各種用途が広がる。さらに
、専用の電源電圧監視回路を使用せずに済むため、安価
なシステムを提供できる。In short, the present invention uses a MOS transistor and a resistor and uses the threshold voltage of the MOS transistor to generate a power supply voltage detection signal and use it as various control signals. Since it operates based on the power supply voltage level, it can be applied to power supply circuits with any characteristics, and can effectively deal with circuit malfunctions, abnormal displays, etc., both when the power is turned on and when the power is turned off. Furthermore, since it can be easily converted into an I-chip IC without increasing the pattern area, various uses are expanded. Furthermore, since there is no need to use a dedicated power supply voltage monitoring circuit, an inexpensive system can be provided.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は電源の立上りおよび立下り特性を示す特性図、
第２図は本発明の一実施例を示す回路図、第３．５図は
電圧検出部分の実施例を示す回路図、第４図は本発明の
他の実施例を示す回路図である。 １．５・・・検出回路をなすＰ−ＭＯＳ）ランジメタ。 抵抗、２・・・Ｎ−ＭＯＳ　Ｉ−ラジスタ、３・・・シ
ュミット・トリガー回路、４・・・減光制御回路、７・
・・表示回路。Figure 1 is a characteristic diagram showing the rise and fall characteristics of the power supply.
FIG. 2 is a circuit diagram showing one embodiment of the present invention, FIG. 3.5 is a circuit diagram showing an embodiment of a voltage detection portion, and FIG. 4 is a circuit diagram showing another embodiment of the present invention. 1.5...P-MOS) range meta forming a detection circuit. Resistor, 2... N-MOS I-Radister, 3... Schmitt trigger circuit, 4... Dimming control circuit, 7...
...Display circuit.

Claims (2)

【特許請求の範囲】[Claims] （１）所望の表示制御を行なう表示システムにおいて、
この表示システムに印加される電源の電圧レベルを検出
する検出回路と、この電圧レベルを自身のスレッショル
ド電圧と対比させてオン・オフするＭＯＳ）ランジスタ
と、このＭＯ３’）ランジスタのオン・オフ状態に従っ
て前記表示システムの表示動作を制御する回路とを備え
たことを特徴とする誤動作防止回路。(1) In a display system that performs desired display control,
A detection circuit that detects the voltage level of the power supply applied to this display system, a MOS) transistor that turns on and off by comparing this voltage level with its own threshold voltage, and a MOS) transistor that turns on and off according to the on/off state of this MO3') transistor. A malfunction prevention circuit comprising: a circuit for controlling a display operation of the display system. （２）前記の検出回路、ＭＯＳ）ランジスタ、及び制御
用回路を前記表示システムの制御用回路と共に１チツプ
ＩＣ化したことを特徴とする特許請求の範囲第１項記載
の誤動作防止回路。(2) The malfunction prevention circuit according to claim 1, wherein the detection circuit, the MOS transistor, and the control circuit are integrated into a single chip IC together with the control circuit of the display system.