JPS59135927A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPS59135927A JPS59135927A JP1087183A JP1087183A JPS59135927A JP S59135927 A JPS59135927 A JP S59135927A JP 1087183 A JP1087183 A JP 1087183A JP 1087183 A JP1087183 A JP 1087183A JP S59135927 A JPS59135927 A JP S59135927A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は縦続方式のＡ／Ｄ変換器の改良に関するもので
ある。
ある。
第１図は従来の縦続凰Ａ／Ｄ変換器に用いられる１ビツ
トのＡ／Ｄ変換器である。入力信号ｖＩＮが入力端子１
に加えられると、サンプル・ホールド回路（以下Ｓ／Ｈ
回路と呼ぶ）２でサンプル・ホールドされ、この保持さ
れた電圧ｖＨ（＝ｖｌＮ）と基準電圧Ｖ ／２は比較回
路５で比較される。ｖＨ＜ｖＲ／２のとき比較回路３の
出力ｖＯＤはローレベル面となりスイッチＳ１を閉、
８２を開とし演算増幅器４からＶ ： ’２ ＶＨ：
２ ＭＩＮを出力する。ｖｕ ＞ ＶＲ／ ２ ノとき
Ａ 比較回路３の出力Ｖ。Ｄはノ・イレペル（ロ）となり、
スイッチＳ１を開、 ８２を閉とし演算増幅器４からｖ
ＯＡ＝２ＶＨ−％””２ＶＩＮ−ＶＲを出力する。第２
図は演算増幅器４からの剰余出力ｖｏＡと入力信号ＶＩ
Ｎとの関係を図示したものである。すなわち入力信号Ｖ
ＩＮを基準電圧ＶＨ／ ２と比較して１ビツトの変換を
行なった後比較電圧との１剰余１を出力している。
トのＡ／Ｄ変換器である。入力信号ｖＩＮが入力端子１
に加えられると、サンプル・ホールド回路（以下Ｓ／Ｈ
回路と呼ぶ）２でサンプル・ホールドされ、この保持さ
れた電圧ｖＨ（＝ｖｌＮ）と基準電圧Ｖ ／２は比較回
路５で比較される。ｖＨ＜ｖＲ／２のとき比較回路３の
出力ｖＯＤはローレベル面となりスイッチＳ１を閉、
８２を開とし演算増幅器４からＶ ： ’２ ＶＨ：
２ ＭＩＮを出力する。ｖｕ ＞ ＶＲ／ ２ ノとき
Ａ 比較回路３の出力Ｖ。Ｄはノ・イレペル（ロ）となり、
スイッチＳ１を開、 ８２を閉とし演算増幅器４からｖ
ＯＡ＝２ＶＨ−％””２ＶＩＮ−ＶＲを出力する。第２
図は演算増幅器４からの剰余出力ｖｏＡと入力信号ＶＩ
Ｎとの関係を図示したものである。すなわち入力信号Ｖ
ＩＮを基準電圧ＶＨ／ ２と比較して１ビツトの変換を
行なった後比較電圧との１剰余１を出力している。
第１図に示す１ピツ） Ａ／Ｄ変換器を複数段縦続接続
して前段の剰余出力を後段の入力とすれば、各段からの
１ピツト出力（比較出力）の組合わせは複数ピットのＡ
／Ｄ変換出力を構成する。
して前段の剰余出力を後段の入力とすれば、各段からの
１ピツト出力（比較出力）の組合わせは複数ピットのＡ
／Ｄ変換出力を構成する。
ところが第１図に示すような１ビツトＡ／Ｄ変換器の場
合、Ｓ／Ｈ回路２、比較回路３、演算増幅器４のオフセ
ットおよびスイッチ８１．８２のオン抵抗々どはすべて
Ａ／Ｄ変換器の精度を制限する要因とカる。このため複
雑で高価なコンポーネントを用いまければ良い性能が得
られないという欠点があり、ＩＣ化も難しいため、Ａ／
Ｄ変換方式の原理としては比較的簡単であるにも拘らず
、縦続塵Ａ／Ｄ変換器はこれまであまり実用化されてい
なかった。
合、Ｓ／Ｈ回路２、比較回路３、演算増幅器４のオフセ
ットおよびスイッチ８１．８２のオン抵抗々どはすべて
Ａ／Ｄ変換器の精度を制限する要因とカる。このため複
雑で高価なコンポーネントを用いまければ良い性能が得
られないという欠点があり、ＩＣ化も難しいため、Ａ／
Ｄ変換方式の原理としては比較的簡単であるにも拘らず
、縦続塵Ａ／Ｄ変換器はこれまであまり実用化されてい
なかった。
本発明は上記の問題点を解決するためになされたもので
あって、簡単な構成で性能が良（ＩＣ化の容易な縦続型
Ａ／Ｄ変換器を実現することを目的とする。
あって、簡単な構成で性能が良（ＩＣ化の容易な縦続型
Ａ／Ｄ変換器を実現することを目的とする。
上記の目的を達成するために本発明の第１の要旨とする
ところは、第１のキャパシタと、この第１のキャパシタ
の一端に関連して接続する第２のキャパシタと、この第
２のキャパシタの他端にその入力端子が接続する反転増
幅器と、上記回路の接続状態をスイッチを用いて切換え
るスイッチ手段とを備え、前記スイッチ手段は入力信号
に対応する電圧で第２のキャパシタを充電し基準電圧に
対応する電圧で第１のキャパシタを充電して前記入力信
号と前記基準電圧の比較を行々った後、前記比較の結果
に対応して前記第１および第２のキャパシタの保持電圧
を用いて前記入力信号と前記基準電圧に関する算術演算
を行なう回路構成となるよう接続する１ビツトのＡ／Ｄ
変換器を複数個並列接続して同一人力信号を前記各Ａ／
Ｄ変換器の入力に加え、前記各Ａ／Ｄ変換器へ与えるク
ロックの位相を互いにずらせて前記各Ａ／Ｄ変換器から
の剰余出力およびデータ出力をスイッチにょシ順番に選
択して出力するように構成したことを特徴とする複数並
行形の１ビツトのＡ／Ｄ変換器に存する。
ところは、第１のキャパシタと、この第１のキャパシタ
の一端に関連して接続する第２のキャパシタと、この第
２のキャパシタの他端にその入力端子が接続する反転増
幅器と、上記回路の接続状態をスイッチを用いて切換え
るスイッチ手段とを備え、前記スイッチ手段は入力信号
に対応する電圧で第２のキャパシタを充電し基準電圧に
対応する電圧で第１のキャパシタを充電して前記入力信
号と前記基準電圧の比較を行々った後、前記比較の結果
に対応して前記第１および第２のキャパシタの保持電圧
を用いて前記入力信号と前記基準電圧に関する算術演算
を行なう回路構成となるよう接続する１ビツトのＡ／Ｄ
変換器を複数個並列接続して同一人力信号を前記各Ａ／
Ｄ変換器の入力に加え、前記各Ａ／Ｄ変換器へ与えるク
ロックの位相を互いにずらせて前記各Ａ／Ｄ変換器から
の剰余出力およびデータ出力をスイッチにょシ順番に選
択して出力するように構成したことを特徴とする複数並
行形の１ビツトのＡ／Ｄ変換器に存する。
本発明の第２の要旨とするところは第１のキャパシタと
、この第１のキャパシタの一端に関連して接続する第２
のキャパシタと、この第２のキャパシタの他端にその入
力端子が接続する反転増幅器と、上記回路の接続状態を
スイッチを用いて切換えるスイッチ手段とを備え、前記
スイッチ手段は入力信号に対応する電圧で第２のキャパ
シタを充電し基準電圧に対応する電圧で第１のキャパシ
タを充電して前記入力信号と前記基準電圧の比較を行な
った後、前記比較の結果に対応して前記第１および第２
のキャパシタの保持電圧を用いて前記入力信号と前記基
準電圧に関する算術演算を行なう回路構成となるよう接
続する１ビツトのＡ／Ｄ変換器を複数個並列接続して同
一人力信号を前記各Ａ／Ｄ変換器の入力に加え、前記各
Ａ／Ｄ変換器へ与えるクロックの位相を互いにずらせて
前記各Ａ／Ｄ変換器からの剰余出力およびデータ出力を
スイッチによシ順番に選択して出力するように構成した
複数並行形の１ピツ） Ａ／Ｄ変換器を複数段縦続接続
して各段の剰余出力を次段の入力信号とし、各段からの
１ビツトのデータ出力の組み合わせを出力としたことを
特徴とする複数ビットのＡ／Ｄ変換器に存する。
、この第１のキャパシタの一端に関連して接続する第２
のキャパシタと、この第２のキャパシタの他端にその入
力端子が接続する反転増幅器と、上記回路の接続状態を
スイッチを用いて切換えるスイッチ手段とを備え、前記
スイッチ手段は入力信号に対応する電圧で第２のキャパ
シタを充電し基準電圧に対応する電圧で第１のキャパシ
タを充電して前記入力信号と前記基準電圧の比較を行な
った後、前記比較の結果に対応して前記第１および第２
のキャパシタの保持電圧を用いて前記入力信号と前記基
準電圧に関する算術演算を行なう回路構成となるよう接
続する１ビツトのＡ／Ｄ変換器を複数個並列接続して同
一人力信号を前記各Ａ／Ｄ変換器の入力に加え、前記各
Ａ／Ｄ変換器へ与えるクロックの位相を互いにずらせて
前記各Ａ／Ｄ変換器からの剰余出力およびデータ出力を
スイッチによシ順番に選択して出力するように構成した
複数並行形の１ピツ） Ａ／Ｄ変換器を複数段縦続接続
して各段の剰余出力を次段の入力信号とし、各段からの
１ビツトのデータ出力の組み合わせを出力としたことを
特徴とする複数ビットのＡ／Ｄ変換器に存する。
以下図面を用いて本発明を説明する。
第５図は本発明の一実施例を構成する基本回路を示す電
気回路図で１ビツトのＡ／Ｄ変換器であり、実施例の理
解を容易にするために実施例に先立って説明する。１１
はアナログ入力信号ｖＩＮ１が加えられる入力端子、８
１１はその一端がこの入力端子１１に接続するスイッチ
、Ｃ１はこのスイッチ８１１の他端にその一端が接続す
る第１のキャパシタ、Ｓ１２はこのキャパシタＣ１の他
端にその一端が接続し、他端がコモンに接続するスイッ
チ、Ｓ１３は前記スイッチ８１１の他端にその一端が接
続し他端が基準電圧ｖＲ／２の加わる端子１２に接続す
るスイッチ、Ｃ２は前記スイッチＳ１１の他端にその一
端が接続する第２のキャパシタ、１５はこのキャパシタ
ｃ２の他端がその入力端子に接続する反転増幅器で、例
えばＣＭＯ８のインバータなどを用いることができる。
気回路図で１ビツトのＡ／Ｄ変換器であり、実施例の理
解を容易にするために実施例に先立って説明する。１１
はアナログ入力信号ｖＩＮ１が加えられる入力端子、８
１１はその一端がこの入力端子１１に接続するスイッチ
、Ｃ１はこのスイッチ８１１の他端にその一端が接続す
る第１のキャパシタ、Ｓ１２はこのキャパシタＣ１の他
端にその一端が接続し、他端がコモンに接続するスイッ
チ、Ｓ１３は前記スイッチ８１１の他端にその一端が接
続し他端が基準電圧ｖＲ／２の加わる端子１２に接続す
るスイッチ、Ｃ２は前記スイッチＳ１１の他端にその一
端が接続する第２のキャパシタ、１５はこのキャパシタ
ｃ２の他端がその入力端子に接続する反転増幅器で、例
えばＣＭＯ８のインバータなどを用いることができる。
８１４は前記反転増幅器１３の出力端子と前記入力端子
とに接続するスイッチ、Ｒ１とＲ２は前記反転増幅器１
５の前記出力端子に接続してその出力ｖｏ、を分圧する
、値の等しい抵抗、Ｓ１６はこの抵抗Ｒ１とＲ２の接続
点と前記キャパシタｃ１の他端とに接続するスイッチ、
８１５は前記抵抗Ｒ１とＲ２の接続点と前記キャパシタ
ｃ１の一端とに接続するスイッチである。
とに接続するスイッチ、Ｒ１とＲ２は前記反転増幅器１
５の前記出力端子に接続してその出力ｖｏ、を分圧する
、値の等しい抵抗、Ｓ１６はこの抵抗Ｒ１とＲ２の接続
点と前記キャパシタｃ１の他端とに接続するスイッチ、
８１５は前記抵抗Ｒ１とＲ２の接続点と前記キャパシタ
ｃ１の一端とに接続するスイッチである。
１４はスイッチＳ１１． Ｓ１４を制御するクロックＣ
Ｐ１が加えられるクロック入力端子、１５はスイッチｓ
１２゜８１３を制御するクロックＣＰ２が加えられるク
ロック入力端子、１６はクロックｃｐｓが加えられるク
ロック入力端子、１７はこのクロックＣＰ３をそのクロ
ック入力とし前記反転増幅器１５からの比較出力をその
Ｄ入力とするＤ形スリップ・フロップ（以下り形Ｆ−Ｆ
と呼ぶ）、１８はこのＤ形Ｆ−Ｆの反転出力および前記
クロックＣＰ５を入力とし出力をスイッチ８１５に加え
るＡＮＤ回路、１９はこのＤ形Ｆ−Ｆの非反転出力およ
び前記クロックＣＰ３を入力とし出力をスイッチＳ１６
に加・えるＡＮＤ回路である。２０は前記反転増幅器か
らの出力を外部に送出する出力端子である。
Ｐ１が加えられるクロック入力端子、１５はスイッチｓ
１２゜８１３を制御するクロックＣＰ２が加えられるク
ロック入力端子、１６はクロックｃｐｓが加えられるク
ロック入力端子、１７はこのクロックＣＰ３をそのクロ
ック入力とし前記反転増幅器１５からの比較出力をその
Ｄ入力とするＤ形スリップ・フロップ（以下り形Ｆ−Ｆ
と呼ぶ）、１８はこのＤ形Ｆ−Ｆの反転出力および前記
クロックＣＰ５を入力とし出力をスイッチ８１５に加え
るＡＮＤ回路、１９はこのＤ形Ｆ−Ｆの非反転出力およ
び前記クロックＣＰ３を入力とし出力をスイッチＳ１６
に加・えるＡＮＤ回路である。２０は前記反転増幅器か
らの出力を外部に送出する出力端子である。
なお上記のスイッチＳ１１〜Ｓ１６、Ｄ形Ｆ−Ｆ１７お
よびＡＮＤ回路１８．１９は上記１ピツ） Ａ／Ｄ変換
回路の接続状態をスイッチで切換えるスイッチ手段を構
成している。
よびＡＮＤ回路１８．１９は上記１ピツ） Ａ／Ｄ変換
回路の接続状態をスイッチで切換えるスイッチ手段を構
成している。
次に本回路の動作を説明する。回路全体は第４図に示す
５相のクロ、りＣＰ１〜ＣＰ４１によって駆動される。
５相のクロ、りＣＰ１〜ＣＰ４１によって駆動される。
クロックＣＰ１がＨとなる第１の区間Ｔ１ではスイッチ
８１１および８１４が閉となシその他のスイッチは開と
なる。スイッチ８１４が閉じていると反転増幅器１５の
入出力端子は一定値ｖｏＦＦ（演算増幅器のオフセット
電圧やインバータのしきい値電圧など）となり、したが
ってキャパシタＣ２は端子間電圧ｖＩＮ１− ■ＯＦＦ
で充電される。
８１１および８１４が閉となシその他のスイッチは開と
なる。スイッチ８１４が閉じていると反転増幅器１５の
入出力端子は一定値ｖｏＦＦ（演算増幅器のオフセット
電圧やインバータのしきい値電圧など）となり、したが
ってキャパシタＣ２は端子間電圧ｖＩＮ１− ■ＯＦＦ
で充電される。
クロックＣＰ２がＨとなる第２の区間Ｔ２ではスイ、チ
８１２と８１３のみが閉となる。このときｃｌは基準電
圧ｖＲ／２に充電され、反転増幅器１３０入力電圧Ｖｘ
は となる。スイッチ８１４は開いているので、反転増幅器
１３は比較器として働き、前記入力電圧ＶＸが■ｏＦＦ
よシ高いと、すなわち ならば反転増幅器１５の比較出力はり、逆の場合にはＨ
となって、１ビ、トのＡ／Ｄ変換出力が得られる。
８１２と８１３のみが閉となる。このときｃｌは基準電
圧ｖＲ／２に充電され、反転増幅器１３０入力電圧Ｖｘ
は となる。スイッチ８１４は開いているので、反転増幅器
１３は比較器として働き、前記入力電圧ＶＸが■ｏＦＦ
よシ高いと、すなわち ならば反転増幅器１５の比較出力はり、逆の場合にはＨ
となって、１ビ、トのＡ／Ｄ変換出力が得られる。
クロックＣＰ３がＨとなる第３の区間Ｔ５ではスイッチ
Ｓ１５またはＳ１６のどちらか一方だけが閉となる。区
間Ｔ２における演算増幅器１３からの比較出力はクロッ
クＣＰ３の立上がシのタイミングでＤ形Ｆ−Ｆ１７の出
力側に転送され、前記比較出力がＬのときＳ１５が閉じ
前記比較出力がＨのときＳ１６が閉じて、どちらの場合
もＶｘ ＝Ｖ□ｐｐとなって平衡する。
Ｓ１５またはＳ１６のどちらか一方だけが閉となる。区
間Ｔ２における演算増幅器１３からの比較出力はクロッ
クＣＰ３の立上がシのタイミングでＤ形Ｆ−Ｆ１７の出
力側に転送され、前記比較出力がＬのときＳ１５が閉じ
前記比較出力がＨのときＳ１６が閉じて、どちらの場合
もＶｘ ＝Ｖ□ｐｐとなって平衡する。
すなわち、比較出力がＬのときは、
より、反転増幅器１３の出力ｖＯ４は
ｖｏｌ：２ｖＩＮ１
となる。一方比較出力がＨのときは、同様により
ｖｏｌ：２ｖＩＮ１−ｖＲ
となり剰余出力が得られる。
上記に示した関係から明らかなように、このような構成
とすることにより、Ａ／Ｄ変換出力および剰余出力に対
するオフセットの影響を原理的に無くすことができる。
とすることにより、Ａ／Ｄ変換出力および剰余出力に対
するオフセットの影響を原理的に無くすことができる。
またキャノくシタを用いた方式なので平衡状態では電流
が流れないため、スイッチのオン抵抗による誤差も生じ
ない。またＳ／Ｈ回路、比較回路、算術演算回路などを
１つの反転増幅器で実現しているだめ構成が簡単である
。更に回路の主要部分はアナログ・スイッチ、インノク
ータ、小容量のキャパシタ、同一抵抗値の抵抗ぺ了だけ
で、特に高性能な素子を必要としないのでＩＣ化に向い
ている。
が流れないため、スイッチのオン抵抗による誤差も生じ
ない。またＳ／Ｈ回路、比較回路、算術演算回路などを
１つの反転増幅器で実現しているだめ構成が簡単である
。更に回路の主要部分はアナログ・スイッチ、インノク
ータ、小容量のキャパシタ、同一抵抗値の抵抗ぺ了だけ
で、特に高性能な素子を必要としないのでＩＣ化に向い
ている。
なお第５図の回路において、入力信号によってキャパシ
タＣ２を充電する際に信号源インピーダンスが高いと充
電時間が長くなる。この点を改善するためには、第３図
のＰ点にバッフ７Ｂ（図は省略）を挿入してその出力を
キャパシタＣ２に加えるようにすればよい。この場合に
バッファＢのオフセットは反転増幅器１３のオフセット
と同様に考えることができ、オフセット・キャンセルの
利点はそのまま残すことができる。
タＣ２を充電する際に信号源インピーダンスが高いと充
電時間が長くなる。この点を改善するためには、第３図
のＰ点にバッフ７Ｂ（図は省略）を挿入してその出力を
キャパシタＣ２に加えるようにすればよい。この場合に
バッファＢのオフセットは反転増幅器１３のオフセット
と同様に考えることができ、オフセット・キャンセルの
利点はそのまま残すことができる。
第５図は本発明の一実施例を示す電気回路図で第３図の
基本回路を３個差列に接続してサンプル・レートを高め
た複数並行形の１ビ、）Ａ／Ｄ変換器である。図におい
てＡＤ１１〜ＡＤ１５は第６図のＡ／Ｄ変換器のＡＤ＋
の部分に対応しており、同一信号人力ｖＩＮ２、同一基
準電圧ｖＲ／２が加えられる。クロックＣＰＩ〜ＣＰ３
（第４図参照）は第５図のように互いに位相をずらせ
てＡＤ１１〜ＡＤ１３に加えられている。
基本回路を３個差列に接続してサンプル・レートを高め
た複数並行形の１ビ、）Ａ／Ｄ変換器である。図におい
てＡＤ１１〜ＡＤ１５は第６図のＡ／Ｄ変換器のＡＤ＋
の部分に対応しており、同一信号人力ｖＩＮ２、同一基
準電圧ｖＲ／２が加えられる。クロックＣＰＩ〜ＣＰ３
（第４図参照）は第５図のように互いに位相をずらせ
てＡＤ１１〜ＡＤ１３に加えられている。
８２１、８２５． Ｓ２５は帰還用抵抗Ｒ１に加える剰
１余出力ＶＯ２をＡＤ１１〜ＡＤ１３の剰余出力の中か
ら選択するだめのスイッチで、それぞれ括弧内に示すク
ロックＣＰＵ、 ＣＰｉ、 ＣＦ２で駆動される。Ｓ２
’２． Ｓ２４．８２６は１ビツトのデータ出力ＤＯ２
をＡＤ１１〜ＡＤ１５の１ビツトデータ出力の中から選
択するためのスイッチで、それぞれ括弧内に示すクロッ
クＣＰ２． ＣＰＵ、 ＣＰｌで駆動される。
１余出力ＶＯ２をＡＤ１１〜ＡＤ１３の剰余出力の中か
ら選択するだめのスイッチで、それぞれ括弧内に示すク
ロックＣＰＵ、 ＣＰｉ、 ＣＦ２で駆動される。Ｓ２
’２． Ｓ２４．８２６は１ビツトのデータ出力ＤＯ２
をＡＤ１１〜ＡＤ１５の１ビツトデータ出力の中から選
択するためのスイッチで、それぞれ括弧内に示すクロッ
クＣＰ２． ＣＰＵ、 ＣＰｌで駆動される。
このような構成のＡ／Ｄ変換器の動作を以下に説明する
。クロックＣＰ１のタイミングではデータ出力ＤＯ２は
ＡＤ１５から与えられ、剰余出力Ｖ。□・はＡＤ１２゛
から与えられる。・クロックＣＰ２のタイミングではデ
ータ出力ＤＯ２はＡＤｊｌから、剰余出力ＶＯ２はＡＤ
１３から与えられる。クロックＣＰ３のタイミングでは
データ出力ＤＯ２はＡＤ１２から、剰余出力ｖｏ２はＡ
ＤＨから与えられる。すなわち第３図の回路では６クロ
ツクに１回しか変換出力を得ることができないが、上記
のような構成とすることによシックロックごとに出力を
得ることができ、Ａ／Ｄ変換器のサンプル・レートを高
めることができる。
。クロックＣＰ１のタイミングではデータ出力ＤＯ２は
ＡＤ１５から与えられ、剰余出力Ｖ。□・はＡＤ１２゛
から与えられる。・クロックＣＰ２のタイミングではデ
ータ出力ＤＯ２はＡＤｊｌから、剰余出力ＶＯ２はＡＤ
１３から与えられる。クロックＣＰ３のタイミングでは
データ出力ＤＯ２はＡＤ１２から、剰余出力ｖｏ２はＡ
ＤＨから与えられる。すなわち第３図の回路では６クロ
ツクに１回しか変換出力を得ることができないが、上記
のような構成とすることによシックロックごとに出力を
得ることができ、Ａ／Ｄ変換器のサンプル・レートを高
めることができる。
また帰還抵抗Ｒ１，Ｒ２をＡＤ１１〜ＡＤ１３で共通に
利用しているので、それぞれの変換ごとの誤差のばら゛
つきが生じないという利点がある。
利用しているので、それぞれの変換ごとの誤差のばら゛
つきが生じないという利点がある。
その他第３図のＡ／Ｄ変換器の利点は本実施例もそのま
ま有している。
ま有している。
第６図は本発明の第２の実施例を示したもので、第５図
のＡ／Ｄ変換器を４つ縦続接続して４ビツトのＡ／Ｄ変
換器を構成したものである。すなわちＡＤ２１〜ＡＤ２
４は第５図の１ビツトＡ／Ｄ変換器ＡＤ２で、初段のＡ
／Ｄ変換器ＡＤ２１の入力ＶＩＮ２１として信号入力−
ｖＩＮ５が加えられ、以下各段のＡ／Ｄ変換器の剰余出
力が次段の信号入力となりで進行波的な高速変換が可能
となる。４１〜５０は各段からのＡ／Ｄ変換出力を保持
・転送するためのＤ形Ｆ−Ｆで、Ａ／Ｄ変換器ＡＤ２１
からの１ビツトのＡ／Ｄ変換出力は各クロ、りＣＰｌ、
ＣＦ２． ＣＦ２ （第４図参照）のタイミングでＤ
形Ｆ−Ｒ４１に保持され、前記各クロックによってＤ形
１ Ｆ−Ｒ４２，４４，４７へと次々に転送される。他の段
のＬＡ／Ｄ変換器ＡＤ２２． ＡＤ２３． ＡＤ２４か
らのＡ／Ｄ変換出力も同様にして転送され、最終的にＤ
形Ｆ−Ｒ４７，４８４９、５０からの各出力Ｄ５． Ｄ
２． Ｄｌ、 ＤＯとして４ビ。
のＡ／Ｄ変換器を４つ縦続接続して４ビツトのＡ／Ｄ変
換器を構成したものである。すなわちＡＤ２１〜ＡＤ２
４は第５図の１ビツトＡ／Ｄ変換器ＡＤ２で、初段のＡ
／Ｄ変換器ＡＤ２１の入力ＶＩＮ２１として信号入力−
ｖＩＮ５が加えられ、以下各段のＡ／Ｄ変換器の剰余出
力が次段の信号入力となりで進行波的な高速変換が可能
となる。４１〜５０は各段からのＡ／Ｄ変換出力を保持
・転送するためのＤ形Ｆ−Ｆで、Ａ／Ｄ変換器ＡＤ２１
からの１ビツトのＡ／Ｄ変換出力は各クロ、りＣＰｌ、
ＣＦ２． ＣＦ２ （第４図参照）のタイミングでＤ
形Ｆ−Ｒ４１に保持され、前記各クロックによってＤ形
１ Ｆ−Ｒ４２，４４，４７へと次々に転送される。他の段
のＬＡ／Ｄ変換器ＡＤ２２． ＡＤ２３． ＡＤ２４か
らのＡ／Ｄ変換出力も同様にして転送され、最終的にＤ
形Ｆ−Ｒ４７，４８４９、５０からの各出力Ｄ５． Ｄ
２． Ｄｌ、 ＤＯとして４ビ。
トのＡ／Ｄ変換出力を得ることができる。
このような構成とすることにより、第５図の場合と同様
の利点以外に、Ａ／Ｄ変換出力のど、ト数、すなわち精
度を高めることができる。
の利点以外に、Ａ／Ｄ変換出力のど、ト数、すなわち精
度を高めることができる。
なお上記の実施例では１ピツ） Ａ／Ｄ変換器を４段用
いる場合を示したがこれに限らず、段数を更に増やすこ
とも可能である。
いる場合を示したがこれに限らず、段数を更に増やすこ
とも可能である。
またこの場合のＡ／Ｄ変換の精度は各段毎の２つノ抵抗
（第５図のＲ１とＲ２）のマツチングによってのみ決ま
り各段同志のマツチングは不要であるから、精度を高め
ることが容易である。
（第５図のＲ１とＲ２）のマツチングによってのみ決ま
り各段同志のマツチングは不要であるから、精度を高め
ることが容易である。
以上述べたように本発明によれば、簡単な構成で性能が
良く、ＩＣ化の容易な縦続ｆｆ１Ａ／Ｄ変換器を実現で
きる。
良く、ＩＣ化の容易な縦続ｆｆ１Ａ／Ｄ変換器を実現で
きる。
第１図は従来の縦続形Ａ／Ｄ変換器を示す電気回路図、
第２図は第１図の回路の動作を説明するだめのタイム・
チャート、第３図は本発明の実施例を構成する基本回路
を示す電気回路図、第４図は第３図の回路の動作を説明
するだめのタイム・チャート、第５図は本発明の一実施
例を示す電気回路図、第６図は本発明の第２の実施例を
示す電気回路図である。 １３・・・反転増幅器、ＡＤＤ、 ＡＤ１１〜ＡＤｉ３
デ九２１〜ＡＤ２４・１ピツトＡ／Ｄ変換器、Ｃ４，Ｃ
２・・・キャパシタ、８１１〜Ｓ１６． ８２１− Ｓ
２６・・−スイッチ、ｖＩＮ、ｖＩＮ１〜ＶＩＮ５１
ｖＩＮＦ１〜ＶＩＮ１３Ｉ■ＩＮ２＋−■ｌＮ２４”’
入力信号〜Ｖｌｔ ／ ２ ”・基単電圧、ＣＰ＋ 〜
ｃｐｓ ・・・クロック、ｖ０２゜■０２１〜■ｏ２３
°°゛剰余出力為Ｄｏ２１Ｄｏ２１〜Ｄｏ２４ＩＤｏ〜
Ｄ３・・・データ出力。 躬 ｌ 酌 署 ２ 阿 第 ３ 叫 ５ ／１ η ４１目 Ｉ蜜、ｒ、ｔ、、５：／；１
第２図は第１図の回路の動作を説明するだめのタイム・
チャート、第３図は本発明の実施例を構成する基本回路
を示す電気回路図、第４図は第３図の回路の動作を説明
するだめのタイム・チャート、第５図は本発明の一実施
例を示す電気回路図、第６図は本発明の第２の実施例を
示す電気回路図である。 １３・・・反転増幅器、ＡＤＤ、 ＡＤ１１〜ＡＤｉ３
デ九２１〜ＡＤ２４・１ピツトＡ／Ｄ変換器、Ｃ４，Ｃ
２・・・キャパシタ、８１１〜Ｓ１６． ８２１− Ｓ
２６・・−スイッチ、ｖＩＮ、ｖＩＮ１〜ＶＩＮ５１
ｖＩＮＦ１〜ＶＩＮ１３Ｉ■ＩＮ２＋−■ｌＮ２４”’
入力信号〜Ｖｌｔ ／ ２ ”・基単電圧、ＣＰ＋ 〜
ｃｐｓ ・・・クロック、ｖ０２゜■０２１〜■ｏ２３
°°゛剰余出力為Ｄｏ２１Ｄｏ２１〜Ｄｏ２４ＩＤｏ〜
Ｄ３・・・データ出力。 躬 ｌ 酌 署 ２ 阿 第 ３ 叫 ５ ／１ η ４１目 Ｉ蜜、ｒ、ｔ、、５：／；１
Claims (4)
- （１） 第１のキャパシタと、との゛第１のキャパシ
タの一端に関連して接続する第２のキャパシタと、この
第２のキャパシタの他端にその入力端子が接続する反転
増幅器と、上記回路の接続状態をスイッチを用いて切換
えるスイッチ手段とを備え、前記スイッチ手段は入力信
号に対応する電圧で第２のキャパシタを充電し基準電圧
に対応する電圧で第１のキャパシタを充電して前記入力
信号と前記基準電圧の比較を行なった後、前記比較の結
果に対応して前記第１および第２のキャパシタの保持電
圧を、用いて前記入力信号と前記基準電圧に関する算術
演算を行なう回路構成となるよう接続する１とットのＡ
／Ｄ変換器を複数個設け、同一人力信号を前記各Ａ／Ｄ
変換器の入力端子に加えるとともに、前記各ｈ／Ｄ変換
器のスイッチ手段に位相が互いにずれたクロック信号を
与え、前記各Ａ／Ｄ変換器からの剰余出力およびデータ
出力をスイッチによシ順番に選択して得るようにしたこ
とを特徴とする複数並行形の１ビツト人／Ｄ変換器。 - （２） スイッチおよび反転増幅器をＣＭＯ８で構成
した特許請求の範囲第１項記載のＡ／Ｄ変換器。 - （３） 第１のキャパシタと、この第１のキャパシタ
の一端に関連して接続する第２のキャパシタと、この第
２のキャパシタの他端にその入力端子が接続する反転増
幅器と、上記回路の接続状態をスイッチを用いて切換え
るスイッチ手段とを備え、前記スイッチ手段は入力信号
に対応する電圧で第２のキャパシタを充電し基準電圧に
対応する電圧で第１のキャパシタを充電して前記入力信
号と前記基準電圧の比較を行なった後、前記比較の結果
に対応して前記第１および第２のキャパシタの保持電圧
を用いて前記入力信号と前記基準電圧に関する算術演算
を行なう回路構成となるよう接続する１ビツトのＡ／Ｄ
変換器を複数個設け、同一人力信号を前記各Ａ／Ｄ変換
器の入力端子に加えるとともに、前記各Ａ／Ｄ変換器の
スイッチ手段に位相を互いにずれたクロック信号を与え
、前記各Ａ／Ｄ変換器からの剰余出力およびデータ出力
をスイッチにより順番に選択して得るようにした複数並
列形の１ピツトＡ／Ｄ変換器を複数段縦続接続して各段
の剰余出力を次段の入力信号とし、各段からの１ビツト
のデータ出力の組み合わせを出力としたことを特徴とす
る複数ビットのＡ／Ｄ変換器。 - （４） スイッチおよび反転増幅器をＣＭＯ８で構成
した特許請求の範囲第３項記載のＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087183A JPS59135927A (ja) | 1983-01-26 | 1983-01-26 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087183A JPS59135927A (ja) | 1983-01-26 | 1983-01-26 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59135927A true JPS59135927A (ja) | 1984-08-04 |
| JPH0149057B2 JPH0149057B2 (ja) | 1989-10-23 |
Family
ID=11762396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1087183A Granted JPS59135927A (ja) | 1983-01-26 | 1983-01-26 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59135927A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63203013A (ja) * | 1987-02-18 | 1988-08-22 | Nec Ic Microcomput Syst Ltd | Ｄ−ａ変換装置 |
| JPH0470214A (ja) * | 1990-07-11 | 1992-03-05 | Inter Nitsukusu Kk | Ａ／ｄコンバータ |
| JP2007198027A (ja) * | 2006-01-27 | 2007-08-09 | Jdc Corp | 原位置透水試験方法及びその装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54111247A (en) * | 1978-01-27 | 1979-08-31 | Nat Semiconductor Corp | Precise multiple input voltage amplifier and comparator |
| JPS5513548A (en) * | 1978-07-14 | 1980-01-30 | Fujitsu Ltd | Transistor switching circuit |
-
1983
- 1983-01-26 JP JP1087183A patent/JPS59135927A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54111247A (en) * | 1978-01-27 | 1979-08-31 | Nat Semiconductor Corp | Precise multiple input voltage amplifier and comparator |
| JPS5513548A (en) * | 1978-07-14 | 1980-01-30 | Fujitsu Ltd | Transistor switching circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63203013A (ja) * | 1987-02-18 | 1988-08-22 | Nec Ic Microcomput Syst Ltd | Ｄ−ａ変換装置 |
| JPH0470214A (ja) * | 1990-07-11 | 1992-03-05 | Inter Nitsukusu Kk | Ａ／ｄコンバータ |
| JP2007198027A (ja) * | 2006-01-27 | 2007-08-09 | Jdc Corp | 原位置透水試験方法及びその装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0149057B2 (ja) | 1989-10-23 |
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