JPS59129999A - Semiconductor memory device - Google Patents

Abstract

PURPOSE:To attain ease of discrimination whether the redundant function of a memory element is in use or not by arranging a switching element and a fuse in series between input signal terminals or power terminals. CONSTITUTION:When a positive voltage is impressed to a gate 11 from an input signal terminal N3, a current flows between a drain 12 and a source 13. When a voltage impressed to the terminal N3 is lower than the threshold value of an MOSFET-Q1, the Q1 is turned on and no current flows even if a potential difference is given between the input signal terminals N1 and N2. On the other hand, when a voltage impressed to the terminal N3 is higher than the threshold value of the Q1, a current by the potential difference between the terminals N1 and N2 flows. Thus, when the fuse L is blown, no current flows between the terminals N1 and N2. As a result, whether or not the redundant function of the memory element is in use is discriminated easily even after sealing of package by detecting the conduction and nonconduction between the terminals N1 and N2.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、例えば絶縁ゲート型電界効果トランジスタ（
以下、ＭＯＳトランジスタと称する）を基本素子とした
半導体メモリ装置に関し、特に不良ビットを予備のスペ
アビットと置換する所謂冗長機能付き半導体メモリ装置
において、該メモリ装置が予備のスペアビットを用いて
いるか否かをパッケージに収納した後もパッケージ外部
から識別を可能とする技術に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to, for example, an insulated gate field effect transistor (
Regarding semiconductor memory devices whose basic elements are MOS transistors (hereinafter referred to as MOS transistors), especially semiconductor memory devices with a so-called redundancy function that replaces defective bits with spare spare bits, whether the memory device uses spare spare bits or not. This technology relates to a technology that enables identification from outside the package even after it is stored in the package.

〔従来技術〕[Prior art]

従来、この種の冗長機能付き半導体メモリ装置として第
１図に示すものがある。第１図において、（１）はマト
リックス状に配置行されたメモリセルアレイ、（２）は
該セルアレイ（１）のアドレス入力信号ＡＯ〜Ａｍを受
けて２　　本の行選択信号を得る行デコーダ、　（３１
は同じくメモリセルアレイ（１）のアドレス入力信号Ａ
−ｍ＋　ｌ−Ａｎを受けて２本（ｍ−ｎ＝Ｎとする）の
列選択信号を得る列デコーダ、（４ンは選択された行お
よび列の交点のメモリセルから読み出されたデータ信号
を出力信号Ｑとして出力するとともに、選択されたメモ
リセルにデータＤを書き込むための入出力バッファを示
している。なお、メモリ素子の機能として必要な他の信
号については本発明の本節には関係しないので説明を省
いである。Conventionally, there is a semiconductor memory device of this type with a redundant function as shown in FIG. In FIG. 1, (1) is a memory cell array arranged in a matrix, (2) is a row decoder that receives address input signals AO to Am of the cell array (1) and obtains two row selection signals; 31
is also the address input signal A of the memory cell array (1).
A column decoder receives -m+l-An and obtains two column selection signals (m-n=N); It shows an input/output buffer for outputting as an output signal Q and writing data D into a selected memory cell.Note that other signals necessary for the function of the memory element are not related to this section of the present invention. Since this is not the case, the explanation is omitted.

ところで、このように配置されたメモリ装置において、
メモリセルアレイ（１）内で製造上の欠陥により例えば
１ビツトあるいは１行の不良ビットが存在したりして製
造歩留ま如を低下させることはよく知られておシ、この
歩留まりを改善した半導体メモリ装置として、冗長機能
付きメモリ装置が研究、開発されている。この冗長機能
付きメモリ装置は、第１図に示すように、メモリセルア
レイ（１）上の一部に予備の行領域（５）と予備の行デ
コーダ（６）を配置したもので、不良のビットがメモリ
素子のウェハテスト時に検出された際に、その選択され
た行を不活性にし、該選択信号で活性化する行デコーダ
とそれに接続された予備行に置換して不良をなくすよう
にしたものである。この不良ビットを不活性にする方法
および予備デコーダを活性化する方法として、内蔵した
ヒユーズを電気的にあるいはレーザ光で切断することが
知られている。By the way, in a memory device arranged in this way,
It is well known that manufacturing defects in the memory cell array (1), such as the presence of one bit or one row of defective bits, reduce the manufacturing yield. As memory devices, memory devices with redundant functions are being researched and developed. As shown in Fig. 1, this memory device with redundant function has a spare row area (5) and a spare row decoder (6) arranged in a part of the memory cell array (1), and is used to detect defective bits. When a defect is detected during a wafer test of a memory element, the selected row is inactivated and replaced with a row decoder activated by the selection signal and a spare row connected to it to eliminate the defect. It is. As a method of inactivating the defective bit and activating the spare decoder, it is known to cut the built-in fuse electrically or with laser light.

あるいは高抵抗のヒユーズをレーザ光にょシ低抵抗にす
る方法も知られている。しかし、上記いずれの方法を用
いたとしても、従来では、置換はメモリ素子内部でなさ
れているので、パッケージに収納した後には該メモリ素
子が冗長機能を用いているかどうかの判断ができなかっ
た。Alternatively, a method is known in which a high-resistance fuse is made to have a low resistance when exposed to laser light. However, no matter which of the above methods is used, since the replacement is conventionally performed inside the memory element, it is not possible to determine whether the memory element uses a redundant function after being housed in a package.

そのため、パッケージに収納した後でも、メモリ素子か
冗長機能を用いているかどうかを判断できる方法として
、最近、該メモリ素子のデータ入力信号りを高電圧に設
定し、アドレス信号を入力しながら出力信号Ｑを調べる
ものが提案されている。しかし、この方法では、出力信
号Ｑを低レベルとするアドレス信号に対応したセルは冗
長機能を用いていず、出力信号Ｑを高レベルとするアド
レス信号に対応したセルが予備のビットを用いていると
判断される。Therefore, as a method to determine whether a memory element is using redundancy function even after it is housed in a package, a recent method has been to set the data input signal of the memory element to a high voltage and output the output signal while inputting the address signal. A method to examine Q has been proposed. However, in this method, the cells corresponding to the address signal that makes the output signal Q a low level do not use the redundancy function, and the cells that correspond to the address signal that makes the output signal Q a high level use the spare bits. It is judged that.

このように、従来のメモリ装置は、上記のように福成さ
れているので、冗長機能を有したメモリ素子をパッケー
ジに収納した後、該メモリ素子が予備セルを使用してい
るか否かを判断することが不可能となったり、またそれ
を判断できたとしても複数なテストを必要としていた。Since the conventional memory device is constructed as described above, after a memory element with a redundant function is housed in a package, it is determined whether the memory element uses a spare cell or not. Sometimes it became impossible to determine, and even if it could be determined, multiple tests were required.

〔発明の概要〕[Summary of the invention]

本発明は以上の点に鑑み、かかる従来の欠点を解消する
ためになされたもので、その目的はきわめて簡単ガテス
トによって冗長機能を使用しているか否かを容易に判断
できる機能を付加した半導体メモリ装置を提供すること
にある。In view of the above points, the present invention has been made in order to eliminate the drawbacks of the conventional technology.The purpose of the present invention is to provide a semiconductor memory with a function to easily determine whether or not a redundant function is used by an extremely simple test. The goal is to provide equipment.

このような目的を達成するために、本発明は、入力信号
または電源端子のいずれかの端子間にスイッチング素子
とヒユーズを直列に配置し、冗長機能を使用するかある
いは使用しないときに前記ヒユーズを切断して、前記ス
イッチング素子をオンにしたときその端子間が４通状態
にあるか否かを検知することにより、識別を可能とする
ようにしたものである。In order to achieve such an object, the present invention arranges a switching element and a fuse in series between either the input signal or power supply terminals, and disables said fuse when the redundant function is used or when not used. Identification is made possible by detecting whether or not there are four connections between the terminals when the switching element is turned on after disconnecting the terminal.

〔発明の実施例〕[Embodiments of the invention]

以下、本発明の実施例を図について説明する。 Embodiments of the present invention will be described below with reference to the drawings.

第２図は本発明に係る半導体メモリ装置の基本的な回路
、１１に成因である。第２図々おいて、（Ｎｉ）。FIG. 2 shows the basic circuit 11 of the semiconductor memory device according to the present invention. In the second figure, (Ni).

（Ｎ２）および（Ｎ３）はそれぞれメモリ素子の入力信
号端子、（Ｑ２１）、（Ｑ２２）は前記各入力信号端子
（Ｎ１）　、　（Ｎ２　）より入力された信号を増幅す
るためのＮチャネルＭＯＳトランジスタである。また（
Ｉ）はレーザ光により切断可能な通常のヒユーズを示し
ている。(N2) and (N3) are input signal terminals of the memory element, respectively, and (Q21) and (Q22) are N-channel MOS transistors for amplifying the signals input from the respective input signal terminals (N1) and (N2). It is. Also(
I) shows a normal fuse that can be cut by laser light.

また、（Ｑｌ）は前記入力信号端子（Ｎｔ　）と（Ｎ２
）間に配置されるヒユーズ（Ｌ）に対し直列に接続され
るスイッチング素子としてのエン／＼ンスメント型ＭＯ
８）ランジスタであり、該トランジスタ（Ｑｌ）は、そ
のゲート電極０υが前記端子（Ｎ３）に接続され、ドレ
イン電極（１２１がヒユーズ（Ｌ）の一端側に、゛ノー
ス電極（１３）が入力信号端子（Ｎ２）側にそれぞれ接
続される。そして前記ゲー）を極０１）に入力信号端子
（Ｎ３）より正の電圧を印加したときにドレイン電極（
１２＋、ソース電極（１３ｊ間に電流が流れるように設
定されている。したがって、入力信号（Ｎ３）に加えら
れる・電圧がＭＯＳトランジスタ（Ｑｌ　）のしきい値
より低ければ、該トランジスタ（Ｑｌ）は非導通になり
、入力信号端子（Ｎｌ）と（ＮＺ）間に電位差を与えて
も電流は流れない。一方、入力信号端子（Ｎ８）に加え
られる電圧がＭＯＳトランジスタ（Ｑｌ）のしきい値よ
り高くなれば、これは導通状態になシ、入力信号端子（
Ｎｌ　）　、　（Ｎ２　）間に電位差を与えることによ
って電流が流れる。それ故、かかる回路においては、前
記ヒユーズ（Ｌ）が切断された状態にある条件下では入
力信号端子（Ｎｉ　）　、　（Ｎ２　）間に電流が流れ
ることはない。(Ql) is the input signal terminal (Nt) and (N2
) An engine/\\instrument type MO as a switching element connected in series to the fuse (L) placed between
8) A transistor (Ql) whose gate electrode 0υ is connected to the terminal (N3), whose drain electrode (121) is connected to one end of the fuse (L), and whose north electrode (13) is connected to the input signal. When a positive voltage is applied to the terminal (N2) from the input signal terminal (N3) to the pole 01), the drain electrode (
12+ and the source electrode (13j). Therefore, if the voltage applied to the input signal (N3) is lower than the threshold of the MOS transistor (Ql), the transistor (Ql) They become non-conductive and no current flows even if a potential difference is applied between the input signal terminals (Nl) and (NZ).On the other hand, when the voltage applied to the input signal terminal (N8) is lower than the threshold of the MOS transistor (Ql) If it goes high, it is not conducting and the input signal terminal (
A current flows by applying a potential difference between Nl) and (N2). Therefore, in such a circuit, no current flows between the input signal terminals (Ni) and (N2) under the condition that the fuse (L) is in a disconnected state.

したがって、本発明によると、冗長機能を使用した際に
ヒユーズ（Ｌ）は切断するものとし、かつ使用しなかっ
た場合には切断しないものとすると、入力信号端子（Ｎ
ｓ　）　Ｋ　ＭＯＳ　トランジスタ（Ｑｌ　）のしきい
値より高い電圧を与えた際に、入力信号端子（Ｎｌ）　
、　（Ｎ２　）間が導通状態になるか、あるいは非導通
状態であるかを検知することにより、メモリ素子が冗長
機能を使用しているか否かをパッケージ封止後において
も容易に判断することができる。Therefore, according to the present invention, the input signal terminal (N
s) When a voltage higher than the threshold of the KMOS transistor (Ql) is applied, the input signal terminal (Nl)
, (N2) are in a conductive state or non-conductive state, it is possible to easily determine whether the memory element is using the redundant function even after the package is sealed. can.

第３図は本発明による第１の実施例を示すもので、第３
図において第２図と同一または相描部分は同一符号を付
してその説明は省略する。この実施例では、半導体メモ
リ装置を製造する従来と同様の工程において例えば多結
晶シリコンまたはアルミニウムを用いてレーザ光によ多
切断可能なヒユーズ■を形成し、ＭＯＳトランジスタ（
Ｑｌ）の制御端子としてグランド端子（Ｖｓ　ｓ　）を
用いたものである。これによると、通常の動作状態では
ＭＯＳトランジスタ（Ｑｌ）のゲート電、極が常にグラ
ンドレベルに保たれるため、該トランジスタ（Ｑｌ）の
しきい値が十分低い一値であってもメモリ素子の動作に
は影響を及ぼさないことになる。FIG. 3 shows a first embodiment according to the present invention.
In the figure, the same or similar parts as in FIG. 2 are given the same reference numerals, and the explanation thereof will be omitted. In this embodiment, a fuse (1) which can be cut by a laser beam is formed using polycrystalline silicon or aluminum in a process similar to the conventional manufacturing process of a semiconductor memory device, and a MOS transistor (
A ground terminal (Vs s ) is used as a control terminal of Ql). According to this, in normal operating conditions, the gate electrode and pole of the MOS transistor (Ql) are always kept at ground level, so even if the threshold voltage of the transistor (Ql) is a sufficiently low value, the memory element It will not affect the operation.

第４図は本発明の第２の実施例を示すもので、第２図と
の異なる点は、ＭＯ８）ランジスタ（Ｑｌ）の制御端子
として、各ＮチャネルＭＯＳトランジスタ（Ｑ２１）　
、　（Ｑ２２）に各々の信号を入力とする入力信号端子
（Ｎｌ）　、　（Ｎｚ）と同様の入力信号端子（Ｎ８）
を使用したことにある。この場合ＭＯ８）ランジスタ（
Ｑｌ）のしきい値は入力信号端子（Ｎ８）に与えられる
信号レベルより十分高い値に設定すればよい。なお、第
４図中、（Ｑ２Ｂ）は入力信号端子（Ｎ３）より入力さ
れる信号を増幅するＮチャネルＭＯＳトランジスタであ
る。FIG. 4 shows a second embodiment of the present invention. The difference from FIG. 2 is that each N-channel MOS transistor (Q21) is used as the control terminal of the MO8 transistor (Ql).
, an input signal terminal (Nl) that inputs each signal to (Q22), and an input signal terminal (N8) similar to (Nz).
This is due to the fact that it was used. In this case MO8) transistor (
The threshold value of Ql) may be set to a value sufficiently higher than the signal level applied to the input signal terminal (N8). In FIG. 4, (Q2B) is an N-channel MOS transistor that amplifies the signal input from the input signal terminal (N3).

第５図は本発明の第３の実施例を示すものであわ、ＭＯ
Ｓトランジスタ（Ｑｌ）のゲート電極を入力信号端子（
Ｎ１）に接続しても同様の効果が得られることは明らか
である。FIG. 5 shows a third embodiment of the present invention.
Connect the gate electrode of the S transistor (Ql) to the input signal terminal (
It is clear that the same effect can be obtained by connecting to N1).

なお、本発明は、冗長機能付きメモリ素子として、冗長
機能を使用しないときにヒユーズ（Ｌ）を切断し、かつ
使用したときにヒユーズ（Ｌ）を切断しない場合であっ
ても、同様に適用できる。才た、ＮチャネルＭＯＳトラ
ンジスタの他にＰチャネルＭＯＳトランジスタでも電圧
の極性を逆にすることによ如、同様に適用できることは
明らかである。Note that the present invention can be similarly applied to a memory element with a redundant function, even if the fuse (L) is cut off when the redundant function is not used, and the fuse (L) is not cut off when the redundant function is used. . It is clear that the present invention can be similarly applied to P-channel MOS transistors as well as N-channel MOS transistors by reversing the polarity of the voltage.

さらにまた、本発明は、各々ＭＯＳトランジスタ（Ｑ２
１）〜（Ｑ２８　）は本発明を構成するうえで必ずしも
必要なものではなく、また各端子（Ｎｌ）〜（Ｎ８）は
入力信号端子ではなく、電源端子であってもよく、さら
にＭＯＳトランジスタ（Ｑｌ）は複数個のＭＯ８）ラン
ジスタを用いてもよいことは明らかである。Furthermore, the present invention provides a method for each MOS transistor (Q2
1) to (Q28) are not necessarily necessary for constructing the present invention, and each terminal (Nl) to (N8) may be a power supply terminal instead of an input signal terminal, and may also be a MOS transistor ( It is clear that Ql) may use a plurality of MO8) transistors.

また、上述の実施例では、冗長機能の使用状態をレーザ
光によりヒユーズ（Ｌ）を切断するか否かによっている
場合であったが、本発明はレーザ光により高抵抗のヒユ
ーズを低抵抗にするか否かによっても実現し得ることは
明らかである。Furthermore, in the above-described embodiment, the usage state of the redundant function depends on whether or not the fuse (L) is cut by a laser beam, but the present invention uses a laser beam to turn a high-resistance fuse into a low-resistance fuse. It is clear that this can be realized depending on whether or not.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明は、メモリセルアレイ上に
不良ビットを置換すべき予備ビットを有する冗長機能を
備えた半導体メモリ装置において、該メモリ装置の端子
間に、電流の導通、非導通を制御可能なスイッチング素
子とヒユーズ全直列に配置することにより、きわめて簡
単カテストによって冗長機能を使用しているか否かをパ
ッケージ封止後でも容易に識別することができる効果が
ある。As described above, the present invention provides a semiconductor memory device with a redundancy function that has spare bits to replace defective bits on a memory cell array, in which current conduction and non-conduction are controlled between the terminals of the memory device. By arranging all possible switching elements and fuses in series, it is possible to easily identify whether the redundant function is used or not even after the package is sealed by a very simple test.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は通常周知の冗長機能付き半導体メモリ装置のブ
ロック図、第２図は本発明に係る半導体メモリ装置の基
本的な回路構成図、第３図は本発明の第１の実施例を示
す゛回路構成図、第４図は本発明の第２の実施例を示す
回路構成図、第５図は本発明の第３の実施例を示す回路
構成図である。 （Ｑｌ）、（Ｑｚｌ）〜（Ｑ２８）・ｅ・・ＭＯＳトラ
ンジスタ、（Ｌ）・・・・ヒユーズ、（Ｎ１）〜（Ｎａ
）・・・・入力信号端子、（Ｖｓｓ）・・・・グランド
端子。 代理人　　葛　野　信　− 第１図　　　　　　　　　　　。 第５コ １１１ｊ−１１′１−１）長官Ｉ役 １　・ｊ＞　ｌ’１．の表示　　　ｆ１１ｇｒ！昭　５
８−７０１３号２．５と明の名称 半導体メモリ装置 ３、　ｉｉｉ＋ｌ−をする者 ’Ｉｆ’ｌとの関係　　４．、ｌ、Ｈ：’、Ｉ、出１９
（！人ｆＩ　　所　　　　　東ｓ；〔都Ｆ・代Ｉｌ１区
九〇）内爪ｌ’１−１２番：）′Ｊ：。 名　４シ、　　（ｆｉＯ］　）　−、斐′市磯株式会ｔ
１代表ｈ　片　１１１　　仁　八　部 ／Ｉ　、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄 ６　補正の内容 明細書第６頁第３行の「複数」を「複雑」と補正する。 以　　上FIG. 1 is a block diagram of a commonly known semiconductor memory device with a redundancy function, FIG. 2 is a basic circuit configuration diagram of a semiconductor memory device according to the present invention, and FIG. 3 is a diagram showing a first embodiment of the present invention. FIG. 4 is a circuit diagram showing a second embodiment of the invention, and FIG. 5 is a circuit diagram showing a third embodiment of the invention. (Ql), (Qzl)~(Q28)・e・・MOS transistor, (L)・・Fuse, (N1)~(Na
)...Input signal terminal, (Vss)...Ground terminal. Agent Shin Kuzuno - Figure 1. 5th Co. 111j-11'1-1) Secretary I role 1 ・j>l'1. Display f11gr! Showa 5
8-7013 No. 2.5 and the relationship between Ming's name semiconductor memory device 3 and the person 'If'l who does iii+l-4. ,l,H:',I,out 19
(!人fI Tokos; [Tokyo F. Dai Il1 Ward 90) Uchizume l'1-12:)'J:. Name 4shi, (fiO] ) -, Hi'ichi Iso Co., Ltd.
1 Representative H Piece 111 Ren 8 Part/I, Attorney 5, Detailed explanation of the invention in the specification subject to amendment 6 Contents of the amendment Amended “plurality” in line 3 on page 6 of the specification to be “complex” do. that's all

Claims (1)

【特許請求の範囲】 （１１メモリセルアレイ上に不良ビットを置換すべき予
備のビットを有する冗長機能を備えた半導体メモリ装置
において、該半導体メモリ装置の入力信号または電源端
子のいずれかの端子間に、電流の導通、非導通を制御可
能なスイッチング素子とヒユーズを直列に配置して構成
したことを特徴とする半導体メモリ装置。 （２）スイッチング素子として絶縁ゲート型電界効果ト
ランジスタを用い、該トランジスタのソース電極（また
はドレイン電極）と入力信号または電源端子のいずれか
一方の端子間にヒユーズを配置し、前記トランジスタの
ドレイン電極（またはソース電極）をもう一方の端子に
接続するとともに、前記両方の端子とは異なる１つの端
子に前記トランジスタのゲート電極を接続することを特
徴とする特許請求の範囲第１項記載の半導体メモリ装置
。 （３）スイッチング素子として絶縁ゲート型電界効果ト
ランジスタを用い、該トランジスタのソース電極（また
はドレイン電極）と入力信号または電源端子のいずれか
一方の端子間にヒユーズを配置し、前記トランジスタの
ドレイン電極（またはソース電極）をもう一方の端子に
接続するとともに、これら両端子のいずれかに前記トラ
ンジスタのゲート電極を接続することを特徴とする特許
請求の範囲第１項記載の半導体メモリ装置。 （４）ヒユーズとして、レーザ光により切断可能なもの
かあるいけ高抵抗を低抵抗化可能なヒユーズを配置する
ことを特徴とする特許請求の範囲第１項、第２項または
第３項記載の半導体メモリ装置。 （５）スイッチング素子として絶縁ゲート型電界効果ト
ランジスタを用い、該トランジスタのしきい値電圧を入
力信号電圧よりも十分高い値に設定することを特徴とす
る特許請求の範囲第３項または第４項記載の半導体メモ
リ装置。[Scope of Claims] (11) In a semiconductor memory device with a redundancy function having spare bits to replace defective bits on a memory cell array , a semiconductor memory device characterized in that it is configured by arranging in series a switching element and a fuse that can control conduction and non-conduction of current. (2) An insulated gate field effect transistor is used as the switching element, and the A fuse is placed between the source electrode (or drain electrode) and either the input signal or power supply terminal, and the drain electrode (or source electrode) of the transistor is connected to the other terminal, and the fuse is connected to both of the terminals. The semiconductor memory device according to claim 1, characterized in that the gate electrode of the transistor is connected to one terminal different from the transistor. (3) An insulated gate field effect transistor is used as the switching element, and the transistor A fuse is arranged between the source electrode (or drain electrode) of the transistor and one of the input signal or power supply terminals, and the drain electrode (or source electrode) of the transistor is connected to the other terminal, and both of these terminals are connected. The semiconductor memory device according to claim 1, characterized in that the gate electrode of the transistor is connected to either one of the fuses. A semiconductor memory device according to claim 1, 2, or 3, characterized in that a fuse that can be made into a resistor is arranged. (5) An insulated gate field effect transistor is used as a switching element, and a 5. The semiconductor memory device according to claim 3, wherein the threshold voltage of the transistor is set to a value sufficiently higher than the input signal voltage.