JPS59125472A - Controller for execution of sequential instruction - Google Patents
Controller for execution of sequential instructionInfo
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- JPS59125472A JPS59125472A JP23406382A JP23406382A JPS59125472A JP S59125472 A JPS59125472 A JP S59125472A JP 23406382 A JP23406382 A JP 23406382A JP 23406382 A JP23406382 A JP 23406382A JP S59125472 A JPS59125472 A JP S59125472A
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、アクセス命令の処理段階のそれぞれに対応し
九ＰＯ８Ｔフラグをアクセス命令処理装装置の中に設け
、ＰＯ８Ｔ命令が実行された時、ビジーである処理段階
に対応したＰＯ８Ｔフラグをオンとし、処理段階の移行
とともに、ＰＯ８Ｔフラグの内容を遷移させるようにし
た逐次化命令実行制御装置に関するものである。Detailed Description of the Invention [Technical Field of the Invention] The present invention provides nine PO8T flags in an access command processing device corresponding to each of the processing stages of an access command, and when a PO8T command is executed, a busy flag is set. The present invention relates to a serialization instruction execution control device that turns on a PO8T flag corresponding to a certain processing stage and changes the contents of the PO8T flag as the processing stage moves.
パイプライン方式によるベクトル書データ処理装置にお
いて、ベクトル・レジスタと主記憶装置間でデータの転
送を指示する命令（ロード命令およびストア命令）を実
行する場合、後続命令との間の逐次化が必要となること
がある。例えば、パイプラインが複数存在し、複数の命
令が同時に実行可能な場合、先行するアクセス命令が終
了するのを待って後続の演算命令を実行するような場合
である。その一手段として一対の命令を用意して逐次化
を行わせたい命令の前に実行させる方法が考えられる。In a pipelined vector write data processing device, when executing instructions (load instructions and store instructions) that instruct data transfer between vector registers and main memory, serialization with subsequent instructions is required. It may happen. For example, if multiple pipelines exist and multiple instructions can be executed simultaneously, a subsequent arithmetic instruction may be executed after waiting for the preceding access instruction to complete. One possible method is to prepare a pair of instructions and have them executed before the instruction to be serialized.
このとき、一方の命令は既に実行中のあるアクセス命令
に対して逐次化をする必要がある旨の通知をする命令（
以下、ＰＯ３Ｔ命令と呼ぶ）であシ、他方の命令はＰＯ
８Ｔ命令の実行によシ逐次化の表示（以下、ＰＯ８Ｔフ
ラグと呼ぶ）がなされた全アクセス命令の終了まで蟲該
他方の命令に続く命令の実行を待たせる命令である。こ
の方式の場合、ＰＯ８Ｔ命令の実行に対してパイプライ
ンの処理段階に既に存在するアクセス命令に対するＰＯ
８Ｔフラグの制御が必要である。At this time, one instruction is an instruction that notifies that an access instruction that is already being executed needs to be serialized (
(hereinafter referred to as the PO3T instruction), and the other instruction is the PO3T instruction.
This instruction causes the execution of the instruction following the other instruction to wait until the completion of all access instructions for which serialization was indicated (hereinafter referred to as the PO8T flag) by execution of the 8T instruction. In this method, a PO8T instruction is executed for an access instruction that already exists in the pipeline processing stage.
It is necessary to control the 8T flag.
本発明は、上記の考察に基づくものであって、ＰＯ８Ｔ
命令の実行に際しアクセス・パイプラインの各処理段階
に対応したＰＯ８Ｔ ７ラグのセット／リセットを行い
得るようにした逐次化命令実行制御装置を提供すること
を目的としている。The present invention is based on the above considerations, and includes PO8T
It is an object of the present invention to provide a serialized instruction execution control device that can set/reset PO8T7 lags corresponding to each processing stage of an access pipeline when executing an instruction.
そしてそのため、本発明の逐次化命令実行制御装置は、
ベクトル・データ処理装置において、主記憶装置とベク
トル・レジスタ間のアクセス命令間で逐次化を行う命令
実行制御のうち、パイプライン命令の実行時に各処理段
階にＰＯ８Ｔフラグを用意し、ＰＯ８Ｔ命令実行時にア
クセス命令を実行中の各処理段階に対応したＰＯ８Ｔフ
ラグをセットし、各処理段階の移行とともにＰＯ８Ｔフ
ラグを遷移させるよう構成したことを特徴とするもので
ある。Therefore, the serialized instruction execution control device of the present invention has the following features:
In a vector data processing device, during instruction execution control that serializes access instructions between the main memory and vector registers, a PO8T flag is prepared at each processing stage when executing a pipeline instruction, and when a PO8T instruction is executed, The present invention is characterized in that a PO8T flag corresponding to each processing stage during which an access command is being executed is set, and the PO8T flag is changed with the transition of each processing stage.
以下、本発明を実施例を参照しつつ説明する。 Hereinafter, the present invention will be explained with reference to examples.
第１図はベクトル会データ処理装置の構成を示す図、第
２図は本発明に関わるアクセス命令処理装置のブロック
図、第３図はアクセス命令制御パイプラインの動作とＰ
Ｏ８Ｔ命令の実行の様子を示すタイムチャート、第４図
はＰＯ８Ｔ７ラグのセット／リセットの制御論理のブロ
ック図である。FIG. 1 is a diagram showing the configuration of a vector data processing device, FIG. 2 is a block diagram of an access instruction processing device related to the present invention, and FIG. 3 is a diagram showing the operation of the access instruction control pipeline and P
FIG. 4 is a time chart showing how the O8T instruction is executed. FIG. 4 is a block diagram of the control logic for setting/resetting the PO8T7 lag.
第１図において、１はスカシ・ユニット、２はベクトル
命令実行制御装置、３はアクセス命令処理装置、４−１
ないし、４−３は演算装置、５はベクトル・レジスタ、
６け主記憶制御装置、７は主記憶装置をそれぞれ示して
いる。スカラ会ユニット１は通常の中央処理装置である
。中央処理装置１から送られて来るベクトル命令はベク
トル命令実行制御装置２によって解読され、対応する空
きのパイプラインが起動される。アクセス命令処理装置
３は、ベクトル・レジスタ５と主記憶装置７との間のデ
ータ転送を制御するものであシ、演算装置４−１ないし
４−３のそれぞれはベクトル加算やベクトル減算、ベク
トル乗算、ベクトル除算などを行うものである。ベクト
ル９レジスタ５は、複数のベクトル・データを格納する
ものである。主記憶制御装置６は、アクセス命令処理装
置やその他の処理装置からのアクセス要求を受付け、ア
クセス要求に従って主記憶装置７をアクセスするもので
ある。In FIG. 1, 1 is a scan unit, 2 is a vector instruction execution control device, 3 is an access instruction processing device, and 4-1
4-3 is an arithmetic unit, 5 is a vector register,
A 6-digit main memory control device and 7 indicate a main memory device, respectively. Scala-kai unit 1 is a normal central processing unit. A vector instruction sent from the central processing unit 1 is decoded by the vector instruction execution control unit 2, and a corresponding empty pipeline is activated. The access instruction processing device 3 controls data transfer between the vector register 5 and the main storage device 7, and each of the arithmetic units 4-1 to 4-3 performs vector addition, vector subtraction, and vector multiplication. , vector division, etc. Vector 9 register 5 stores a plurality of vector data. The main storage control device 6 receives access requests from the access command processing device and other processing devices, and accesses the main storage device 7 in accordance with the access requests.
第２図は、本発明によるアクセス命令処理装置の要部の
１実施例を示すものである。第２図において、８−１と
８−２はアクセス命令制御パイプライン、９は命令投入
装置、１０は終了管理装置、１１−ｔは処理段階を制御
装置、１２−ｉは処理段階ｔビジー・フラグ、１３−ｉ
は処理段階ｉ ＰＯ８Ｔフラグ制御装置、１４−ｉは処
理段階ｉ ＰＯ８Ｔフラグをそれぞれ示している。たｙ
し、ｉは１．２又は３である。アクセス命令処理装置３
は、２本のアクセス命令制御パイプライン８−１．８−
２を有している。命令投入装置９はベクトル命令実行制
御装置２の中に存在し、ベクトル命令を所定の条件が満
足された時に、対応するパイプラインに投入するもので
ある。終了管理装置１０は、ベクトル命令の終了を検出
し、命令終了をスカシ・ユニット１などに通知するもの
である。アクセス命令制御パイプライン８−１と８−２
は同一の構成を ′有している。ロード命令の場合、ベ
クトル・データの主記憶装置からの読出しのためアクセ
スパイプがビジーとなる期間を管理する段階１、ベクト
ル・レジスタへの書込み期間を管理する段階２、及びア
クセス時の例外受付けを管理する段階３があシ、ストア
命令の場合は、ベクトル・レジスタからのベクトル・デ
ータの読出し及びアクセスパイプラインのビジー期間を
管理する段階１、主記憶装置への書込み期間を管理する
段階２、及び例外受けを管理する段階３がある。処理段
階１制御装置１１−１は上記の段階１の制御を行うもの
であシ、処理段階２制御装置１１−２は上記段階２の制
御を行うものであシ、処理段階３制御装置１１−３は上
記の段階３の制御を行うものである。処理段階１制御装
置１１−１がビジーになると、処理段階１ビジー会フラ
グ１２−１がオンになる。処理段階ビジー・７ラグエ２
−１がオンのときにＰＯ８Ｔ命令が実行されると、処理
段階ＰＯ８Ｔ７Ｏ８側御装置１３−１によって処理段階
Ｉ ＰＯ８Ｔフラグ１４−１がオンとされる。処理段階
２制御装置１１−２がビジーになると、処理段階２ビジ
ー嘩フラグ１２−２がオンとなる。処理段階２ビジー・
フラグ１２−２がオンのときにＰＯ８Ｔ命令が実行され
ると、処理段階２ＰＯ８Ｔフラグ制御装置１３−２によ
って処理段階ＰＯ８Ｔフラグ１４−２がオンとされる。FIG. 2 shows an embodiment of the essential parts of the access command processing device according to the present invention. In FIG. 2, 8-1 and 8-2 are access command control pipelines, 9 is an instruction input device, 10 is a termination management device, 11-t is a processing stage control device, and 12-i is a processing stage t busy/ Flag, 13-i
indicates a processing stage i PO8T flag control device, and 14-i indicates a processing stage i PO8T flag. tay
and i is 1.2 or 3. Access command processing device 3
is two access instruction control pipelines 8-1.8-
It has 2. The instruction input device 9 exists in the vector instruction execution control device 2, and inputs a vector instruction to a corresponding pipeline when a predetermined condition is satisfied. The termination management device 10 detects the termination of a vector instruction and notifies the scan unit 1 and the like of the termination of the instruction. Access instruction control pipelines 8-1 and 8-2
have the same structure. In the case of a load instruction, the first step is to manage the period during which the access pipe is busy for reading vector data from main memory, the second step is to manage the period for writing to the vector register, and the exception reception at the time of access. In the case of a store instruction, stage 1 of managing the read of vector data from the vector register and the busy period of the access pipeline; stage 2 of managing the period of writing to main memory; and stage 3, which manages exception handling. The processing stage 1 control device 11-1 is for controlling the above-mentioned stage 1, the processing stage 2 control device 11-2 is for controlling the above-mentioned stage 2, and the processing stage 3 control device 11-1 is for controlling the above-mentioned stage 2. 3 performs the control in step 3 above. When the processing stage 1 controller 11-1 becomes busy, the processing stage 1 busy party flag 12-1 is turned on. Processing stage busy 7 lag 2
When the PO8T command is executed when -1 is on, the processing stage I PO8T flag 14-1 is turned on by the processing stage PO8T7O8 side controller 13-1. When the processing stage 2 control device 11-2 becomes busy, the processing stage 2 busy flag 12-2 is turned on. Processing stage 2 busy
When the PO8T instruction is executed while the flag 12-2 is on, the processing stage PO8T flag 14-2 is turned on by the processing stage 2 PO8T flag control device 13-2.
まだ、処理段階Ｉ ＰＯ８Ｔ７ラグ１がオンのときに処
理段階２ビジー・フラグ１２−２がオンとなると、処理
段階ＰＯ３Ｔフラグ制御装置１３−２によって処理段階
２ＰＯ８Ｔ７ラグ１４−２がオンとされる。処理段階３
制御装置１１−３がビジーになると、処理段階ビジー・
フラグ１２−３がオンとなる。処理段階ＰＯ８Ｔフラグ
制御装置１３−３は、処理段階ＰＯ８Ｔフラグ制御装置
１３−２と同様な動作を行う。If the process stage 2 busy flag 12-2 is turned on while the process stage I PO8T7 lag 1 is still on, the process stage 2 PO8T7 lag 14-2 is turned on by the process stage PO3T flag controller 13-2. Processing stage 3
When the controller 11-3 becomes busy, the processing stage
Flag 12-3 is turned on. The processing stage PO8T flag control device 13-3 performs the same operation as the processing stage PO8T flag control device 13-2.
第３図はアクセス命令制御パイプラインＰＯ８Ｔ命令の
実行の様子を示すタイムチャートである。アクセス命令
１がスカラー・ユニット１１から送られて来ると、アク
セス命令１はパイプライン８−１に投入され、パイプラ
イン８−１の処理段階１がビジーとなる。アクセス命令
２が送られて来ると、パイプライン８−１の処理段階１
がビジーであるので、アクセス命令２はパイプライン８
−２に投入され、パイプライン８−２の処理段階１がビ
ジーとなる。アクセス命令３が送られて来ると、パイプ
ライン８−１の処理段階１が空きであシ且つパイプライ
ン８−２の処理段階１がビジーであるので、アクセス命
令３はパイプライン８−ＩＫ投入され、パイプライン８
−１の処理段階１がビジーとなる。ＰＯ８Ｔ命令が実行
されると、パイプライン８−１の処理段階１がビジーで
あるのでパイプライン８−１の処理段階ＩＰＯ８Ｔフラ
グがオンとなシ、パイプライン８−１の処理段階２はビ
ジーであるので、パイプライン８−１の処理段階２ＰＯ
８Ｔフラグがオンとなシ、パイプライン８−２の処理段
階２がビジーであるのでパイプライン８−２の処理２Ｐ
Ｏ８Ｔフラグがオンとなる。アクセス命令４が送られて
来ると、パイプライン８−１の処理段階１がビジーであ
シ、パイプライン８−２の処理段階１が空きであるので
、このアクセス命令４はパイプライン８−２に投入され
る。アクセス命令１の処理段階２が終了し、アクセス命
令３の処理段階１が終了すると、パイプライン８−１の
処理段階２がビジーになシ、処理段階ＩＰＯ８Ｔ７ラグ
の値が処理段階２ＰＯ８Ｔフラグに移され、処理段階３
がビジーになシ、処理段階２ＰＯ８Ｔフラグの値が処理
段階３ＰＯ８Ｔ７ラグに移される。アクセス命令１の処
理段階３が終了し、アクセス命令３が処理段階３に入る
と、処理段階３がビジーとなシ、処理段階３ ＰＯ８Ｔ
フラグがオ １ンとなる。パイプライン８−２におい
て、処理段階ＰＯ８Ｔ ７ラグは処理段階の移行と共に
遷移して行く。パイプライン８−１において、処理ＩＰ
Ｏ８Ｔ （フラグないし処理段階３ ＰＯ８Ｔフラ
グの中のいずれかがオンであるときにはＰＯＳＴ命令実
行中信号がオンとなシ、処理段階Ｉ ＰＯ８Ｔ７ラグな
いし処理段階３ＰＯ８Ｔ７ラグの命令がオフになったと
きＰＯ８Ｔ命令実行中信号がオフされる。パイプライフ
８−２においても同様である。オンのＰＯ８Ｔ命令実行
中信号があるときに、ｗｈｉＴ命令が実行されると、ｗ
ｈｉＴ命令実行中信号がオンとなり、オンのＰＯ８Ｔ命
令実行中信号がなくなると、このＷＡｔＴ命令実行中信
号がオフとなる。FIG. 3 is a time chart showing how the access command control pipeline PO8T command is executed. When access instruction 1 is sent from scalar unit 11, access instruction 1 is input to pipeline 8-1, and processing stage 1 of pipeline 8-1 becomes busy. When access instruction 2 is sent, processing stage 1 of pipeline 8-1
is busy, so access instruction 2 is sent to pipeline 8.
-2, and processing stage 1 of pipeline 8-2 is busy. When access instruction 3 is sent, processing stage 1 of pipeline 8-1 is empty and processing stage 1 of pipeline 8-2 is busy, so access instruction 3 is sent to pipeline 8-IK. and pipeline 8
-1 processing stage 1 becomes busy. When the PO8T instruction is executed, processing stage 1 of pipeline 8-1 is busy, so the processing stage IPO8T flag of pipeline 8-1 is turned on, and processing stage 2 of pipeline 8-1 is busy. Therefore, processing stage 2PO of pipeline 8-1
8T flag is on, processing stage 2 of pipeline 8-2 is busy, so processing 2P of pipeline 8-2
The O8T flag turns on. When access instruction 4 is sent, processing stage 1 of pipeline 8-1 is busy and processing stage 1 of pipeline 8-2 is empty, so access instruction 4 is sent to pipeline 8-2. will be put into the When processing stage 2 of access instruction 1 is completed and processing stage 1 of access instruction 3 is completed, processing stage 2 of pipeline 8-1 is not busy and the value of processing stage IPO8T7 lag is transferred to processing stage 2 PO8T flag. and processing step 3
is not busy, the value of the processing stage 2PO8T flag is moved to the processing stage 3PO8T7 lag. When processing stage 3 of access instruction 1 ends and access instruction 3 enters processing stage 3, processing stage 3 is busy and processing stage 3 PO8T
The flag turns on. In the pipeline 8-2, the processing stage PO8T7 lag changes with the transition of the processing stage. In the pipeline 8-1, the processing IP
O8T (When either the flag or the processing stage 3 PO8T flag is on, the POST instruction execution signal is not on. When the instruction in processing stage I PO8T7 lag or processing stage 3 PO8T7 lag is off, the PO8T instruction is executed. The execution signal is turned off. The same goes for pipe life 8-2. When the whT instruction is executed while the PO8T instruction execution signal is on, w
When the hiT instruction execution signal turns on and the ON PO8T instruction execution signal disappears, this WAtT instruction execution signal turns off.
第４図はＰＯ８Ｔフラグのセット／リセットの制御論理
である。第４図において、１５はＰＯ８Ｔ命令実行部、
１６−ｉ（たソし乙は１．２．３）は処理段階ｔビジー
のリセット制御論理、１７−ｊ（たソしｊは２．３）は
処理段階ｊビジーのセット制量論理、Ｇ１ないしＧ８は
ＡＮＤゲート、Ｇ９なハしＧ１２はＯＲゲート、Ｇ１３
ないしＧ１５は反転ゲートをそれぞれ示している。ＰＯ
８Ｔ命令実行部１５がオンを出力し、処理段階１ビジー
１２−１がオンりときにはＡＮＤゲー）Ｇｌがオンを出
力し、リセット制御論理１６−１が処理段階１ビジーの
リセットを行わないときＫはＡＮＤゲートＧ４がオンを
出力し、処理段階Ｉ ＰＯ８Ｔフラグがセットする。FIG. 4 shows the control logic for setting/resetting the PO8T flag. In FIG. 4, 15 is a PO8T instruction execution unit;
16-i (Tasoshi Otsu is 1.2.3) is the reset control logic for processing stage t busy, 17-j (Tasoshi j is 2.3) is the set control logic for processing stage J busy, G1 or G8 is an AND gate, G9 or G12 is an OR gate, G13
G15 to G15 respectively indicate inversion gates. P.O.
8T When the instruction execution unit 15 outputs ON and the processing stage 1 busy 12-1 is ON, the AND game) Gl outputs ON, and when the reset control logic 16-1 does not reset the processing stage 1 busy, K The AND gate G4 outputs ON, and the processing stage IPO8T flag is set.
リセット制御論理１６−１がオンを出力すると、処理段
階Ｉ ＰＯ８Ｔフラグがリセットされる。命令実行部１
５がオンを出力し、処理段階２ビジー１２−２がオンの
ときにはＡＮＤゲートＧ２がオンを出力し、リセット制
御論理１６−２がリセットを行わないときにはＡＮＤゲ
ートＧ５がオンを出力し、処理段階２ＰＯ５Ｔフラグが
セットされる。リセット制御論理１６−２がオンを出力
すると、処理段階２ ＰＯ８’ｒ ７ラグがリセットさ
れる。処理段階ＩＰＯ８Ｔフラグ１４−１がオンを出力
した場合又はＰＯ８Ｔ命令実行部１５がオンを出力した
場合にはＯＲゲー）Ｇ９がオンを出力する。ＯＲゲート
Ｇ９がオンを出力しているときに、セット制御論理１７
−２がオンを出力すると、ＡＮＤゲー）Ｇ６がオンを出
力し、処理段階ＺＰＯ３Ｔフラグがセットされる。処理
段階３ ＰＯ８Ｔ ７ラグのセット／リセットは、処理
段階２ＰＯ８Ｔフラグのセット／リセットと同様にして
行われる。When reset control logic 16-1 outputs on, the processing stage I PO8T flag is reset. Instruction execution unit 1
5 outputs on, and when processing stage 2 busy 12-2 is on, AND gate G2 outputs on, and when reset control logic 16-2 does not perform a reset, AND gate G5 outputs on, and processing stage 2 busy 12-2 outputs on. The 2PO5T flag is set. When reset control logic 16-2 outputs on, the processing stage 2 PO8'r7 lag is reset. When the processing stage IPO8T flag 14-1 outputs ON or when the PO8T instruction execution unit 15 outputs ON, OR game) G9 outputs ON. When OR gate G9 is outputting ON, set control logic 17
When -2 outputs ON, AND game) G6 outputs ON, and the processing stage ZPO3T flag is set. Setting/resetting the Processing Stage 3 PO8T 7 lag is done in a similar manner as setting/resetting the Processing Stage 2 PO8T flag.
以上の説明から明らかなように、本発明によれば、アク
セス命令とこの後に続く命令の逐次化処理を簡単に行う
ことが出来る。As is clear from the above description, according to the present invention, it is possible to easily perform serialization processing of an access command and subsequent commands.
第１図はベクトル・データ処理装置の構成を示す図、第
２図は本発明に関わるアクセス命令処理装置のブロック
図、第３図はアクセス命令制御パイプラインの動作とＰ
Ｏ８Ｔ命令の実行の様子を示す、第４図はＰＯ８Ｔフラ
グのセット／リセット制御論理のブロック図である。
１・・・スカラーユニット、２・・・ベクトル命令実行
制御装置、３・・・アクセス命令処理装置、４−１ない
し４−３・・・演算装置、５・・・ベクトル・レジスタ
、６・・・主記憶制御装置、７・・・主記憶装置、８−
１と８−２・・・アクセス命令制御パイプライン、９・
・・命令投入装置、１０・・・終了管理装置、１１−を
処理段階を制御装置、１２−ｉ・・・処理段階ｔビジー
−７ラグ、１３−Ｌ・・・処理段階Ｌ ＰＯ８Ｔフラグ
制御装置、１４−７・・・処理段階ｉ ＰＯＳＴフラグ
、１５・・・ＰＯ８Ｔ命令実行部、１６−Ｌ・・・処理
段階Ｌビジーのリセット制御論理、１７−ｊ・・・処理
段階ｊビジーのセット制御論理、Ｇ１ないしＧ８・・・
ＡＮＤゲート、Ｇ９ないしＧ１２ ・・・ＯＲゲート
、Ｇ１３ないしＧ１５・・・反転ゲート。
特許出願人 富士通株式会社
代理人弁理士 京 谷 四 部FIG. 1 is a diagram showing the configuration of a vector data processing device, FIG. 2 is a block diagram of an access instruction processing device related to the present invention, and FIG. 3 is a diagram showing the operation of the access instruction control pipeline and P
FIG. 4 is a block diagram of the PO8T flag set/reset control logic, showing how the O8T instruction is executed. DESCRIPTION OF SYMBOLS 1... Scalar unit, 2... Vector instruction execution control device, 3... Access instruction processing device, 4-1 to 4-3... Arithmetic unit, 5... Vector register, 6... - Main memory control device, 7... Main memory device, 8-
1 and 8-2...Access instruction control pipeline, 9.
...Instruction input device, 10... Termination management device, 11-, processing stage control device, 12-i... Processing stage t busy-7 lag, 13-L... Processing stage L PO8T flag control device , 14-7... Processing stage i POST flag, 15... PO8T instruction execution unit, 16-L... Processing stage L busy reset control logic, 17-j... Processing stage j busy set control Logic, G1 to G8...
AND gate, G9 to G12...OR gate, G13 to G15...inversion gate. Patent Applicant: Fujitsu Limited Representative Patent Attorney Yotsube Kyotani
Claims (1)
トル書レジスタ間のアクセス命令間で逐次化を行う命令
実行制御のうち、パイプライン命令の実行時に各処理段
階ＫＰＯ８Ｔフラグを用意し、ＰＯ８Ｔ命令実行時にア
クセス命令を実行中の各処理段階に対応したＰＯ３Ｔフ
ラグをセットし、各処理段階の移行とともにＰＯ３Ｔフ
ラグを遷移させるよう構成したことを特徴とする逐次化
命令実行制御装置。In a vector data processing device, during instruction execution control that serializes between access instructions between the main memory and the vector write register, a KPO8T flag is prepared for each processing stage when a pipeline instruction is executed, and accessed when a PO8T instruction is executed. A serialized instruction execution control device, characterized in that a PO3T flag corresponding to each processing stage in which an instruction is being executed is set, and the PO3T flag is changed with the transition of each processing stage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23406382A JPS59125472A (en) | 1982-12-30 | 1982-12-30 | Controller for execution of sequential instruction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23406382A JPS59125472A (en) | 1982-12-30 | 1982-12-30 | Controller for execution of sequential instruction |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59125472A true JPS59125472A (en) | 1984-07-19 |
| JPH0412502B2 JPH0412502B2 (en) | 1992-03-04 |
Family
ID=16965001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23406382A Granted JPS59125472A (en) | 1982-12-30 | 1982-12-30 | Controller for execution of sequential instruction |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59125472A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0412502B2 (en) | 1992-03-04 |
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