JPS59121489A - バイナリ−カウンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はディジタル回路で多用されるバイナリ−カウン
タの新規な構成に関するものである。

従来例の構成とその問題点 従来より多用されているカウンタ（分縮器も含む）はよ
く知られている様に、その基本的な論理構成が６個のＮ
ＡＮＤゲートもしくは６個のＮＯＲゲートの相互接続に
よるエツジトリガータイプのＴフリップフロップによっ
て単位ステージが構成されているが、この種のカウンタ
があらゆるディジタルシステム、特にディジタルＬＳＩ
の中ｒヒ的な存在になっているため、近年、カウンタの
単位ステージを構成するＴフリップフロ゛ノブのゲート
数を削減しようとする試みが盛ん番こ行なわれてし）る
。

特に１２Ｌ　−ＩＣではアナログ回路とディジタル回路
の混載が可能であるため、カメラやウオ゛ノチあるいは
マイクロモータの制御回路などの分野への応用がめざま
しく、従来は７〜８素子（単なる２分の１分周を行なう
だけの場合と、１）七゛ノド機能を付加する場合とで素
子数が異なる））こよって構成されていた単位ステージ
を４素子杏こまで′ｆ４Ｉｌ減させた事例も発表された
。

これらの事例は、ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　５
ＯＬＩＤ−５ＴＡＴＥ　ＣＩＲＣＵＩＴＳ、　Ｖｏｌ、
５Ｃ−１１，應６（１９７６）、（７）ＰＰ　８４７−
８５１のＰ、んＴＵＣＣＩ　　ａｎｄ　Ｌ、に、ＲＵＳ
ＳＥＬ；’Ａｎ　Ｉ２Ｌ　Ｗａｔｃｈ　Ｃｈｉｐ　ｗｉ
ｔｈ　Ｄｉｒｅｃｔ　ＬＥＤ　Ｄｒｉｖｅ’や周Ｉ　Ｅ
ＥＥ誌のＶｏｌ−ＳＣ１４，Ａ８　（１９７９）のＰＰ
６５７−６６０のＵ、ＡＢＬＡＳＳＭＥＩＥＲ；　’Ｃ
ａｍｐａｒｉｓｏｎ　ｏｆＶａｒｉｏｕｓ　Ｂｉｎａｒ
ｙ　Ｄｉｖｉｄｅｒｓ　ｉｎ　Ｉ’Ｌ’　ＩこおｔＩ）
て紹介され、ている。

しかしながら、これらの４素子フリツプフロツプは出力
信号として反転出力が得られなかったり、従来とは異な
る特別な構造にする必要があった。

また、後者の論文の表１にも示されている様にこれらの
４素子フリツプフロツプはその特殊な構成のため、使用
限界周波数が著しく低下してしまうと言う問題があった
。

発明の目的 本発明は単位ステージを構成するためのチップサイズを
従来以上に小さくできる、言い換えればより少ない配線
数や素子数で単位ステージを構成することのできるバイ
ナリ−カウンタを実現するものである。

発明の構成 本発明のバイナリ−カウンタは、各々の第１の入力端子
と出力端子がクロスカップリング接続された第１および
第２の一致ゲートによる第１のゲート対と、各々の第１
の入力端子と出力端子がり　　□ロスカップリング接続
され、第２の入力端子にそれぞれ前記第１の一致ゲート
の出力と前記第２の一致ゲートの出力が供給された第８
および第４の一致ゲートによる第２のゲート対と、第１
の入力端子に前段からのトリガ信号が供給され、第２の
入力端子に前記第１の一致ゲートの出力が供給され、そ
の出力を前記第１および第２の一致ゲートの第２の入力
端子に供給する第５の一致ゲートと、前記第２のゲート
対の出力を前記第１および第２の一致ゲートの第３の入
力端子に供給する手段と、前記第１の一致ゲートの出力
を次段にトリガ信号として供給する手段と、前記第２の
一致ゲートの第４の入力端子に次段の単位ステージを構
成する第５の一致ゲートの出力を供給する手段とによっ
て単位ステージを構成するとともに複数の単位ステージ
を縦続接続したことを特徴とするもので１、これによっ
て単位ステージあたりの素子数あるいは配線数を削減す
るものである。

実施例の説明 以下本発明の実施例について図面を参照しながら説明す
る。

第１図は本発明の一実施例における４ビットバイナリ−
カウンタの論理構成図であり、端子ＴＯはクロック信号
が印加される入力端子、端子Ｑｏ　、Ｃｈ　−Ｑ２　、
Ｑｓはそれぞれ１ビット目、２ビット目、８ビット目、
４ビツト目のカウント出力端子である。

第１図では、ＮＡＮＤ　ケ−ト（１１１（１３（１４）
０５ＱＩによって１ビツト目の単位ステージ（１００）
が構成されており、前記単位ステージ（１００）は本発
明を適用した２ビツト目の単位ステージ（２００）にト
リガ信号を供給するための単位ステージであり、通常の
Ｔフリップフロップの出力側に微分パルス発生回路を付
加したのと同じ機能を有している。

前記単位ステージ（２００）において、各々の入力端子
と出力端子がクロスカップリング接続されたＮＡＮＤゲ
ートＣ！υとＮＡＮＤゲートに）によって第１のゲート
対（２ｉ１１）が構成され、同様に接続されたＮＡＮＤ
ゲート＠とＮＡＮＤゲート（ハ）によって第２のゲート
対（２１：２　）が構成されている。

また、前記ＮＡＮＤゲートＱ■（２）の出力端子はそれ
ぞれ前記ＮＡＮＤゲート（ホ）（ハ）の別の入力端子に
接続され、前記ＮＡＮＤゲート（ロ）（イ）の第２の入
力端子はいずれもＮＡＮＤゲートに）の出力端子に接続
され、第８の入力端子はそれぞれ前記ＮＡＮＤゲートＨ
（２）の出力端子に接続されている。さらに、前記ＮＡ
ＮＤゲートに）の第１の入力端子（２５ａ）は単位ステ
ージ（１００）を構成するＮＡＮＤゲート（ロ）の出力
端子に接続され、第２の入力端子（２５ｂ）は前記ＮＡ
ＮＤゲートＱｐの出力端子に接続され、前記ＮＡＮＤゲ
ート（イ）の第４の入力端子にはインバータ（ホ）を介
して次段の単位ステージ（ａＯＯ）を構成するＮＡＮＤ
ゲート（ト）の出力が供給され、前記ＮＡＮＤゲート（
ロ）の出力端子は前記ＮＡＮＤゲー・ト（ハ）の第１の
入力端子に接続されている。

単位ステージ（８００）ハＮＡＮＤケｈ＠ｘ８２）（Ｇ
１）Ｇ１４）に）、インバータｅ＠によって前記単位ス
テージ（２００）と同様に構成され、単位ステージ（４
００）においては前記ＮＡＮＤゲート（２）の代わりに
インバータ（ト）が用いられ、ＮＡＮＤゲート（イ）の
第４の入力端子は省かれている。

さて、第１図に示した回路は特にＰＬにおいて実施する
と素子数低減の効果が大きいので、単位ステージ（１０
０）および（２００）をＩ２Ｌトランジスタによって構
成した回路結線図に基づいて動作の概要を説明する。

まず、第２図は第１図の単位ステージ（１００）の論理
構成をｌチＬ回路で実現した回路結線図であり、第２図
において、トランジスタ（１０１）のベースはクロック
パルス入力端子〒。に接続され、同第１コレクタ（１ａ
）はトランジスタ（１０２）のベースに接続され、同第
２コレクタ（１ｂ）はトランジスタ（１０８）の・ベー
スに接続され、同第８コレクタ（ｌｃ）はトランジスタ
（１０６）のベースに接続され、前記トランジスタ（１
０２）の第１コレクタ（２ａ）はドライブ用出力端子Ｐ
Ｏに接続され、同第２コレクタ（２ｂ）は前記トランジ
スタ（１０８）のベースに接続され、同第８コレクタ（
２ｃ）はトランジスタ（１０７）のベースに接続され、
同第４コレクタ（２ｄ）はトランジスタ（１０４）のベ
ースに接続され、前記トランジスタ（１０８）の第１コ
レクタ（３ａ）は前記トランジスタ（１０２）のベース
に接続され、同第２コレクタ（８ｂ）は前記トランジス
タ（１０７）のベースに接続され、同第３コレクタ（８
ｃ）はトランジスタ（１０５）のベースに接続されてい
る。

また、前記トランジスタ（１０４）の第１コレクタ（４
ａ）は前記トランジスタ（１０５）のベースに接続され
、同第２コレクタ（４ｂ）は１ビツト目の出力端子Ｑ０
に接続され、同第８コレクタ（４Ｃ）は前記トランジス
タ（１０８）のベースに接続され、前記トランジスタ（
１０５）の第１コレクタ（５ａ）は前記トランジスタ（
１０４）のベースに接続され、同第２コレクタ（５ｂ）
は１ビツト目の反転出力端子Ｇ。に接続され、同第８コ
レクタ（５ｃ）は前記トランジスタ（１０２）のベース
に接続されている。

さらに、前記トランジスタ（１０６）の第１コレクタ（
６ａ）は前記トランジスタ（１０７）のベースに接続さ
れ、同第２コレクタ（６ｂ）は前記トランジスタ（１０
８）のベースに接続され、同第８コレクタ（６Ｃ）は前
記トランジスタ（１０２）のベースに接続され、前記ト
ランジスタ（１０？）の第１コレクタ（７ａ）は前記ト
ランジスタ（１０６）のベースに接続されている。

さて、第８図は第２図の回路の各部の信号波形を示した
もので、各トランジスタの第２．第８゜第４コレクタの
信号波形はそれぞれ第１．第２゜第８コレクタの信号波
形に対して、ゲート間の信号伝達遅れの２分の１に相当
する分だけの遅れを有しているものと仮定している。

第８図の（ａ）はクロックパルス入力端子〒０に入力さ
れるクロックパルス、（ｂ）　〜（ｄ）　、　（ｅ）　
〜（ｈ）　、（ｉ）　〜（ｋ）。

（１）〜（ｎ）、（ｏ）〜（ｑ）　、　（ｒ）〜（１）
および（ｕ）はそれぞれ、トランジスタ（１０１）の第
１〜第８コレクタ、トランジスタ（１０２）の第１〜第
４コレクタ、トランジスタ（１０８）の第１〜第３コレ
クタ、トランジスタ（１０４）の第１〜第３コレクタ、
トランジスタ（１０５）の第１〜第３コレクタ、トラン
ジスタ（１０６）の第１〜第３コレクタ、トランジスタ
（１０７）の第１コレクタの信号波形を示したもので、
実際の回路では、例えば前記トランジスタ（１０１）の
第１コレクタ（１ａ）は前記トランジスタ（１０８）（
１０５）（１０６）のコレクタ（８ａＸ５ｃＸ６ｃ）と
共通接続されているので、第８図に示した信号波形とは
異なった波形が現われるが、第８図では動作の説明をわ
かり易くするために、各コレクタを他のコレクタと分離
した場合のそれぞれのコレクタ波形を示している。

さて、第２図のトランジスタ（１０１）（１０４）（１
０７）の出力レベルが１５０”で（ここでは“Ｌ”レベ
ルを論理０に対応させ、“Ｈ”レベルを論理１に対応さ
せている）、トランジスタ（１０２）　（ｔｏａ）　（
１０５）　（１０６）の出力レベルが“１”になってい
るもと・で、時刻ｔ１において、前記トランジスタ（１
０１）のベースのレベルが第８図九に示す様に、Ｊｊ）
から“０′”に移行したとすると、続いて前記トランジ
スタ（１０１）の第１コレクタ（１ａ）のレベルが“１
”に移行し、さらに同第２コレクタ（１ｂ）、同第８コ
レクタ（１ｃ）のレベルが次々と“１”に移行する。

前記トランジスタ（１０１）の第１コレクタ（１ａ）の
レベルが“１”に移行すると、あらかじめトランジスタ
（１０Ｂ）の第１コレクタ（８ａ）、　　）ランジスタ
（１０５）の第８コレクタ（５ｃ）、トランジスタ（１
０６）の第８コレクタ（６ｃ）のレベルがいずれも“１
”になっているので、トランジスタ（１０２）の第１コ
レクタ（２ａ）のレベルが“０”に移行し、さらに同第
２コレクタ（２ｂ）、同第８コレクタ（２Ｃ）、同第４
コレクタ（２ｄ）が次々と“０”に移行する。

前記トランジスタ（１０２）の第８コレクタ（２ｃ）の
レベルが“０”に移行すると、トランジスタ（１０７）
の第１コレクタ（７ａ）の出力レベルが１″に移行し、
この時点で前記トランジスタ（１０１）の第８コレクタ
（１ｃ）のレベルが“′１”になっているので、トラン
ジスタ（１０６）の第１コレクタ（６ａ）のレベルが“
０”に移行し、さらに同第２コレクタ（６ｂ）、同第８
コレクタ（６ｃ）のレベルが次々と“Ｏ”に移行する。

前記トランジスタ（１０６）の第８コレクタ（６ｃ）の
レベルが“０”′に移行すると、前記トランジスタ（１
０２）の第１コレクタ（２ａ）のレベルは“１”に戻り
、同第２コレクタ（２ｂ）、同第８コレクタ（２ｃ）、
同第４コレクタ（２ｄ）のレベルも次々と“１”に戻る
。

一方、前記トランジスタ（１０２）の第４コレクタ（２
ｄ）のレベルが“１”に戻る以前に“１″から０”に移
行した時点で、トランジスタ（１０４）のＭ１コレクタ
（４ａ）のレベルが“１”に移行し、続いて同第２コレ
クタ（４ｂ）、同第８コレクタ（４ｃ）のレベルもＮ′
Ｉ′′に移行する。

前記トランジスタ（１０４）の第１コレクタ（４ａ）の
レベルが１”に移行すると、あらかじめトランジスタ（
１０８）の第８コレクタ（８ｃ）のレベルが“１”にな
っているので、トランジスタ（１０５）の第１コレクタ
（５ａ）のレベルがＮ″θ″に移行し、同第２コレクタ
（５ｂ）、同第８コレクタ（５ｃ）のレベルが次々と“
□ｌ＋に移行する。

時刻匂において、前記トランジスタ（１０１）のベース
のレベルが１１１′１に移行すると、前記トランジスタ
（１０１）の第１コレクタ（１ａ）のレベルが“０”に
移行し、続いて同第２コレクタ（１ｂ）、同第８コレク
タ（１ｃ）のレベルも次々と“□ｌｊに移行する。

前記トランジスタ（１０１）の第８コレクタ（１ｃ）の
レベルが４１０　ｔ）に移行すると、トランジスタ（１
０６）の第１コレクタ（６ａ）、第２コレクタ（６ｂ）
、第３コレクタ（６ｃ）のレベルが次々と１１１　Ｉ＋
に移行し、前記トランジスタ（１０６）の第１コレクタ
（６ａ）のレベルの“１”への移行によってトランジス
タ（１０７）の第１コレクタ（７ａ）のレベルは“０”
に移行して時刻ｔ３におけるクロックパルスのリーディ
ングエツジの到来に備える。

時刻ｔ、において、トランジスタ（１０１）のベースの
レベルが“０”に・移行すると、同第１〜第３コレクタ
のレベルは“１”に移行する。

前記トランジスタ（１０１）の第２コレクタ（１ｂ）の
レベルが“１”に移行すると、あらかじめトランジスタ
（１０２）の第２コレクタ（２ｂ）、トランジスタ（１
０４）の第３コレクタ（４ｃ）、トランジスタ（１０６
）の第２コレクタ（６ｂ）のレベルがいずれも１”にな
っているので、トランジスタ（１０８）の第１コレクタ
（８ａ）のレベルが“Ｏ”に移行し、続いて同第２コレ
クタ（８ｂ）、同第３コレクタ（３ｃ）のレベルもＮ′
０″に移行する。

前記トランジスタ（１０Ｂ）の第２コレクタ（３ｂ）の
出力レベルの“０”への移行によってトランジスタ（１
０７）の第１コレクタ（７ａ）のレベルが“ｌ”に移行
し、一方、前記トランジスタ（１０８）の第８コレクタ
（８ｃ）の出力レベルの“０”への移行によってトラン
ジスタ（１０５）の第１コレクタ（５ａ）のレベルが′
１”に移行する。

前記トランジスタ（１０７）の第１コレクタ（７ａ）の
Ｌ／／＜ルが“１″に移行すると、トランジスタ（１０
６）の第１コレクタ（６ａ）のレベルが“０１１に移行
し、さらに同第２コレクタ（６ｂ）、同第８コレクタ（
６ｃ）のレベルも“０”に移行し、前記トランジスタ（
１０６）の第２コレクタ（６ｂ）のレベルの“０”への
移行によって前記トランジスタ（１０８）の第１コレク
タ（３ａ）のレベルは“１”に戻る。

なお、この間に前記トランジスタ（１０５）の第１コレ
クタ（５ａ）のレベルの“１″への移行によってトラン
ジスタ（１０４）の出力レベルは“０″に移行する。

時ｊＱＩ　ｔ４において、トランジスタ（１０１）のベ
ースのレベルが“１”に移行すると、時刻【２のときと
同様に、前記トランジスタ（１０１）の出力レベルがＬ
℃”に移行し、その結果、トランジスタ（１０６）の出
力レベルが“１”に移行し、さらにトランジスタ（１０
７）の出力レベルが“０”に移行する。

以後、同様にして前記トランジスタ（１０１）のベース
のレベルが変化する毎に、言い換えればクロックパルス
入力端子〒０のレベルが変化する毎に各トランジスタの
出力レベルは変化を繰り返し、第２図の回路の入力端子
〒０のレベルが第８図（ａ）に示す如く変化したとき、
ドライブ用出力端子Ｐｏ１１ビツト目の出力端子００％
１ビツト目の反転出力端子Ｇ。にはそれぞれ、第８図（
ｅ）、（ハ）、（ｐ）に示す様な信号波形が現われる。

つまり、第２図の回路は普通のＴフリップフロップに微
分パルス発生回路の機能を付加した回路であると見なす
ことが出来る。

さて、第４図は第１図の単位ステージ（２００）および
（８００）の論理構成をＩ２Ｌ回路で実現した回路結線
図である。第４図において、ベースがトリガ信号入力端
子〒１に接続されたトランジスタ（２０１）の第１コレ
クタ（２０１ａ　）はトランジスタ（２０２）のベース
に接続され、同第２コレクタ（２０１ｂ）はトランジス
タ（２０８）のベースに接続され、前記トランジスタ（
２０２）の第１コレクタ（２０２ａ）は前記トランジス
タ（２０１）のベースに接続され、同第２コレクタ（２
０２ｂ）はドライブ用出力端子ＰＩに接続され、同第３
コレクタ（２０２Ｃ）はトランジスタ（２０４）のベー
スに接続され、同第４コレクタ（２０２ｄ）は前記トラ
ンジスタ（２０８）のベースに接続され、前記トランジ
スタ（２０Ｂ）の第１コレクタ（２０８ａ）はトランジ
スタ（２０５）のベースに接続され、同第２コレクタ（
２０８ｂ）は前記トランジスタ（２０２）のベースに接
続されている。

さらに、前記トランジスタ（２０４）の第１コレクタ（
２０４ａ）は２ビツト目の出力端子Ｑｌに接続され、同
第２コレクタ（２ｏ４ｂ）は前記トランジスタ（２０５
）のベースに接続され、同第８コレクタ（２ｏ４ｃ）は
前記トランジスタ（２Ｏａ）のベースに接続され、前記
トランジスタ（２０５）の第１コレクタ（２０５ａ）は
前記トランジスタ（２０４）のベースに接続され、―第
２コレクタ（２０５ｂ）は前記トランジスタ（２０２）
のベースに接続されている。

さらに、帰還信号供給端子Ｆ、にはトランジスタ（２０
６）のベースが接続され、前記トランジスタ（２０６）
の第１コレクタ（２０６ａ）は前記トランジスタ（２０
８）のベースに接続されている。

単位ステージ（ａｏｏ）はトランジスタ（ａｏｌ）（ｓ
ｏ２）（８０８）（８０４）（’１０５）（８０６）　
　によって構成され、トランジスタ（８０１）の第８コ
レクタ（ａｏｔｃ）が帰還端子Ｂ２に接続されている点
を除いては単位ステージ（２００）と同一構成となって
いる。

さて、第４図のトランジスタ（２０１Ｘ２０４）（８０
１）（３０４）ノ出力レベルが１１　Ｑ　＋？で、それ
以外のトランジスタの出力レベルが１６１７になってい
るもとで、時刻ｔｌｌにおいて前記トランジスタ（２０
１）のベースのレベルが第５図（ａａ）に示す様に１４
１１１から１１０　ｎに移行したとすると、続いて前記
トランジスタ（２０１）の第１コレクタ（２０１ａ）　
、さらには同第２コレクタ（２０１ｂ）のレベルが“１
″に移行する。

前記トランジスタ（２０１）の第１コレクタ（２０１ａ
）のレベルが１”に移行すると、あらかじめトランジス
タ（２０Ｂ）の第２コレクタ（２（［ｂ）、トランジス
タ（２０５）の第２コレクタ（２０５ｂ）のレベルがと
もに“１”になっているので、トランジスタ（２０２）
の第１コレクタ（２ｏｚａ）のレベルが“６　′１に移
行し、さらに同第２コレクタ（２ｏ２ｂ）、同第３コレ
クタ（２０２ｃ）　、同第４コレクタ（２０２ｄ）のレ
ベルが次々と“０”に移行する。

前記トランジスタ（２０２）の第８コレクタ（２０２Ｃ
）のレベルが“０”に移行すると続いてトランジスタ（
２０４）の第１コレクタ（２０４ａ）のレベルが１１１
　Ｔ＋に移行し、さらに同第２コレクタ（２０４ｂ）　
、同第３コレクタ（２０４ｃ）のレベルが次々と“１′
７に移行する。

前記トランジスタ（２０４）の第２コレクタ（２０４ｂ
）のレベルが“１″に移行すると、あらかじめトランジ
スタ（２０Ｂ）の第１コレクタ（２０８ａ）のレベルが
“１″になっているので、トランジスタ（２０５）の第
１コレクタ（２０５ａ）のレベルが“θ″に移行し、続
いて同第２コレクタ（２０５ｂ）のレベルも“０”に移
行する。

前記トランジスタ（２０５）の第２コレクタ（２０５ｂ
）のレベルが“０”に移行すると、前記トランジスタ（
２０２）の出力レベルは“１”に戻り、同第１コレクタ
（２０２ａ）、同第２コレクタ（２０２ｂ）　、同第８
コレクタ（２０２Ｃ）　、同第４コレクタ（２０２ｄ）
のレベルが次々と“１”に戻る。

前記トランジスタ（２０２）の第１コレクタ（２０２ａ
）のレベルが１”に戻った時点において、トリガ信号入
力端子〒１のレベルが“′１″に移行しているとすると
、トランジスタ（２０１）の第１コレクタ（２０１ａ）
、同第２コレクタ（２０１ｂ）のレベルは次々と“０”
に移行する。

一方、時刻ｔｌ＋の直後にトランジスタ（２０２）の第
２コレクタ（２０２ｂ）のレベルが“１”から“０”に
移行するが、これによってトランジスタ（８０１）の第
１コレクタ（８０１ａ）　、同第２コレクタ（ｌｏｌｂ
）、同第８コレクタ（８０１ｃ）のレベルが次々と“１
”に移行し、前記トランジスタ（８０１）の第１コレク
タ（８０１ａ）のレベルの“１”への移行によってトラ
ンジスタ（８０２）の第１コレクタ（８０２ａ）　、同
第２コレクタ（８０２ｂ）　、同第８コレクタ（８０２
Ｃ）　、同第４コレクタ（８０２ｄ）のレベルが次々と
“０”に移行する。

前記トランジスタ（８０２）の第８コレクタ（８０２ｃ
）のレベルが“θ″に移行すると、続いてトランジスタ
（８０４）の第１コレクタ（８０４ａ）のレベルが１１
１　ＩＴに移行し、同第２コレクタ（８０４ｂ）　、同
第８コレフタ（８０４ｃ　）のレベルも次々と“１”に
移行する。

前記トランジスタ（８０４）の第２コレクタ（８０４ｂ
）ルヘルが“１″に移行すると、続いてトランジスタ（
８０５）の第１コレクタ（８０５ａ）　、同第２コレク
タ（ｇｏｓｂ）のレベルが次々と“０”に移行し、前記
トランジスタ（３０５）の第２コレクタ（８０５ｂ）の
レベルの“０”への移行によって前記トランジスタ（８
０２）の出力レベルは“１”に戻り、さらに前記トラン
ジスタ（８０１）の出力レベルは“０”に移行する。

ところで、第５図の時刻ｔνにおいて、トランジスタ（
２０２）の第４コレクタ（２０２ｄ）のレベルが“１”
に戻るタイミングとトランジスタ２０１の第２コレクタ
（２０１ｂ）のレベルが“１”に戻るタイミングが一致
しているが、配線容量やトランジスタの特性の微妙なば
らつきなどによって前記トランジスタ（２０１）の出力
レベルが“０”になる時刻が少し遅れることは充分に起
こり得る。

したがって、トランジスタ（２０８）のベースにトラン
ジスタ（２０６）の出力が印加されていない場合には前
記トランジスタ（２０２）の出力レベルが“１”に移行
した直後に前記トランジスタ（２０８）の出力レベルが
Ｒｏ　７１に移行してしまう（誤動作をひき起こす）危
険性があるが、本発明の構成では時刻ｔ１□の前後のＡ
で示した区間、すなわち前記トランジスタ（２０６）の
第１コレクタ（２０６ａ）のレベルが“０”になってい
る区間においては前記トランジスタ（２０８）の出力レ
ベルが“θ″になるのを禁止しているので、誤動作の恐
れはない。

また、単位ステージ（８００）を構成するトランジスタ
（８０６）のベースにも同様にして次段の回路の出力を
印加する（帰還する）ことによって、トランジスタ（８
０８）の誤動作を防ぐことが出来る。

なお、単位ステージ（２００）において、トランジスタ
（２０２）の第１コレクタ（２０２ａ）をトランジスタ
（２０１）のベースに接続したことがこの様な誤動作の
危険性を作っているのであるが（前記接続を行なうこと
によってトランジスタ（２０１）の出力しベルが“Ｏ”
になるのはトランジスタ（２０２）の出力。

レベルが“１″に戻った後になる）、前記接続には別の
理由がある。

すなわち、前記トランジスタ（２０２）の第２コレクタ
（２０２ｂ）に現われる出力信号はドライブ信号として
次段に供給される訳であるが、前記接続を行なわない場
合には、前記トランジスタ（２０２）の出力信号のリー
ディングエツジとトレイリングエツジの両方が入力トリ
ガ信号のリーディングエツジとトレイリングエツジによ
って規制されてしまい、入力トリガ信号のパルス幅より
も広いパルス幅のドライブ信号を次段へ供給することは
出来なくなる。

この様な状態でトリガ信号が何段もの単位ステージを伝
播していくうちに配線容量や負荷容量、などによってパ
ルス幅が徐々に狭くなってついには消滅してしまうこと
になる。

第４図に示した回路では、例えば単位ステージ（２００
）について説明すると、トランジスタ（２０２）の第１
コレクタ（２０２ａ）をトランジスタ（２０１）のペー
スに接続することにより、少なくとも次段に供給するド
ライブ信号のトレイリングエツジは入力トリガ信号のト
レイリングエツジには規制されずに、単位ステージ内の
各トランジスタの信号伝達時間に依存する様にしている
ので、言い換えれば、たとえ人力トリガ信号のパルス幅
が極端に狭くなっていたとしても、単位ステージ内で再
びパルス幅を広くして次段へ供給する機能をもたせるこ
とができ、トリガ信号が途中で消滅することはない。

さて、時刻ｔ１３において、入力トリガ信号のリーディ
ングエツジが到来し、トランジスタ（２０１）のベース
のレベルが“Ｏ”に移行すると、前記トランジスタ（２
０１）の第１コレクタ（２０１ａ）　、同第２コレクタ
（２ｏ１ｂ）のレベルが“１”に移行し、その時点では
トランジスタ（２０２）の第４コレクタ（２ｏ２ｄ）、
トランジスタ（２０４）の第８コレクタ（２０４ｃ）、
さらにはトランジスタ（２０６）の第１コレクタ（２ｏ
ｓａ）のレベルがすべて“１２′になっているので、ト
ランジスタ（２０８）の出力レベルは“０”に移行し、
同第１コレクタ（２０８ａ）　、同第２コレクタ（２０
８ｂ）のレベルが次々と“０”に移行する。

前記トランジスタ（２０８）の第１コレクタ（２０８ａ
）のレベルが“０”に移行すると、トランジスタ（２０
５）の出力レベルが“１″に移行し、続いてトランジス
タ（２０４）の出力レベルが０”に移行し、その結果前
記トランジスタ（２０８）の出力レベルは“１″に戻る
。

時刻【１４において、入力トリガ信号のトレイリングエ
ツジが到来すると、トランジスタ（２０１）の出力レベ
ルは“０”に移行する。

時刻ｔ１５において、入力トリガ信号のリーディングエ
ツジが到来すると、単位ステージ（２００）は時刻【Ｕ
のときと同様に動作してトランジスタ（２θ２）が次段
の単位ステージ（ａＯＯ）にドライブ信号を供給する。

前記トランジスタ（２０２）の第２コレクタ（２０２ｂ
）のレベルが“０”に移行すると、トランジスタ（８０
１）の出力レベルが“１２２に移行し、続いてトランジ
ス　＝り（８０８）の出力レベルが“０”に移行し、さ
らにトランジスタ（８０５）の出力レベルが＋＋　１　
ｔｔに移行してその結果トランジスタ（８０４）の出力
レベルが４（０９１に移行する。

前記トランジスタ（８０４）の第３コレクタ（８０４Ｃ
）のレベルが“０″に移行すると、前記トランジスタ（
８０１３）の出力レベルは“１”に戻り、続いて前記ト
ランジスタ（＋０１）の出力レベルが′１０　＋１に移
行して一連の動作が終了する。

時刻ｔ１６において、トランジスタ（２０１）の第２コ
レクタ（２０１ｂ）のレベルが“０”に移行するのと同
時にトランジスタ（２０２）の第４コレクタ（２０２ｄ
）が“１”に移行しているが、Ｂ区間がトランジスタ（
２０６）によってトランジスタ（２０８）の出力レベル
変化を禁止された区間であるので、この場合にも単位ス
テージ（２００）が誤動作を起こすことはない。

さて、第４図に示された本発明のバイナリ−カウンタで
は、単位ステージあたり６素子で構成することが出来、
従来の１２Ｌカウンタ（フリップフロップ）が単位ステ
ージあたり７素子必要としていたのに比べると、より少
ない素子数でカウンタを構成できることになる。

また、第１図に示されるようなリプルカウンタを構成す
る場合、第４図からも明らかなように、入力トリガ信号
が２トランジスタを経て次段の単位ステージに供給され
るので、カウンタの単位ステージ間の出力伝播遅延が従
来以上に少なくなる。

ちなみに従来のＦＬカウンタでは入力トリガ信号が８個
のトランジスタを経て次段の単位ステージに供給される
。

なお、第１図に示した実施例において、各単位ステージ
ともＮＡＮＤゲートを中心にして構成されているが、Ｎ
ＯＲゲートなどの他の一致ゲートに置き換えても同様の
動作が可能であることは言うまでもない。

発明の効果 以上の説明から明らかなように、本発明のノ（イナリー
カウンタはその論理構成において、各々の第１の入力端
子と出力端子がクロスカップリング接続された第１およ
び第２の一致ゲートによる第１のゲート対（２１’ｌ）
と、各々の第１の入力端子と出力端子がクロスカップリ
ング接続され、第２の入力端子にそれぞれ前記第１の一
致ゲートの出力と前記第２の一致ゲートの出力が供給さ
れた第８および第４の一致ゲートによる第２のゲート対
（２１２）と、第１の入力端子に前段からのトリガ信号
が供給され、第２の入力端子に前記第１の一致ゲートの
出力が供給され、その出力を前記第１および第２の一致
ゲートの第２の入力端子に供給する第５の一致ゲート（
ハ）と、前記第２のゲート対の出力を前記第１および第
２の一致ゲートの第８の入力端子に供給する手段（第１
図の実施例では第１の一致ゲートｅηおよび第２の一致
ゲート（イ）の第８の入力端子に第２のゲート対（２イ
・２）を構成する第８の一致ゲート（ホ）と第４の一致
ゲート（財）の出力を直接供給するための結線）と、前
記第１の一致ゲートの出力を次段にトリガ信号として供
給する手段と、前記第２の一致ゲートの第４の入力端子
に次段の単位ステージを構成する第５の一致ゲートの出
力を供給する手段（第１図の実施例ではインバータに）
を通した結線とによって単位ステージを構成するととも
に、複数の単位ステージを縦続接続したことを特徴とす
るものであるので、従来よりも少ない素子数や配線数で
単位ステージを構成することが出来、その結果、ＩＣの
チップサイズの縮少や消費電力の低減が可能になるなど
、大なる効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例におけるバイナリ−カウンタ
の論理構成図、第２図は第１図の単位ステージ（１００
）をＩ２Ｌ回路で構成した回路結線図、第８図は第２図
の回路の動作波形図、第４図は第１図の単位ステージ（
２００）（８００）をＩ２Ｌ回路で構成した回路結線図
、第５図は第４図の回路の動作波形図である。 （１００）　（２００）　（８００）（４００）・・・
単位ステージ、（２１１）（２↑２）・・・ゲート対 代理人　　森　本　義　弘 第１図 ＱＯ 笛２図 第３図

Claims (1)

1. 【特許請求の範囲】 １、各々の第１の入力端子と出力端子がクロスカップリ
   ング接続された第１および第２の一致ゲートによる第１
   のゲート対と、各々の第１の入力端子と出力端子がクロ
   スカップリング接続され、第２の入力端子にそれぞれ前
   記第１の一致ゲートの出力と前記第２の一致ゲートの出
   力が供給された第８および第４の一致ゲートによる第２
   のゲート対と、第１の入力端子に前段からのトリガ信号
   が供給され、第２の入力端子に前記第１の一致ゲートの
   出力が供給され、その出力を前記第１および第２の一致
   ゲートの第２の入力端子に供給する第５の一致ゲートと
   、前記第２のゲート対の出力を前記第１および第２の一
   致ゲートの第８の入力端子に供給する手段と、前記第１
   の一致ゲートの出力を次段にトリガ信号として供給する
   手段と、前記第２の一致ゲートの第４の入力端子に次段
   の単位ステージを構成する第５の一致ゲートの出力を供
   給する手段とによって単位ステージを構成するとともに
   複数の単位ステージを縦続接続したバイナリ−カウンタ
   。 ２、第２の一致ゲートの第４の入力端子と、次段の単位
   ステージを構成する第５の一致ゲートの入力端子の間に
   インバータを接続したことを特徴とする特許請求の範囲
   第１項記載のバイナリ−カウンタ。