JPS59119794A - 混成厚膜集積回路 - Google Patents
混成厚膜集積回路Info
- Publication number
- JPS59119794A JPS59119794A JP57226804A JP22680482A JPS59119794A JP S59119794 A JPS59119794 A JP S59119794A JP 57226804 A JP57226804 A JP 57226804A JP 22680482 A JP22680482 A JP 22680482A JP S59119794 A JPS59119794 A JP S59119794A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- thick film
- integrated circuit
- conductor
- film integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
あシ、特に高密度実装に好適な厚膜多層基板をとして電
子機器に広く使用されている。しかし、一般に使われて
いる混成厚膜集積回路は、セラミ、り基板上に導体配線
を一層または二層に形成し、厚膜抵抗は導体配線間に配
置形成されている。その−例を第１図に示す。図におい
て、セラミック基板１の上に導体パターン２を印刷、焼
成によ多形成し、次に二層配線を行なうための絶縁層６
と、この絶縁層上をクロスする上部導体４を形成し、次
に抵抗５が導体パターン間導体等のチップ部品６が導体
ランド２′に塔載、半田７で電気的に接続され、混成集
積回路が完成するものである。
子機器に広く使用されている。しかし、一般に使われて
いる混成厚膜集積回路は、セラミ、り基板上に導体配線
を一層または二層に形成し、厚膜抵抗は導体配線間に配
置形成されている。その−例を第１図に示す。図におい
て、セラミック基板１の上に導体パターン２を印刷、焼
成によ多形成し、次に二層配線を行なうための絶縁層６
と、この絶縁層上をクロスする上部導体４を形成し、次
に抵抗５が導体パターン間導体等のチップ部品６が導体
ランド２′に塔載、半田７で電気的に接続され、混成集
積回路が完成するものである。
この様な混成厚膜集積回路においては、抵抗パターン５
がセラミック基板１上に一層として形成されているため
、抵抗素子数が増えるとそれに比例して基板面積を広く
必要とし、またチップ部品６を塔載する導体ランド２′
も抵抗体５と同一面に形成されているので、チップ部品
の塔載できる数は抵抗体パターンによシ制約を受もので
あシ、混成厚膜集積回路の実装密度を高めることの出来
る混成厚膜集積回路を提供するとチップ抵抗を混成厚膜
集積回路に混載するものであシ、すなわち、厚膜抵抗体
を下層に形成し絶縁層を介して上層導体には、チップ抵
抗を取シ付けるものであり、混成厚膜集積回路の高する
。１１はセラミック基板であシ、この基板の上に下層導
体パターン１２を印刷焼成にょ多形成する。次に抵抗体
１５を下層導体間に同じく、印刷焼成によ多形成する。
がセラミック基板１上に一層として形成されているため
、抵抗素子数が増えるとそれに比例して基板面積を広く
必要とし、またチップ部品６を塔載する導体ランド２′
も抵抗体５と同一面に形成されているので、チップ部品
の塔載できる数は抵抗体パターンによシ制約を受もので
あシ、混成厚膜集積回路の実装密度を高めることの出来
る混成厚膜集積回路を提供するとチップ抵抗を混成厚膜
集積回路に混載するものであシ、すなわち、厚膜抵抗体
を下層に形成し絶縁層を介して上層導体には、チップ抵
抗を取シ付けるものであり、混成厚膜集積回路の高する
。１１はセラミック基板であシ、この基板の上に下層導
体パターン１２を印刷焼成にょ多形成する。次に抵抗体
１５を下層導体間に同じく、印刷焼成によ多形成する。
１３は下層導体と抵抗体を被覆するための絶縁層であシ
、ガラス等で形成する。１４は絶縁層に形成した上層導
体であシ下層導体と必要な箇所において、接続が行なわ
れ厚膜多層基板が完成する。次にとの厚膜多層基板に半
田ペーストを印刷し、チップ抵抗１８、チップ部品１６
を塔載後半臼リフロー法により半田付を行ない半田１７
で電気的に接続され混成厚膜集積回路完成する。この様
な本実施例によれば、抵抗体は下層では厚膜抵抗体、上
層ではチップ抵抗で構成するもので、例えば厚膜抵抗で
は形成が困難な高精度抵抗とか高抵抗又は、低抵抗は上
層のチップ抵抗で構成してもよく、さらに抵抗体のトリ
ミングの際に問題になる回路が抵抗で閉回路（ループ）
を構成している場合でも閉回路となる抵抗体を上層に配
置すること所に構成されるので、一層で形成する場合に
比べ、単位面積当りの抵抗体の実装密度が向上し集積度
を高め、かつセラミック基板を小型化できる効果がある
。また、チップ抵抗を含むチップ部品は上層導体の上に
塔載接続を行なうことができるので、下層に設けられた
抵抗体の上などを有利に利用できるようになシ、従来の
ように抵抗パターンによる配置の制約がなくな９実装密
度を高めることができる。
、ガラス等で形成する。１４は絶縁層に形成した上層導
体であシ下層導体と必要な箇所において、接続が行なわ
れ厚膜多層基板が完成する。次にとの厚膜多層基板に半
田ペーストを印刷し、チップ抵抗１８、チップ部品１６
を塔載後半臼リフロー法により半田付を行ない半田１７
で電気的に接続され混成厚膜集積回路完成する。この様
な本実施例によれば、抵抗体は下層では厚膜抵抗体、上
層ではチップ抵抗で構成するもので、例えば厚膜抵抗で
は形成が困難な高精度抵抗とか高抵抗又は、低抵抗は上
層のチップ抵抗で構成してもよく、さらに抵抗体のトリ
ミングの際に問題になる回路が抵抗で閉回路（ループ）
を構成している場合でも閉回路となる抵抗体を上層に配
置すること所に構成されるので、一層で形成する場合に
比べ、単位面積当りの抵抗体の実装密度が向上し集積度
を高め、かつセラミック基板を小型化できる効果がある
。また、チップ抵抗を含むチップ部品は上層導体の上に
塔載接続を行なうことができるので、下層に設けられた
抵抗体の上などを有利に利用できるようになシ、従来の
ように抵抗パターンによる配置の制約がなくな９実装密
度を高めることができる。
従って、本発明によれば従来より大幅に実装密度を高め
られるという効果がある。
られるという効果がある。
第１図は従来の厚膜基板を示す縦断面図、第２図は本発
明の一実施例の厚膜多層基板を示す縦断面図である。 １１１１・・・セラミック基板、 ２．１２・・・導体、 ３．１６・・・絶縁層、 ４．１４・・・上部導体、 ５．１５・・・抵抗体、 ６．１６・・・チップ部品、 ７．１７・・・半田、 １８・・・チーブ抵抗。 ２′１ 図 〜 ／ １ ２ ２ 図 ／６
明の一実施例の厚膜多層基板を示す縦断面図である。 １１１１・・・セラミック基板、 ２．１２・・・導体、 ３．１６・・・絶縁層、 ４．１４・・・上部導体、 ５．１５・・・抵抗体、 ６．１６・・・チップ部品、 ７．１７・・・半田、 １８・・・チーブ抵抗。 ２′１ 図 〜 ／ １ ２ ２ 図 ／６
Claims (1)
- １、 絶縁基板上に印刷焼成によシ下層導体、抵抗を形
成し、さらに絶縁体層を印刷焼成、によシ、形成して下
層導体、抵抗を被覆し更に、絶縁体層上には。上層導体
のみを印刷しだ厚膜多層基板を得て、該厚膜多層基板上
にノ・ンダペーストを印刷し、チップ抵抗を含む電気部
品を塔載した後、半田リフロー法によシ半田付を行ない
、組立を完成させることを特徴とした混成厚膜集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226804A JPS59119794A (ja) | 1982-12-27 | 1982-12-27 | 混成厚膜集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226804A JPS59119794A (ja) | 1982-12-27 | 1982-12-27 | 混成厚膜集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59119794A true JPS59119794A (ja) | 1984-07-11 |
Family
ID=16850864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226804A Pending JPS59119794A (ja) | 1982-12-27 | 1982-12-27 | 混成厚膜集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119794A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60217639A (ja) * | 1984-04-12 | 1985-10-31 | Nec Corp | 混成集積回路用厚膜基板 |
| JPH01173964U (ja) * | 1988-05-24 | 1989-12-11 |
-
1982
- 1982-12-27 JP JP57226804A patent/JPS59119794A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60217639A (ja) * | 1984-04-12 | 1985-10-31 | Nec Corp | 混成集積回路用厚膜基板 |
| JPH01173964U (ja) * | 1988-05-24 | 1989-12-11 |
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