JPS59114603A - Coupling system with other computer device, of sequence controller - Google Patents

Abstract

PURPOSE:To exchange easily a data with other device by providing a fixed bus opening period or a bus opening possible period for exchanging a data, in a period of a sequence program which makes the round in a fixed period. CONSTITUTION:Other computer device 1 and a sequence 11 are coupled by an external bus 10 through each bus interfaces 7, 19. A clock (CLK) supplies a clock signal to a central processing unit 12 of a sequencer 11, and also communication control signals 44-46 are generated by counting said clock signal by a bus opening signal circuit 21 extracted from a bus interface 19. The bus opening signal 45 among them stops the central processing device 12 for a fixed period (bus opening period) TC1 by a signal of said period in a cycle time in which a sequence program makes the round. Accordingly, in this period TC1, a memory 13 of the sequencer 11 side is subjected to access from other computer 1 side, and a data exchange is executed.

Description

【発明の詳細な説明】 技術分野 この発明は一般にシーケンスコントローラあるいはプロ
グラマブルコントローラなどと呼ζｆれるシーケンス制
御装置の中でマイクロコンピュータを利用している装置
と、同じくマイ、クロコンピユータ等で構成される他の
コンピュータ装置との間でデータ交換を行うための結合
方式番こ関する。[Detailed Description of the Invention] Technical field The present invention relates to a sequence control device generally called a sequence controller or a programmable controller, which uses a microcomputer, and a device that is also composed of a microcomputer, etc. This relates to a coupling method for exchanging data with computer equipment.

発明の背景 最近７アクトリーオートメーシヨンの進展に伴ないシー
ケンサもマイクロコンピュータを利用した高機能のもの
が数多く使用されるようになり、また同時にこれらを制
御用端末装置として他のコンピュータ装置と結合した一
複合システムや階層化システムの必要性も高まって来て
いる。本発明はこのようなニーズを容易に満たす方法を
提供しようとするものである。BACKGROUND OF THE INVENTION With the recent development of 7-actory automation, many high-performance sequencers that utilize microcomputers have come into use, and at the same time, there has also been a rise in the number of highly functional sequencers that utilize microcomputers. The need for complex systems and layered systems is also increasing. The present invention seeks to provide a method that easily satisfies these needs.

さてこの種のコンピュータ装置間の結合方式としては一
般に高速にデータの交換ができることが望ましい。特に
シーケンサ−のように短い周期で一連のシーケンスプロ
グラムを繰返し実行している装置と他のコンピュータ装
置との間で制御を分担する場合ζこは少ないデータを高
速で交換する必要があり、データ交換の制御手順等が簡
単であることが望ましい。またシーケンサ自体が安価で
大量に生産されつつある現在この種のデータ交換の機能
附加に要するノ・−ドウエアやソフトウェアが簡単で低
コストであることが望まれる。Generally, it is desirable for this type of connection method between computer devices to be able to exchange data at high speed. Particularly when control is shared between a device that repeatedly executes a series of sequence programs in short cycles, such as a sequencer, and another computer device, it is necessary to exchange small amounts of data at high speed. It is desirable that the control procedure etc. be simple. Furthermore, as sequencers themselves are becoming inexpensive and being produced in large quantities, it is desired that the hardware and software required to add this type of data exchange function be simple and low cost.

従来技術とその問題点 この種の結合方式としては一般に次の二通りの方式が知
られている。第１の方式は第１図に示すような構成のも
ので、１はシーケンサとデータ交う 換を行い他コンピュータ装置、２は中央処理装置（ＣＰ
Ｕ）、　３はプログラムおよびデータを記憶するメモリ
、４は他コンピュータ装置１の周辺機器を制御する回路
部である周辺機器コントローラ、５は内部バス、８はデ
ジタル入出力部、１１はシーケンサ、１２はシーケンサ
側の中央処理装置（ＣＰＵ）。Prior Art and its Problems The following two methods are generally known as this type of coupling method. The first system has a configuration as shown in Fig. 1, in which 1 exchanges data with the sequencer and other computer devices, and 2 the central processing unit (CP).
U), 3 is a memory for storing programs and data, 4 is a peripheral device controller which is a circuit section for controlling peripheral devices of the other computer device 1, 5 is an internal bus, 8 is a digital input/output section, 11 is a sequencer, 12 is the central processing unit (CPU) on the sequencer side.

１３はシーケンスプログラムと入出力データを記憶する
メモリ、１５は内部バス、１７はプログラムローダ（図
示せず）よりシーケンスプログラムをメモリー３に格納
するためのプログラムローダインターフェイス、１８は
シーケンス制御対象機器との制御入出力点である。13 is a memory for storing sequence programs and input/output data; 15 is an internal bus; 17 is a program loader interface for storing sequence programs in the memory 3 from a program loader (not shown); It is a control input/output point.

すなわち、シーケンス制御対象機器を接続するための、
シーケンサ１１に標準的に設けられた制　　　−抑大出
力点１８を利用して、他コンピュータ装置１の同様なデ
ジタル入出力部８と互に結合してデータ交換を行う方式
のものである。この方式は技術的に簡単であり、特にシ
ーケンサ側は結合のために設計上特別な追加部分を必要
としないというメリットがあるが、欠点は交換するデー
タの種類に相当する点数の制御入出力点が必要となるこ
とである。従って例えば１台のシーケンサが合計１２８
点の制御入出力点を持っていても、その内の５０点を他
コンピュータ装置との結合に使用してしまうなどという
ことが多く、同時にこの制御入出力点には通常入力点正
こはホトカプラなどの入力絶縁回路が、また出力点には
リレー駆動回路などが含まれているので、結果として結
合のための費用が非常に高価になる。In other words, to connect the sequence control target equipment,
This system uses a control output point 18 provided as standard in the sequencer 11 to connect with a similar digital input/output section 8 of another computer device 1 for data exchange. This method is technically simple, and has the advantage that the sequencer side does not require any special additional design parts for coupling, but the disadvantage is that the number of control input/output points corresponds to the type of data to be exchanged. is necessary. Therefore, for example, one sequencer has a total of 128
Even if you have control input/output points, 50 of them are often used for connection with other computer devices, and at the same time, these control input/output points usually have photocouplers. , and relay drive circuits at the output points, resulting in very high coupling costs.

リアルインターフェイス、１６はシーケンサのシリアル
インターフェイスである。なおその他の番号はそれぞれ
第１図の同一番号のものに対応している。Real interface 16 is a serial interface of the sequencer. Note that the other numbers correspond to the same numbers in FIG.

すなわち、シーケンサ１１ならびに他コンピュータ装置
１にそれぞれデータ交換用のシリアルインターフェイス
（標準としてＲ８２３２Ｃインターフエイスが一般的に
用いられている）１６および６を附加して結合するもの
である。この場合一般に他コンビヱータ装置１側にはこ
のシリアルインターフェイス６を標準として持っている
場合が多いが、シーケンサ−１１側は持っていない。従
ってシーケンサ側にシリアルインターフェイス１６を新
たに附加しなければならない。またシリアルインターフ
ェイスによる方式はデータ通信速度が並列にデータを伝
送するパラレルインターフェイス方式より遅い上に、通
信機器相互間で相手側が交信可能状態にあるか否かを確
認したり、交信データが誤りなく伝達されたか否かを確
認する作業としての通信制御手順（プロトコル）を必牽
としそれに伴う時間がかかるという欠点がある。That is, serial interfaces 16 and 6 for data exchange (R8232C interface is generally used as a standard) are added and coupled to the sequencer 11 and other computer equipment 1, respectively. In this case, the other combinator device 1 generally has this serial interface 6 as a standard, but the sequencer 11 does not. Therefore, a new serial interface 16 must be added to the sequencer side. In addition, the data communication speed of the serial interface method is slower than the parallel interface method, which transmits data in parallel. This method has the disadvantage that it requires a communication control procedure (protocol) to confirm whether or not the communication has been performed, and it takes time.

発明の目的 本発明は上述した第１．第２の方式の欠点を除去してよ
り安価で高速な結合方式を提供することを目的とするも
のである。OBJECTS OF THE INVENTION The present invention is directed to the above-mentioned first aspect. The purpose of this method is to eliminate the drawbacks of the second method and provide a cheaper and faster combining method.

発明の開示 本発明はシーケンスコント四−ラに附されているパラレ
ルインターンエイスとしてのプログラムローダインター
フェイスに若干の改造を施したもの（これを改めてバス
インターフェイスと呼ぶ）を用い、一定周期で一巡する
シーケンスプログラムの周期（サイクルタイムと呼ぶ）
内に、データ交換を行うための一定のバス開放期間また
はバス開放可能期間を設け、簡単な交信制御信号を用い
て他コ゛ンピュータ装置とのデータ交換を行うものであ
る。DISCLOSURE OF THE INVENTION The present invention uses a slightly modified program loader interface as a parallel intern Ace attached to a sequence controller (this is also called a bus interface) to generate a sequence that goes around at a constant cycle. Program period (called cycle time)
A certain bus release period or bus release possible period is provided for data exchange, and data is exchanged with other computer devices using simple communication control signals.

実施例 以下１本発明の実施例を第３〜６図を用いて説明する。Example An embodiment of the present invention will be described below with reference to FIGS. 3 to 6.

第３図において他コンピュータ装置１はシーケンサ１１
とそれぞれのバスインターフェイス７と１９を介して、
外部バス１０で結合している。すなわち、他コンピュー
タ装置１側から外部バス１０を通してシーケンサ１１の
内部バス１５とそれに接続されているメモリ１３や制御
入出力点１８などを直接アクセスすることができるよう
にしている。また２０はシーケンサ１１の中央処理装置
１２にり四ツク信号を供給しているり日ツク（ＣＬＫ）
　　を抜き出して示したもので、２１はり四ツク２０の
クロック信号を計数して交信側′御信号をつくるバス開
放信号回路であり、バスインターフェイス１９１こ附設
されたものを抜き出したものである。なお１図中でその
他の番号はそれぞれ第１図の同一番号のものに対応して
いる。In FIG. 3, another computer device 1 is a sequencer 11.
and via the respective bus interfaces 7 and 19,
They are connected via an external bus 10. That is, the internal bus 15 of the sequencer 11, the memory 13, the control input/output point 18, etc. connected thereto can be directly accessed from the other computer device 1 through the external bus 10. Also, 20 is a clock signal (CLK) that supplies four clock signals to the central processing unit 12 of the sequencer 11.
21 is a bus release signal circuit that counts the clock signals of the four-wheel drive 20 and generates a control signal on the communication side, and is an extracted version of the circuit attached to the bus interface 191. Note that the other numbers in FIG. 1 correspond to the same numbers in FIG. 1, respectively.

第４図は第３図外部バス１、θ内で交信される信号の種
類の例を示す。以下、第３図を引用しつ＼説明すると、
アドレス信号４１．データ信号４２、リード、ライト信
号４３の各信号はいずれもシーケンサ１１側の内部バス
１５内の同じ種類の信号に対応している。また４４〜４
６　は交信制御信号である。さて交信制御信号としての
バス開放信号４４はシーケンサ側の中央処理装置。１２
が内部バス１５の支配権を外部バス１０側に開放したこ
とを示す信号であり、第５図（１）のタイムチャートに
示すようにシーケンサのシーケンスプログラムが一巡（
１サイクル）するサイクルタイムＴの内で一定期間（バ
ス開放期間と呼ぶ）’ｐｃｉの聞出力される。FIG. 4 shows an example of the types of signals communicated within the external bus 1, θ shown in FIG. Below, I will quote Figure 3 and explain:
Address signal 41. The data signal 42 and the read and write signals 43 all correspond to the same type of signal within the internal bus 15 on the sequencer 11 side. Also 44-4
6 is a communication control signal. Now, the bus release signal 44 as a communication control signal is sent to the central processing unit on the sequencer side. 12
This is a signal indicating that control of the internal bus 15 has been released to the external bus 10 side, and as shown in the time chart of FIG. 5 (1), the sequence program of the sequencer has completed one cycle (
The signal 'pci' is output for a certain period (referred to as a bus release period) within the cycle time T of one cycle.

このバス開放信号４４はバス開放期間ＴＣ１の開始と同
時に中央処理装置１２によって起動されるバス開放信号
回路２１により作られてバスインターフェイス１９を介
して供給される。同時にこのバス開放信号４４は中央処
理装置１２にも送られ、バス開放期間ＴＣ’ｌの間、該
中央処理装置１２は休止状態に入り、内部バス１５にお
けるメモリ１３や制御入出力点１８へのアクセス線を７
０−ティング状態すなわちハイインピーダンスにして実
質的に切り離し状態とする。従ってこのバス開放期間Ｔ
ｅｌに、他コンピュータ装置１側からは中央処理装置２
により内部バス５、バスインタヘ７エイス７．外部バス
１０を介してシーケンサｌｌ側のメモリ１３をアクセス
すなわちリードまたはライトすることができ、これによ
り第１図の制御入出力点１８経由でデータ交換を行うの
と同様な機能を果すことができる。またこの実施例では
バス開放信号４４はバス開放期間ＴＣ１の間連続してシ
ーケンサ１１側から他コンピュータ装置１側に送出され
るものとしたが、これに代り第５図に）のタイムチャー
トおよび第４図のようにバス開放の開始を示すバス開放
タイミング信号４５を送出することにしてもよい。ただ
しこの場合も他コンピュータ装置１はデータ交換の期間
をバス開放期間ＴＣＩの中Ｊこ納めるようにし、あくま
でも第５回内におけるシーケンスプログラム実行時間Ｔ
ＥをサイクルタイムＴ内で確保し、かつシーケンサの各
種タイマ時間の基本単位となるサイクルタイムＴを一定
に保つようにする。This bus release signal 44 is generated by the bus release signal circuit 21 activated by the central processing unit 12 at the same time as the start of the bus release period TC1, and is supplied via the bus interface 19. At the same time, this bus release signal 44 is also sent to the central processing unit 12, and during the bus release period TC'l, the central processing unit 12 enters a sleep state, and the internal bus 15 is connected to the memory 13 and the control input/output point 18. access line 7
It is brought into a 0-ting state, that is, a high impedance state, and is substantially disconnected. Therefore, this bus open period T
el, from the other computer device 1 side, the central processing unit 2
internal bus 5, bus interface 7 eighth 7. The memory 13 on the sequencer II side can be accessed, ie, read or written, via the external bus 10, thereby achieving the same function as data exchange via the control input/output point 18 in FIG. . Further, in this embodiment, the bus release signal 44 is continuously sent from the sequencer 11 side to the other computer device 1 side during the bus release period TC1. As shown in FIG. 4, a bus release timing signal 45 indicating the start of bus release may be sent. However, in this case as well, the other computer device 1 sets the data exchange period to within the bus open period TCI, and the sequence program execution time T within the fifth time is limited.
E is ensured within the cycle time T, and the cycle time T, which is the basic unit of various timer times of the sequencer, is kept constant.

シーケンサ１１のバスインターフェイス１９は主として
双方向性ゲート素子を用いた簡単な回路で構成され、通
常シーケンサに標準装備されているプログラムローダイ
ンターフェイス１７がほぼ目的の機能を備えているため
、基本的にはプログラムローダインターフェイス１７に
バス開放信号回路２１を附加して改造できる。従ってバ
スインターフェイス１９はプログラムローダインターフ
ェイスとしても使用でき、外部バス１０を外してプログ
ラムローダを接続することができる。さらに他コンピュ
ータ装置ｌ側にプログラムローダ機能を持たせればプ四
グラムローディ、ングのためのケーブルの差し換えも不
要となる。この実施例のようにシーケンサの各実行サイ
クルＴＪこ一定時間の休止時間（バス開放期間）　ＴＣ
Ｉを設けることはシーケンサの動作時間を遅くすること
になるが。The bus interface 19 of the sequencer 11 is mainly composed of a simple circuit using bidirectional gate elements, and the program loader interface 17, which is normally equipped as a standard in the sequencer, has almost all the intended functions. The program loader interface 17 can be modified by adding a bus release signal circuit 21. Therefore, the bus interface 19 can also be used as a program loader interface, and a program loader can be connected by disconnecting the external bus 10. Furthermore, if another computer device is provided with a program loader function, there is no need to replace cables for program loading. As in this embodiment, each execution cycle TJ of the sequencer has a certain pause time (bus open period) TC.
Although providing I will slow down the operation time of the sequencer.

一般にシーケンサのサイクルタイムは２０ｍ５程度であ
るのに対して１本発明のバス結合方式の場合のデータ交
換時間は、１データ（本実施例のデータバスは８ビツト
で１データ＝１バイト）当りのリードまたはライト動作
が約ｌＯμＳで終了するので。Generally, the cycle time of a sequencer is about 20m5, whereas the data exchange time in the case of the bus coupling method of the present invention is approximately 20 m5 per data (the data bus in this embodiment is 8 bits, and 1 data = 1 byte). Because a read or write operation completes in about 1OμS.

仮に制御入出力点２５６点のシーケンサの全点のデータ
をリードするとすれば（２５６点／８）ＸＩＯμ５＝３
２０、μＳ　となり、これに余裕を見込んでも０．５ｍ
ｓ程度の休止期間を取って置けば十分であり、これによ
るシーケンサの動作時間の遅れは問題とならない。また
シーケンサに休止期間を持たせるために要するシーケン
サ側の改造は前述のほかは大部分ソフトウェアで対応で
きるため殆んどコストアップ化はならない。If you want to read data from all points of a sequencer with 256 control input/output points, (256 points/8) XIOμ5=3
20, μS, and even if you allow for a margin, it will be 0.5m.
It is sufficient to set aside a pause period of approximately 2 seconds, and the delay in sequencer operation time caused by this is not a problem. In addition, most of the modifications to the sequencer side required to provide the sequencer with a rest period can be handled by software other than those mentioned above, so there is almost no increase in cost.

第３図において他コンピュータ装置１の中央処理装置２
のシーケンサ側へのアクセス方法としては、通常はシー
ケンサ１１内のメモリ１３をアクセスするが、必要に応
じ例えば緊急動作を要する場存などには、制御入出力点
１８を直接アクセスすることができる。In FIG. 3, the central processing unit 2 of the other computer device 1
As a method of accessing the sequencer side, normally the memory 13 in the sequencer 11 is accessed, but if necessary, for example, when an emergency operation is required, the control input/output point 18 can be accessed directly.

さて以上の実施例は、バス開放期間（第５図（５）ＴＣ
Ｉ）においてはシーケンサ側の中央処理装置１２は何も
実行せず休止状態に保たれる場合の例であるが、これに
代り該期間をバス開放可能期間としこの期間にシーケン
ス動作よりも低位の緊急度を持つ作業、例えば故障診断
あるいは一部のデータ収集作業などをシーケンサの中央
処理装置１２に行わせ、他コンピュータ装置よりのバス
開放要求を受けた時該低位の緊急度の作業を一時休止し
て。Now, in the above embodiment, the bus open period (Fig. 5 (5) TC
In I), the central processing unit 12 on the sequencer side does not execute anything and is kept in a dormant state, but instead, this period is set as a period in which the bus can be released, and during this period, a lower order operation than the sequence operation is performed. The central processing unit 12 of the sequencer performs urgent work, such as failure diagnosis or some data collection work, and temporarily suspends work with a lower level of urgency when a bus release request is received from another computer device. do.

先の実施例と同様な動作に入る方法を燻ることにより、
シーケンサ側の中央処理装置１２の利用率をより高める
方法もある。この場合第４・５図においてサイクルタイ
ムＴ内の成る時点でバス開放要求信号４６が他コンピュ
ータ装置１側からシーケンサ１１側に発せられるとこの
信号はシーケンサ側でシーケンサのそのサイクルタイム
の終点（第５図ＧＡ）ｔｌ）までバス開放信号回路２１
内に設けたラッチ回路（図示せず）により保持され、該
終点ｔ１に右いてシーケンサ側中央処理装置１２により
このラッチ信号（従ってバス開放要求信号４６）が検出
されて前記バス開放可能期間はバス開放期間ＴＣ１に置
き代り、先の実施例と同様にバス開放信号４４がシーケ
ンサ１１側からコンピュータ１側に送られる。By figuring out how to enter the same operation as in the previous example,
There is also a method of increasing the utilization rate of the central processing unit 12 on the sequencer side. In this case, when the bus release request signal 46 is issued from the other computer device 1 side to the sequencer 11 side at a point within the cycle time T in FIGS. Bus release signal circuit 21 up to Figure 5 GA) tl)
This latch signal (therefore, the bus release request signal 46) is detected by the sequencer-side central processing unit 12 at the end point t1, and the bus is released during the bus release possible period. Instead of the release period TC1, a bus release signal 44 is sent from the sequencer 11 side to the computer 1 side as in the previous embodiment.

効果と応用分野 本発明によればシーケンサ側はプ目グラム四−ダインタ
ーフェイスの簡単な改造で実施できるので非常に低価格
で他コンピュータ装置との結合が可能である。また他コ
ンビ二−タ装置側もこの結合方式の場合単にバスドライ
バ回路とバスレシーバ回路を設けるだけで済むため、従
来方式のデジタル入出力部（第１図８）を設ける方法に
比べて。Effects and Fields of Application According to the present invention, the sequencer side can be implemented by simple modification of the programmer interface, so it can be connected to other computer equipment at a very low cost. Furthermore, in the case of this coupling method on the other combinatorial equipment side, it is sufficient to simply provide a bus driver circuit and a bus receiver circuit, compared to the conventional method of providing a digital input/output section (FIG. 1, 8).

一般に安価に実現できる。また本方式は複数のデータ信
号を伝達するパラレルインターンェイスを用い、他コン
ピュータ装置側からの命令でシーケンサの内部データメ
モリを直接アクセスするという最も効率のよいインター
フェイス方式を取っていること、並びにシーケンサの各
シーケンスプログラムの実行サイクルに同期して毎サイ
クルの交信も可能となるなど、他コンピュータ装置とシ
ーケンサとのデータ交換の方法として考えられる最も密
接な（換言すれば最も高速度な）結合効果が得られるも
のである。Generally, it can be realized at low cost. In addition, this method uses a parallel interface that transmits multiple data signals, and uses the most efficient interface method in which the internal data memory of the sequencer is directly accessed by commands from other computer devices. It is possible to communicate every cycle in synchronization with the execution cycle of the sequence program, resulting in the closest (in other words, the fastest) coupling effect possible as a method of data exchange between other computer devices and the sequencer. It is something.

本発明はシーケンス制御とデータ収集を同時に行うよう
なシステムに適する。すなわちシーケンサの制御に同期
して他のデータ収集システムのコンピュータ装置が各種
のアナログデータを収集するような場合である。その他
にもシーケンサの一つのシーケンスプログラムを実行中
に、他のコンピュータ装置からオンラインでシーケンス
プログラムを入れ換えて制御するといった使用法も可能
である。The present invention is suitable for a system that performs sequence control and data collection simultaneously. That is, this is a case where a computer device of another data collection system collects various analog data in synchronization with the control of the sequencer. In addition, while one sequence program of the sequencer is being executed, it is also possible to control the sequence program by exchanging the sequence program online from another computer device.

【図面の簡単な説明】 第１図、第２図は従来の結合方式を示す図、第３図は本
発明の実施例を示す図、第４図は第３図の外部バス内で
交信される信号の種類を示す図。 第５図、は第４図の信号のうち、交信制御信号のタイム
チャート例を示す図である。 符号説明 １・・・他コンピュータ装置、２．１２・・中央処理（
ＣＰＵ）、７，１９・・・バスインターフェイス、＄１
０・・・外部ハス、１１・・・シーケンサ、１３・・メ
モ！Ｊ、５．１５・・・内部バス、１８・・・制御入出
力点。 ４４・・・バス開放信号、４５・・・バス開放タイミン
グ信号、４６・・・バス開放要求信号、Ｔ・・・シーケ
ンサのサイクルタイム、　ＴＣｌ・・バス開放期間。[Brief Description of the Drawings] Figures 1 and 2 are diagrams showing a conventional coupling method, Figure 3 is a diagram showing an embodiment of the present invention, and Figure 4 is a diagram showing communication within the external bus in Figure 3. FIG. 3 is a diagram showing types of signals. FIG. 5 is a diagram showing an example of a time chart of the communication control signal among the signals in FIG. 4. Code explanation 1...Other computer equipment, 2.12...Central processing (
CPU), 7, 19...Bus interface, $1
0...External lotus, 11...Sequencer, 13...Memo! J, 5.15...Internal bus, 18...Control input/output point. 44...Bus release signal, 45...Bus release timing signal, 46...Bus release request signal, T...Sequencer cycle time, TCl...Bus release period.

Claims (1)

【特許請求の範囲】 １）中央処理部と、プログラムおよびデータを記憶する
記憶部と、シーケンス制御対象機器との入出力部と、こ
れら中央処理部、記憶部、入出力部を連結する内部バス
を備え、かつデータを交換すべき他コンピュータ装置を
有するシーケンスコン：トローラにおいて、一定周期で
一巡するシーケンネプ四グラムの周期内に一定のバス開
放期間を設け、該バス開放期間の開始と同期してバス開
放を示す信号を出力することにより、該バス開放期間に
該他コンピュータ装置より該内部バスを介して該記憶部
または該入出力部へのアクセスを可能とするようにした
ことを特徴とするシーケンスコントローラの他コンピュ
ータ装置との結合方式。 ２）中央処理部と、プログラムおよびデータを記憶する
記憶部と、シーケンス制御対象機器との入出力部と、こ
れら中央処理部、記憶部、入出力部を連結する内部バス
を備え、かつデータ交換すベキ他コンピュータ装置を有
するシーケｙスコ：／）ローラにおいて、一定周期で一
巡するシーケンスプ四グラムの周期内に一定の７（ス開
放可能期間を設け、該他コンピュータ装置よりの）（ス
開放要求信号を受けて該）（ス開放可能期間の開始と同
期してバス開放を示す信号を出力すると共に、該）（ス
開放可能期間に該他コンピュータ装置より該内部バスを
介して核記憶部または該入出力部へのアクセスを可能と
するようにしたことを特徴とするシーケンスコントロー
ラの他コンピュータ装置トノ結合方式。[Scope of Claims] 1) A central processing unit, a storage unit that stores programs and data, an input/output unit for a device subject to sequence control, and an internal bus that connects the central processing unit, storage unit, and input/output unit. A sequence controller that is equipped with a computer and has other computer devices with which data should be exchanged: In a controller, a certain bus release period is provided within the period of the sequence program cycle that goes around at a certain period, and a certain bus release period is set in synchronization with the start of the bus release period. By outputting a signal indicating bus release, the other computer device can access the storage unit or the input/output unit via the internal bus during the bus release period. How to connect the sequence controller to other computer equipment. 2) Equipped with a central processing unit, a storage unit that stores programs and data, an input/output unit for the equipment subject to sequence control, and an internal bus that connects the central processing unit, storage unit, and input/output unit, and that is capable of exchanging data. In a sequence controller equipped with other computer devices, a certain period of 7 (spaces) can be opened within the period of the sequence program that goes around at a certain period, and the (scenes can be opened from other computer devices). Upon receiving the request signal, it outputs a signal indicating bus release in synchronization with the start of the bus release period, and at the same time outputs a signal indicating bus release from the other computer device via the internal bus during the bus release period. Alternatively, a system for connecting a sequence controller and a computer device, characterized in that the input/output section can be accessed.