JPS5911444A - Arithmetric device of number represented in floating decimal point - Google Patents

Abstract

PURPOSE:To express a numeral close to 1 with high accuracy, by attaining mutual conversion with an exponential part variable length floating decimal point representing value and an exponential part fixed length floating decimal point representing value where the length of the exponential part depends on the length of ''0'' or ''1'' train of the 1st half. CONSTITUTION:A mantissa register 12, a floating fraction register 11, an exponenial register 13, a counter 14, an FF15 and a two-input logical circuit 16 and the like are provided. If the length of the shift register 11 is denoted by k+1 bits, a right k bits excluding a code bit 17 is given in the shift register, and every time a trigger 31 for shift left, for example, is given, the bit is shifted left by one bit and every time a trigger 32 of shift right is given, the bit is shifted right by one bit. Further, the mantissa register 12 represents a shift register having k-bit length. Thus, the mutual conversion is attained with the exponential variable length floating decimal point representing value and the exponential fixed length floating decimal point representing value where the length of the exponential part depends on the length of ''0'' or ''1'' are the 1st half.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は浮動小数点数演算装置に関し、特に指数部可変
長表現方式による浮動小数点数演算装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a floating point number arithmetic device, and more particularly to a floating point number arithmetic device using a variable length exponent representation method.

〔発明の背景〕[Background of the invention]

浮動小数点表現方式は大きな数も小さな数も高い精度で
取扱うことができるため、特に科学技術計算において利
用される表現方式である。Floating point representation is a representation method used particularly in scientific and technical calculations because it can handle both large and small numbers with high precision.

しかしながら、従来の浮動小数点数演算装置は指数表示
部の長さが一定であったため、表現できる数の範囲が限
られるという欠点があり、また指数部の値が小さいため
少ない情報で済む場合にもそのスペースを仮数部の精度
を上げることに利用するというような柔軟性がないとい
う欠点があった。However, in conventional floating-point arithmetic units, the length of the exponent display part is constant, so the range of numbers that can be expressed is limited. The drawback was that there was no flexibility to use that space to improve the precision of the mantissa.

従来の浮動小数点表現の代表的な例を第１図に示す。A typical example of conventional floating point representation is shown in FIG.

図において、１は数値の符号情報の１ビツト、２は指数
の符号情報の１ビツト、牛は指数の絶対値情報で２と４
とを合わせて指数部とも言う。凸は仮数部で６は指数部
と仮数部との境界である。In the figure, 1 is 1 bit of numerical sign information, 2 is 1 bit of exponent sign information, and the cow is the absolute value information of the exponent, which is 2 and 4.
Together, it is also called the exponent part. The convex part is the mantissa part, and 6 is the boundary between the exponent part and the mantissa part.

従来の浮動小数点表現においては、上記指数部と仮数部
との境界０が固定されたものであった。In conventional floating point representation, the boundary 0 between the exponent part and the mantissa part is fixed.

すなわち、指数部表示用のビット数が一定であった。That is, the number of bits for displaying the exponent part was constant.

このために前述の如き実用上の不都合があったわけであ
る。This caused the practical inconveniences mentioned above.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、従来の浮動小数点表現方式の前述の如
き欠点を除去した指数部可変長浮動小数点表現方式によ
る浮動小数点数演算装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a floating-point arithmetic device using a variable-length exponent floating-point representation system that eliminates the above-mentioned drawbacks of conventional floating-point representation systems.

〔発明の概要〕[Summary of the invention]

上記目的を達成するため、本発明の浮動小数点数演算装
置は指数部前半部の“０”の列あるいは“１″の列の長
さを検出または決定する手段と、該手段の出力により指
数部、仮数部を分離あるいは結合する手段とを備え、指
数部の長さが前半部のＯ″の列または“１″の列の長さ
により定まる指数部可変長浮動小数点表現による値と、
指数部固定長浮動小数点表現による値とで相互に変換を
行うことに特徴がある。In order to achieve the above object, the floating point arithmetic device of the present invention includes means for detecting or determining the length of the string of "0" or string of "1" in the first half of the exponent part, and , means for separating or combining the mantissa parts, and the length of the exponent part is determined by the length of the O'' column or the "1" column in the first half, and a value in variable-length floating point representation of the exponent part;
The feature is that the exponent part can be converted to and from a fixed-length floating point representation.

〔発明の実施例〕[Embodiments of the invention]

本発明による浮動小数点数演算装置の具体的説明に入る
前に、本発明の演算装置に用いる指数部可変長浮動小数
点表現方式（以下、１本表現」、「本表現方式」の如く
称する。）について詳細に説明する。Before going into a specific description of the floating-point number arithmetic device according to the present invention, we will explain the exponent variable-length floating-point representation method (hereinafter referred to as the “one-line representation” or “this representation method”) used in the arithmetic device of the present invention. will be explained in detail.

本表現方式の要点は、指数部の先行するパ０″の列ある
いはパ１″の列により指数部の長さを決定する点にある
。これにより、日常頻度高く出現する１に近い数値は、
指数部を短かく仮数部を長くとれるので、従来より精度
よく表現することができ、また、従来表現不可能であっ
た極端に大きな数。The key point of this representation system is that the length of the exponent part is determined by the string of Pa0'' or Pa1'' that precedes the exponent part. As a result, numbers close to 1, which frequently appear in daily life, are
Because the exponent part can be shortened and the mantissa part long, it can be expressed more precisely than before, and it can also represent extremely large numbers that were previously impossible to represent.

極端に小さな数についても、指数部を長くとれるので表
現が可能になる。Even extremely small numbers can be expressed because the exponent part can be long.

指数部の長さの決定法について以下、具体的に説明する
。数の、浮動小数点による本表現は以下の如く規定され
る。The method for determining the length of the exponent part will be specifically explained below. The floating point representation of a number is defined as follows.

（１）本表現は数Ｏと無限大とを次の通り表現可能であ
る。(1) This expression can express the number O and infinity as follows.

Ｏ“０００　　・・・・・　Ｏ１１ 無限大　”　１００　　・・・・・　ＯＩ＋以下、これ
以外の数について述べる。O"000...O11 Infinity" 100...OI+ Below, other numbers will be described.

（１１）数Ｘが指数ｅと仮ｉｍとで次のように表現され
るものとする。(11) Assume that the number X is expressed by the exponent e and the temporary im as follows.

Ｘ四、　、　２ｅ ここで、θは整数であり、またｍはＸの符号に従って次
のように規定されるものである。ｍについても次のよう
に規定される。X4, , 2e Here, θ is an integer, and m is defined as follows according to the sign of X. m is also defined as follows.

ａ）Ｘ＞Ｏのとき １≦ｍ　＜　２　、　　ｍ　−ｍ　−１ｂ）ｘ（Ｑのと
き 一２≦ｍ（−１、ｗｒ−ｍ＋２ また、；は次のように規定される。a) When X>O, 1≦m<2, m−m−1b)x(When Q, 1≦m(−1, wr−m+2); is defined as follows.

ＩＬ）　　６≧０のとき θ　−ｅ＋１ ｂ）Ｑ＜Ｏのとき ｅ　−−ｅ 更にｎは次のように規定される。IL) When 6≧0 θ　−e+1 b) When Q<O e --e Furthermore, n is defined as follows.

ｎ　−（ｌｏｇ２ｅ　）　＋１ 但し、記号〔〕はガウス記号であり、〔Ｘ〕はＸを越え
ない最大の整数を表わす。n − (log2e) +1 However, the symbol [ ] is a Gauss symbol, and [X] represents the largest integer not exceeding X.

（ｉｉｉ）本表現のビット配置は原則的には第１図に示
した配置ｌと同じである。但し、指数部の長さは可変で
あり、２　ｎビットである。(iii) The bit arrangement of this representation is basically the same as the arrangement l shown in FIG. However, the length of the exponent part is variable and is 2 n bits.

Ｏφ符号情報のビット１はＸ＞ＯのときＯ，ｘ＜０のと
き１である（従来の表現と同じ）。Bit 1 of the Oφ code information is O when X>O, and 1 when x<0 (same as the conventional expression).

（Ｖ）指数部は次のように規定される。(V) The exponent part is defined as follows.

ａ）左ｎビットは１”の列である。a) The left n bits are a string of 1''s.

ｂ）右ｎビットは、ｉを２進展開した長さｎのビット列
の左端分“Ｏ″に変えたものである。b) The right n bits are the left end of a bit string of length n obtained by binary expansion of i and changed to "O".

Ｃ）但し、Ｘ〈−１あるいはＯ＜Ｘ＜１のときは上記ａ
）　、　ｂ）　　で定まるものの１の補数である。C) However, when X<-1 or O<X<1, the above a
) , b) is the one's complement of that determined by .

（ＶＤ仮数部は次のように規定される。(The VD mantissa is defined as follows.

百の２進展開形を ０Ｔｂ１ｂ２ｂ３・・・・・ とするとき、ビット列 ”ｂ　　ｂ　　ｂ　　・・・・・” １　　２　　３ の左から必要なだけの長さのものである。The binary expansion of 100 0Tb1b2b3... , the bit string "b b b b..." 1 2 3 The length is as long as necessary from the left side.

以上の規定により任意のビット列の表現する数が一慧に
定まる。The number expressed by any bit string is determined by the above rules.

例として、数１００の場合について具体的に説明する。As an example, a case of several hundred numbers will be specifically explained.

数１００は、次のように表現される。The number 100 is expressed as follows.

１００−　　（２５／１６）　Ｘ　２６従って前述の規
定により＞　９−６．ｎ＋−２５／１６であり、またｅ
−７，ｍ−９／１６．　ｎ−３である。100- (25/16) X 26 Therefore, according to the above provisions > 9-6. n+-25/16 and e
-7,m-9/16. It is n-3.

第２図は、本表現による浮動小数点表現を示すものであ
る。符号ビット１は数値が正であるから“Ｏ″であり、
ｎ　−３であるから、指数部の左５ビツト３＆は１”の
列、右３ピツ）３ｂはｉを２進展開した値”１１１’″
の先頭の°゛１″をＯ″に変えた“０１１”である。仮
数部５ａは百の２進展開形が０．１００１０００００　
・・−−− であるから“１００１０００００・・・・・”である。FIG. 2 shows floating point representation according to this representation. Sign bit 1 is “O” because the number is positive;
Since n - 3, the left 5 bits 3& of the exponent part are 1'' columns, and the right 3 bits) 3b is the binary expansion of i, ``111'''.
It is “011” with the first “゛1” changed to O”. The binary expanded form of the mantissa part 5a is 0.100100000.
...---, so it is "100100000...".

上述した如く、本表現では指数部の先行する０”の列あ
るいはｉ　１　ｕの列が指数部の長さを決定する。As mentioned above, in this representation, the string of 0''s or the string of i 1 u preceding the exponent determines the length of the exponent.

以下、本発明の実施例を、図面に基づいて詳細に説明す
る。Hereinafter, embodiments of the present invention will be described in detail based on the drawings.

第３図は、本発明の一実施例を示す浮動小数点数演算装
置の要部を示すブロック図である。図において、１１は
浮動小数点数レジスタ、１２は仮数部レジスタ、１３は
指数部レジスタ、１４はカウンタ、１５はフリップフロ
ップ、そして１６は２人力の論理回路である。FIG. 3 is a block diagram showing the main parts of a floating point arithmetic device according to an embodiment of the present invention. In the figure, 11 is a floating point register, 12 is a mantissa register, 13 is an exponent register, 14 is a counter, 15 is a flip-flop, and 16 is a two-person logic circuit.

浮動小数点数レジスタ１１の長さをに＋１ビツトとする
。符号ビット１７を除いた右にビットはシフト・レジス
タであり、以下の機能を有する。Assume that the length of floating point register 11 is +1 bit. The bits to the right except sign bit 17 are shift registers with the following functions.

（１−１）左シフトのトリガ３１が与えられるたびに１
ビツトだけ左シフトする。(1-1) 1 every time the left shift trigger 31 is given
Shift left by one bit.

（ニー２）右シフトのトリガδ、２が与えられるたびに
１ビツトだけ右シフトする。(Knee 2) Shifts to the right by 1 bit each time the right shift trigger δ, 2 is applied.

（１−３）仮数部レジスタ１２へ値の転送を行なう。(1-3) Transfer the value to the mantissa register 12.

仮数部レジスタ１２は長さにビットを有するシフト・レ
ジスタであり、以下の機能を有する。The mantissa register 12 is a shift register having bits in length and has the following functions.

（１−４）左シフトのトリガ３３が与えられるたびに１
ビツトだけ左シフトする。(1-4) 1 every time the left shift trigger 33 is given
Shift left by one bit.

（１−５）右シフトのトリガ３４が与えられるたびごと
に１ビツトだけ右シフトする。(1-5) Shift to the right by 1 bit each time the right shift trigger 34 is applied.

（］、−６）浮動小数点数レジスタ１１へ値の転送を行
なう。指数部レジスタ１３は長さにビットを有するシフ
ト・レジスタであり、以下の機能を有する。(], -6) Transfer the value to the floating point register 11. The exponent register 13 is a shift register having bits in length and has the following functions.

（１−７）左シフトのトリノｊ３５が与えらＪｌ、るた
びに１ビツトたけ左シフトする。(1-7) Left-shifted Torino j35 shifts left by 1 bit each time Jl is given.

（１−８）右シフトのトリガ３６が与えられるたびに１
ビツトだけ右シフトする。(1-8) 1 every time the right shift trigger 36 is given.
Shift right by one bit.

（１−９）値増加トリガ３７により１だけ（＋ｇｊ　ｆ
ｉ：増ず。(1-9) Only 1 (+gj f
i: Increase.

（１−１０）値減少トリガ３８により１だｉ−Ｊ値を減
する。(1-10) The i-J value is decreased by 1 using the value decrease trigger 38.

（１−１１）補数トリガ３９により、−斉に各ビットの
値の０″と１”を反転する。(1-11) The complement trigger 39 simultaneously inverts the values of each bit from 0'' to 1''.

（１−１２）すべてのビットが°Ｏ″であること全検出
する。２人力論理回路１６は入力４０と人力４１の値に
従って第牛図（こ示ず如き出力分発生する。なお、前記
各シフト・レジスタでシフトするにあたって、時にこと
わらないかぎりあふれたビットの・１１７報は失われ、
供給されるべきビットは“０°′である。(1-12) It is fully detected that all bits are °O''. The two-manpower logic circuit 16 generates outputs as shown in the diagram (not shown) according to the values of the input 40 and the manpower 41. When shifting with a shift register, unless otherwise noted, 117 bits of overflow information are lost.
The bit to be supplied is "0°".

上述の構成を有する本実施例装訂の作用について以下に
説明する。The operation of the present embodiment having the above-described configuration will be explained below.

本表現によるデータの演算は次の手順で行なわれる。Data calculations using this expression are performed in the following steps.

（１）　”○″あるいは１″の列の計数ａ指数部と仮数
部の分離 （３）加減算の場合、指数部の値の調整（４）演　算 （５）正規化 （６）指数部と仮数部の結合 （７）０″あるいは′１”の列の挿入 このうち、手＋１１ｉｊ　（２）〜（６）は従来のｌ：
１数部固定長浮動小数点表現について行なわれる。手順
（１）と（７）が本表現によるデータの処理に関する手
順であり、これについて詳細に説明する。(1) Separation of the exponent part and mantissa of counting a column of "○" or 1" (3) In the case of addition and subtraction, adjustment of the value of the exponent part (4) Operation (5) Normalization (6) Exponent part and Combining mantissas (7) Inserting a string of 0'' or '1'' Among these, hand +11ij (2) to (6) are conventional l:
This is done for a one-part fixed-length floating-point representation. Steps (1) and (7) are steps related to data processing using this expression, and will be explained in detail.

（１）　”　０　’あるいは′１″の列の計数ａ）カウ
ンタ１４の値をＯにセットする。浮動小数点数レジスタ
１１の符号ビット１７を除いた第１ビツト１８の値を７
リツプ・フロップ１５にセットする。(1) Counting columns of "0" or "1" a) Set the value of the counter 14 to O. The value of the first bit 18 of the floating point register 11 excluding the sign bit 17 is set to 7.
Set to lip flop 15.

ｂ）浮動小数点数レジスタ１１の前記第１ビツト１８を
論理回路１６の人力４０に入れる。b) Enter said first bit 18 of floating point number register 11 into input 40 of logic circuit 16;

フリップ・７０ツブ１５の値を論理回路１６の人力４１
に入れる。このときの論理回路１６の出力（”　ｌ　”
）をカウンタ１４で計数する。Flip 70 knobs 15 values to logic circuit 16 human power 41
Put it in. The output of the logic circuit 16 at this time ("l"
) is counted by the counter 14.

Ｃ）次のステップｄ）を°勘理回路１６の出力がＯ″に
なるまで繰返し、その回数をカウンタ１４で計数する。C) The next step d) is repeated until the output of the logic circuit 16 becomes O'', and the counter 14 counts the number of times.

ｄ）浮動小数点数レジスタ１１を前記機能（１）により
左シフトする。幼しく前記第１ビツト１８に来た値を論
理回路１０の入力４０に入れる。フリップ・フロップ１
５の値を論理回路１６の入力４１に入れる。d) Shift the floating point number register 11 to the left using the function (1). The value that recently arrived at the first bit 18 is applied to the input 40 of the logic circuit 10. flip flop 1
A value of 5 is input to the input 41 of the logic circuit 16.

ｅ）論理回路１６の出力がＯ”となった時点における浮
動小数点数レジスタ１１の前記第１ピツ）１８の値を反
転する。e) Invert the value of the first bit 18 of the floating point register 11 at the time when the output of the logic circuit 16 becomes O''.

２指数部と仮数部の分離 ａ）浮動小数点数レジスタ１１の前記第１ピツ）１８の
値を論理回路１６の入力４０に入れる。フリップ・フロ
ップ１５の値をｉＸ［回路１６の入力４１に入れる。カ
ウンタ１４の値を１減するとともに、このときの論理回
路１６の出力を供給ビットとして、前記機能（１−７）
により指数部レジスタ１３を左シフトする。2 Separation of exponent and mantissa parts a) Enter the value of the first bit) 18 of the floating point register 11 into the input 40 of the logic circuit 16. The value of the flip-flop 15 is applied to the input 41 of the iX[circuit 16. The value of the counter 14 is decremented by 1, and the output of the logic circuit 16 at this time is used as a supply bit to perform the function (1-7).
The exponent part register 13 is shifted to the left.

ｂ）次のステップｃ）、ｄ）をカウンタ１４の値を１ず
つ減じながら、０になるまで縁返す。b) Repeat steps c) and d) while decrementing the value of the counter 14 by 1 until it reaches 0.

Ｃ）浮動小数点数レジスタ１１を前記機能０−１）によ
り左シフトする。新しく前記第１ビツト１８に来た値を
■埋回路１６の入力４０に入れる。フリップ・フロップ
１５の値を＠埋回路１６の入力４１に入れる。C) Shift the floating point number register 11 to the left according to function 0-1). The value that has newly arrived at the first bit 18 is input to the input 40 of the filling circuit 16. The value of the flip-flop 15 is input to the input 41 of the @embedding circuit 16.

ｄ）論理回路１６の出力を供給ビットとして、前記機能
（１−７）により指数部レジスタ１３を左シフトする。d) Using the output of the logic circuit 16 as a supply bit, shift the exponent register 13 to the left by the function (1-7).

ｅ）カウンタ１４が０になった時点におりる前記指数部
レジスタ１３から′、前記機能（１−１０）により値１
を減する。e) From the exponent register 13 when the counter 14 reaches 0, the value 1 is set by the function (1-10).
Reduce.

ｆ）符号ビット１７と７リツプ・７０ツブ１５の値を論
理回路１６に入力し、出力の値パ１”が出る場合は前記
機能（１−ｎ）により補数をとる。f) Input the values of the sign bit 17 and the 7-lip/70-bit 15 to the logic circuit 16, and if the output value Pa1'' is obtained, take the complement using the function (1-n).

ｇ）前記機能（１−３）により、浮動小数点数レジスタ
１１の値を仮数部レジスタ１２に転送する。また、符号
ビット１７の値も仮数部レジスタ１２の符号ビット１９
へ転送され、符号ビット１７の値をインバータ２２によ
り反転させた値が仮数部レジスタ１２の小数点の位置２
０の左のビットに転送される。g) Transfer the value of the floating point register 11 to the mantissa register 12 by the function (1-3). Also, the value of sign bit 17 is also the value of sign bit 19 of significand register 12.
The value obtained by inverting the value of the sign bit 17 by the inverter 22 is transferred to the decimal point position 2 of the mantissa register 12.
Transferred to the bit to the left of 0.

この状態において、指数部レジスタ１３には前記・の値
が、（負数は２の補数である整数として）入っており、
仮数部レジスタ１２には前記ｍの値が（負数は２の補数
である小数として）入っている。前述の具体例、数１０
０の場合の第２図に対応する指数部レジスタ１３．仮数
部レジスタ１２の内容な第５図に示した。In this state, the value of . is stored in the exponent register 13 (negative numbers are integers that are two's complements),
The mantissa register 12 stores the value of m (a negative number is a decimal number that is two's complement). Specific example of the above, number 10
Exponent register 13 corresponding to FIG. 2 in case of 0. The contents of the mantissa register 12 are shown in FIG.

手順（３）　、　（４）　、　（５）については省略し
で、手順（６）の説明に移る。Steps (3), (4), and (5) will be omitted, and the explanation will move on to step (6).

（６）指数部と仮数部の結合 ａ）前記機能０−６）により仮数部レジスタ１２から浮
動小数点数レジスタ１１へその内容を転送する。(6) Combination of exponent and mantissa parts a) Transfer the contents from the mantissa register 12 to the floating point register 11 using the function 0-6).

ｂ）論理回路１６の入力４０に指数部レジスタ１３の符
号ビット２１を、入力４１に仮数部レジスタ１２の符号
ビット１９を入れ、／Ｂ　力を７リツプ・フロップ１５
に入れる。b) Put the sign bit 21 of the exponent register 13 into the input 40 of the logic circuit 16 and the sign bit 19 of the mantissa register 12 into the input 41, and input the /B output to the 7 rip-flop 15.
Put it in.

Ｃ）符号ピッ）２１の値が“ｌ　＋＋のとき、前記機能
（］、−ｎ）により指数部レジスタ１３の補数をとる。C) Sign pip) When the value of 21 is "l++," the function (], -n) takes the complement of the exponent register 13.

ｄ）前記機能（１−９）により指数部レジスタ１３の値
を１だけ増す。カウンタ１４の値を０にする。d) Increase the value of the exponent register 13 by 1 using the function (1-9). Set the value of the counter 14 to 0.

θ）次のｆ＞Ｅカウンタｌ＋の値を増しながら、前記機
能（ｌ−止）により、指数部レジスタ１３の値がＯにな
るまで繰返す。θ) Next f>E While incrementing the value of the counter l+, repeat until the value of the exponent register 13 reaches O by the function (l-stop).

ｆ）指数部レジスタ１３を前記機能（１−８）により右
に１ビツトだけシフトする。あふれたビットを論理回路
１６の人力４０に、７リツプ・フロップ１５の値を論理
回路１６０入力４１に入れ、その出力を、浮動φ数点数
レジスタ１１艙前記機能（１−２）によって右に１ビツ
トだけシフトする場合に左端から供給するビットとして
用いる。f) Shift the exponent register 13 to the right by one bit using the function (1-8). The overflowing bits are input to the input 40 of the logic circuit 16, the value of the 7-lip flop 15 is input to the input 41 of the logic circuit 160, and the output is input to the right by the function (1-2) of the floating φ number point register 11. Used as bits supplied from the left end when shifting by bits.

■゛０″あるいは１″の列の挿入 ａ）−浮動小数点数レジスタ１１の第１ビツト１８の値
を反転する。(2) Inserting a string of ``0'' or 1'' a) - Invert the value of the first bit 18 of the floating point register 11.

ｂ）Ｏｆｆｆｆ中ンタ１４の値（手順（６）のステップ
ｅ））だけ次のＣ）を実行する。b) Execute the next step C) for the value of the off-interval 14 (step e of procedure (6)).

Ｃ）フリップ・フロップ１５の値配供給ビットとして、
前記機能（１−８）により指数部レジスタ１３の内容を
右に１ビツトだけシフトする。C) As the distribution supply bit of flip-flop 15,
The function (1-8) shifts the contents of the exponent register 13 to the right by one bit.

以上述べた如き作用により、本発明の浮動小数点数演算
装置は従来の指数部固定長浮動小数点表現による値と、
新しい表現方式である指数部可変長浮動小数点表現によ
る値とを相互に変換することが可能であり、これにより
従来の演算装置を利用して有効な表現方式である指数部
可変長浮動小数点表現を実用化することが可能になるも
のである。Due to the above-described operation, the floating point arithmetic device of the present invention can process values expressed by conventional exponent fixed-length floating point numbers,
It is possible to convert values between variable-length exponent floating-point representation, which is a new representation method, and this makes it possible to use conventional arithmetic units to convert exponent variable-length floating-point representation, which is an effective representation method. This makes it possible to put it into practical use.

なお、上記実施例の各構成要素は実質的に同等の機能を
有する他の具体的手段に置換可能であることは言うまで
もない。It goes without saying that each component of the above embodiment can be replaced with other specific means having substantially the same function.

以上述べた如く、本発明の演算装置は、指数部の長さが
該指数部前半部の０″の列あるいは“ｌ”の列の長さに
よって定まる指数部可変長浮動小数点表現によるデータ
の演算装置であって、前記指数部前半部の“Ｏ″あるい
は“１″の列の長さを検出する手段、該検出手段の出力
にまり前記データを指数部固定長浮動小数点表現による
指数部と仮数部とに分離する手段、該分離した指数部と
仮数部の値に基づいて演算を行なう演算手段、演算結果
の指数部の値によって前記指数部可変長浮動小数点表現
を形成するに必要な’　（Ｊ　”の列あるいは“１″の
列を選択するとともにその匿さを決定する手段および該
決起に基づいて演算結果の指数部、仮数部を結合させる
手段を備えた指数部可変長表現方式による浮動小数点数
演算装置であり、これにより、日′ｙｇ頻度高く出現す
る１に近い数値は従来より精度よく表現され、また極端
に大きな数、極端に小さな数についても表現可能な指数
部可変長表現方式を有効に利用することが可能となると
いう顕著な効果を奏する。As described above, the arithmetic device of the present invention performs data operations using variable-length floating point representation of the exponent part, where the length of the exponent part is determined by the length of the 0'' string or the "l" string in the first half of the exponent part. A device for detecting the length of a string of "O" or "1" in the first half of the exponent part, and converting the data from the output of the detecting means into an exponent part and a mantissa in a fixed-length floating point representation of the exponent part. means for separating the exponent part and the mantissa part, an arithmetic means for performing an operation based on the values of the separated exponent part and the mantissa part, and a calculation means necessary for forming the exponent part variable-length floating point representation by the value of the exponent part of the operation result. Floating using a variable-length exponent representation method, which is equipped with a means for selecting a column of ``J'' or a column of ``1'' and determining its concealment, and a means for combining the exponent and mantissa parts of the operation result based on the selection. This is a decimal point arithmetic device that allows numbers close to 1, which frequently appear, to be expressed more accurately than before, and also uses a variable-length exponent expression method that can express extremely large and extremely small numbers. This has the remarkable effect of making it possible to use the information effectively.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は指数部固定長浮動小数点表現を示す図、第２図
は指数部可変長浮動小数点表現を示す図、第５図は本発
明の一実施例を示す演算装置のブロック図、第４図は論
理回路の入出力の関係を示す図、第５図は第４図におけ
るレジスタの内容を示す図である。 １に浮動小数点数レジスタ、１２：仮数部レジスタ、１
３：指数部レジスタ、１４：カウンタ、１５：フリップ
・７四ツブ、ｌＯ；論理回路、２２：インバータ。FIG. 1 is a diagram showing a fixed-length floating-point representation of the exponent part, FIG. 2 is a diagram showing a variable-length floating-point representation of the exponent part, FIG. 5 is a block diagram of an arithmetic unit showing an embodiment of the present invention, and FIG. 5 is a diagram showing the input/output relationship of the logic circuit, and FIG. 5 is a diagram showing the contents of the registers in FIG. 4. 1: floating point register, 12: mantissa register, 1
3: Exponent register, 14: Counter, 15: Flip/7-piece, IO: Logic circuit, 22: Inverter.

Claims (1)

【特許請求の範囲】 ■指数部前半部の“Ｏ″の列あるいは“１”の列の長さ
を検出または決定する手段と、該手段の出力により指数
部、仮数部を分離あるいは結合する手段とを備え、指数
部の長さが前半部のｏ″の列または“１″の列の長さに
より定まる指数部可変長浮動小数点表現による値と、指
数部固定長浮動小数点表現による値とで、相互に変換を
行うことを特徴とする浮動小数点数演算装置。 ｅ）前記分離結合手段は、指数部可変長浮動小数点表現
による値を、指数部固定長浮動小数点表現による指数部
と仮数部に分離することを特徴とする特許請求の範囲第
１項記載の浮動小数点数演算装置。 （３）前記分離結合手段は、指数部固定長浮動小数点表
現による指数部のｏ”の列または“１”の列を選択する
とともに、その長さを決定し、その決定にもとづき指数
部、仮数部を結合して指数部可変長浮動小数点表現によ
る値に変換することを特徴とする特許請求の範囲第１項
または第２項記載の浮動小数点数演算装置。 （４）指数部の長さが該指数部前半部の゛０”の列ある
いは°１”の列の長さによって定まる指数部可変長浮動
小数点表現によるデータの演算装置であって、前記指数
部前半部の“０”の列あるいは“１″の列の長さを検出
する手段、該検出手段の出力により前記データを指数部
固定長浮動小数点表現による指数部と仮数部とに分離す
る手段、該分離した指数部と仮数部の値に基づいて演算
を行なう演算手段、演算結果の指数部の値によって前記
指数部可変長浮動小数点表現を形成するに必要なＯＩＩ
の列あるいは“１″の列を選択するとともにその長さを
決定する手段および該決定に基づいて槙算結果の指数部
、仮数部を結合させる手段を備えたことを特徴とする浮
動小数点数演算装置。[Claims] ■Means for detecting or determining the length of the "O" string or "1" string in the first half of the exponent part, and means for separating or combining the exponent part and the mantissa part using the output of the means. and a value in variable length floating point representation for the exponent part whose length is determined by the length of the o'' column or "1" column in the first half, and a value in fixed length floating point representation for the exponent part. , a floating point number arithmetic device characterized in that the exponent part is a variable length floating point representation, and the exponent part is a value expressed as a variable length floating point number, and the exponent part is converted into an exponent part and a mantissa part in fixed length floating point representation. Floating point arithmetic device according to claim 1, characterized in that: (3) the separating and combining means separates the exponent from a string of "o" or "1" of the exponent in fixed-length floating point representation; , the length of the column is determined, and based on the determination, the exponent part and the mantissa part are combined and the exponent part is converted into a value expressed as a variable-length floating point number. or the floating point arithmetic device according to item 2. (4) An arithmetic device for data in which the length of the exponent part is determined by the length of the string of '0' or the string of '1' in the first half of the exponent part, wherein the exponent part is expressed as a variable-length floating point number. means for detecting the length of a string of "0"s or a string of "1"s in the first half; means for separating the data into an exponent part and a mantissa part expressed by a fixed-length floating point exponent part based on the output of the detecting means; an arithmetic means for performing an arithmetic operation based on the values of the separated exponent and mantissa;
A floating point number operation characterized by comprising means for selecting a column of 1 or a column of "1" and determining its length, and means for combining an exponent part and a mantissa part of the result of the multiplication based on the determination. Device.