JPS5911443A - 記憶制御回路 - Google Patents
記憶制御回路Info
- Publication number
- JPS5911443A JPS5911443A JP57120531A JP12053182A JPS5911443A JP S5911443 A JPS5911443 A JP S5911443A JP 57120531 A JP57120531 A JP 57120531A JP 12053182 A JP12053182 A JP 12053182A JP S5911443 A JPS5911443 A JP S5911443A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- circuit
- block
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、複数個のデータが蓄積可能な順序メモリを使
用して、送信装置からの書き込みパルスによってブロッ
ク単位に該メモリにデータを書き込み、受信装置側は該
メモリから非同期でデータを読み出すような非同期デー
タ転送における順序メモリ（以下単にメモリという）へ
のデータ転送を制御する記憶制御回路に関する。
用して、送信装置からの書き込みパルスによってブロッ
ク単位に該メモリにデータを書き込み、受信装置側は該
メモリから非同期でデータを読み出すような非同期デー
タ転送における順序メモリ（以下単にメモリという）へ
のデータ転送を制御する記憶制御回路に関する。
上述のような非同期データ転送においては、送信側でメ
モリへ書き込むタイミングと、受信側でメモリから読み
出すタイミングは非同期であるから、送信側でメモリへ
転送時点で、メモリの蓄積可能個数（以下空バツフア数
という）は不定である。従って、送信側から常時ブロッ
ク単位でメモリに転送するとオーバーフローを生ずるお
それがある。
モリへ書き込むタイミングと、受信側でメモリから読み
出すタイミングは非同期であるから、送信側でメモリへ
転送時点で、メモリの蓄積可能個数（以下空バツフア数
という）は不定である。従って、送信側から常時ブロッ
ク単位でメモリに転送するとオーバーフローを生ずるお
それがある。
オーバーフローを避けるためには、同一ブロック内のキ
ャラクタを例えばキャラクタ単位で転送し、メモリが満
杯になったときは直ちにデータの送出を停止し、空バッ
ファが生じたときに、以前に送出した次のキャラクタか
ら送出を開始するようにしなければ々らガい。第１図は
、このような制御回路の一例を示すブロック図であシ、
送信装置１は送出判断回路１１、データ発生回路１２、
書込みパルス発生回路１３、キャラクタ状態記憶回路１
４等から構成されている。データ発生回路１２は１ブロ
ック分のデータを発生してキャラクタ単位で並列にメモ
リ２へ送出し、書込みパルス１８によってメモリ２に−
を込ませる。メモリ２はキャラクタ単位でデータを格納
し、格納したデータは非同期で受信装置３に読み出され
る。メモリ２の全部にデータが格納されて空バッファが
存在しなくなると、メモリにデータが満杯であることを
示す状態信号１６が出力されて送出判断回路１１へ供給
される。送出判断回路１１は、書き込みタイミングごと
に状態信号１６の有無を見て、該信号を受信したときは
データ発生回路１２および書込みパルス発生回路１３を
制御して、データ信号１７の送出および書込みパルス１
８の送出を中止させる。キャラクタ状態記憶回路１４は
、１ブロックの最初から書込みパルス１３の数をカウン
トしていて、何番目のキャラクタ迄送出されたかを記憶
する回路である。メモリ２に空バッファが生じたとき状
態信号１６が１０“となり、送出判断回路１１は、デー
タ発生回路１２および書込みパルス発生回路１３の動作
を再開させる。データ発生回路１２は、キャラクタ状態
記憶回路１４からの情報により次に送出すべきキャラク
タから送出を再開する。上述の従来回路では、キャラク
タごとに状態信号１６をチェックしてからデータ送出す
るため制御が複雑であり、かつ時間がかかるという欠点
がある。また、キャラクタの送出状態を管理するだめの
キャラクタ状態記憶回路を設ける必要があり金物量が増
大する欠点がある。す々わち、オーバーフロー防止のた
めに複雑な回路を必要とする欠点がある、 本発明の目的は、上述の従来の欠点を解決し、簡単な回
路で順序メモリのオーバーフローを防止し、ブロック単
位でデータ転送が可能な記憶制御回路を提供することに
ある。
ャラクタを例えばキャラクタ単位で転送し、メモリが満
杯になったときは直ちにデータの送出を停止し、空バッ
ファが生じたときに、以前に送出した次のキャラクタか
ら送出を開始するようにしなければ々らガい。第１図は
、このような制御回路の一例を示すブロック図であシ、
送信装置１は送出判断回路１１、データ発生回路１２、
書込みパルス発生回路１３、キャラクタ状態記憶回路１
４等から構成されている。データ発生回路１２は１ブロ
ック分のデータを発生してキャラクタ単位で並列にメモ
リ２へ送出し、書込みパルス１８によってメモリ２に−
を込ませる。メモリ２はキャラクタ単位でデータを格納
し、格納したデータは非同期で受信装置３に読み出され
る。メモリ２の全部にデータが格納されて空バッファが
存在しなくなると、メモリにデータが満杯であることを
示す状態信号１６が出力されて送出判断回路１１へ供給
される。送出判断回路１１は、書き込みタイミングごと
に状態信号１６の有無を見て、該信号を受信したときは
データ発生回路１２および書込みパルス発生回路１３を
制御して、データ信号１７の送出および書込みパルス１
８の送出を中止させる。キャラクタ状態記憶回路１４は
、１ブロックの最初から書込みパルス１３の数をカウン
トしていて、何番目のキャラクタ迄送出されたかを記憶
する回路である。メモリ２に空バッファが生じたとき状
態信号１６が１０“となり、送出判断回路１１は、デー
タ発生回路１２および書込みパルス発生回路１３の動作
を再開させる。データ発生回路１２は、キャラクタ状態
記憶回路１４からの情報により次に送出すべきキャラク
タから送出を再開する。上述の従来回路では、キャラク
タごとに状態信号１６をチェックしてからデータ送出す
るため制御が複雑であり、かつ時間がかかるという欠点
がある。また、キャラクタの送出状態を管理するだめの
キャラクタ状態記憶回路を設ける必要があり金物量が増
大する欠点がある。す々わち、オーバーフロー防止のた
めに複雑な回路を必要とする欠点がある、 本発明の目的は、上述の従来の欠点を解決し、簡単な回
路で順序メモリのオーバーフローを防止し、ブロック単
位でデータ転送が可能な記憶制御回路を提供することに
ある。
本発明の制御回路は、複数キャラクタから構成されるブ
ロックを単位としてデータを送出する送信装置と、該送
信装置から供給される書込みパルスによって前記データ
を書き込み書き込まれたデータは受信装置側から非同期
で読み出される順序メモリとを備えた非同期データ転送
装置において、前記順序メモリは、メモリ途中の特定の
ピット位置までデータが１き込まれたことを示す状態信
号を出力可能なメモリとし、前記送信装置には、１プ目
ツクの先頭データの送出タイミングで前記状態信号を見
てデータ転送および書き込みパルスの送出を制御する送
出判断回路を備えたことを特徴とする。
ロックを単位としてデータを送出する送信装置と、該送
信装置から供給される書込みパルスによって前記データ
を書き込み書き込まれたデータは受信装置側から非同期
で読み出される順序メモリとを備えた非同期データ転送
装置において、前記順序メモリは、メモリ途中の特定の
ピット位置までデータが１き込まれたことを示す状態信
号を出力可能なメモリとし、前記送信装置には、１プ目
ツクの先頭データの送出タイミングで前記状態信号を見
てデータ転送および書き込みパルスの送出を制御する送
出判断回路を備えたことを特徴とする。
次に、本発明について、図面を参照して詳細に説明する
。
。
第２図は、本発明の一実施例を示すブロック図である。
すなわち、送信装置１は、データ発生回路１２から送出
するデータ信号１７に同期して書込みパルス発生回路１
３がら書込みパルス１８を送出する。データ信号１７は
キャラクタ単位で並列に送出されるものであっても良く
、又は１ビツトずつ高速に送出されるものであってもよ
いが１ブロック分を単位として連続して送出される。送
小判断回路１１は１ブロックの先頭データを送出するタ
イミングで、後述する状態信号１５が例えば１１”であ
るときはデータを送出し々いようにデータ発生回路１２
および書込みパルス発生回路１３を制御し、状態信号１
５が′０′であるときはデータおよム゛書込みパルスを
送出させる。データは１ブロック分連続して送出される
。順序メモリ２は、例えば数ブロック分の容量を有し、
メモリ途中の特定のピット位置、例えば最後の１ブロッ
ク分の容量の最初のピット位置までデータが格納される
と状態信号１５の論理を１１′とする。従って状態信号
１５が′０“であるときは、空バッファを１ブロック分
有し、ていることを示す。状態信号１５を１１“にする
ピット位置は、必ずしも上記位置に限定されることはな
く、要するに状態信号１ｓ７５ｐｏ”である間Ｆｉ１ブ
ロック分以上の空バッファがあるよう力位室であればよ
い。このようなメモリは公知であるが、本実施例では、
この状態信号１５を利用することによジブロック単位の
連続転送を可能とした。メモリ２が満杯であることを示
す状態１１１号１６は使用する必要がない。本実施例で
は、送信装置１からデータ信号が１ブロツク分連続して
送出され、メモリ２内にデータが蓄積されて所定ビット
位置までデータが格納さり、ると状態信号１５が′１”
になる。送出中のデータは１ブロツクの終り寸で全部送
出されるが、メモリ２がオーバーフローすることはない
。ぞして、次のブロック・の送出は中止される。メモリ
２から非同期でデータが読み出されて、前記所定ビット
位置の記憶素子が空状態になると状態信号１５が′ＶＯ
“となり、次のブロックのデータが連続して送出される
。すなわち、データの送出は、１ブロツクの先頭データ
の送出タイミングで状態信号１５を見るだけで制御され
るから、制御回路が簡単でよいという効果がある。本実
施例では、メモリ２の状態信号１５と、送出判断回路１
１’とで記憶制御回路を構成している。第１図に示した
従来例のように、キャラクタの分割転送によるキャラク
タ状態の制御等は不要である。勿論オーバーフローは防
止される。
するデータ信号１７に同期して書込みパルス発生回路１
３がら書込みパルス１８を送出する。データ信号１７は
キャラクタ単位で並列に送出されるものであっても良く
、又は１ビツトずつ高速に送出されるものであってもよ
いが１ブロック分を単位として連続して送出される。送
小判断回路１１は１ブロックの先頭データを送出するタ
イミングで、後述する状態信号１５が例えば１１”であ
るときはデータを送出し々いようにデータ発生回路１２
および書込みパルス発生回路１３を制御し、状態信号１
５が′０′であるときはデータおよム゛書込みパルスを
送出させる。データは１ブロック分連続して送出される
。順序メモリ２は、例えば数ブロック分の容量を有し、
メモリ途中の特定のピット位置、例えば最後の１ブロッ
ク分の容量の最初のピット位置までデータが格納される
と状態信号１５の論理を１１′とする。従って状態信号
１５が′０“であるときは、空バッファを１ブロック分
有し、ていることを示す。状態信号１５を１１“にする
ピット位置は、必ずしも上記位置に限定されることはな
く、要するに状態信号１ｓ７５ｐｏ”である間Ｆｉ１ブ
ロック分以上の空バッファがあるよう力位室であればよ
い。このようなメモリは公知であるが、本実施例では、
この状態信号１５を利用することによジブロック単位の
連続転送を可能とした。メモリ２が満杯であることを示
す状態１１１号１６は使用する必要がない。本実施例で
は、送信装置１からデータ信号が１ブロツク分連続して
送出され、メモリ２内にデータが蓄積されて所定ビット
位置までデータが格納さり、ると状態信号１５が′１”
になる。送出中のデータは１ブロツクの終り寸で全部送
出されるが、メモリ２がオーバーフローすることはない
。ぞして、次のブロック・の送出は中止される。メモリ
２から非同期でデータが読み出されて、前記所定ビット
位置の記憶素子が空状態になると状態信号１５が′ＶＯ
“となり、次のブロックのデータが連続して送出される
。すなわち、データの送出は、１ブロツクの先頭データ
の送出タイミングで状態信号１５を見るだけで制御され
るから、制御回路が簡単でよいという効果がある。本実
施例では、メモリ２の状態信号１５と、送出判断回路１
１’とで記憶制御回路を構成している。第１図に示した
従来例のように、キャラクタの分割転送によるキャラク
タ状態の制御等は不要である。勿論オーバーフローは防
止される。
また、本発明は、キャラクタ単位で並列伝送するような
装置に対しても、１ビツトずつ高速に送るような装置に
対しても適用可能である。
装置に対しても、１ビツトずつ高速に送るような装置に
対しても適用可能である。
以上のように、本発明においては、メモリ途中の特定の
ピット位置までデータが蓄績されたことを示す信号を利
用することにより、空バツフア容量が１ブロツク分以上
であることを確認して１ブロツク分連続転送するように
構成したから、簡単な回路でメモリのオーバーフローを
防止できるという効果がある。また、制御は簡単であシ
、従来のキャラクタ状態記憶回路を除去し、キャラクタ
ずれやデータの脱落消失等を生じないという効果がある
。
ピット位置までデータが蓄績されたことを示す信号を利
用することにより、空バツフア容量が１ブロツク分以上
であることを確認して１ブロツク分連続転送するように
構成したから、簡単な回路でメモリのオーバーフローを
防止できるという効果がある。また、制御は簡単であシ
、従来のキャラクタ状態記憶回路を除去し、キャラクタ
ずれやデータの脱落消失等を生じないという効果がある
。
第１図は従来の記憶制御回路の１例を示すブロック図１
、第２図は本発明の一実施例を示すブロック図である。 図において、１・・・送信装置、２・・ＩＩＦｊ序メモ
サメモリ・・受信装置、１１．１１′・・・送出判断回
路、１２・・・データ発生回路、１３・・・書込みパル
ス発生回路、１４・・・キャラクタ状態記憶回路、１５
．１６・・・状態信号、１７・・・データ信号、１８・
・・刷込みパルス。 代理人 弁理士 住 １）俊 宗 −−−−−−−−−−１ １ １ し−−ｊ 第１頁の続き ０発 明 者 広用智久 横須賀市武−下目２３５６番地日本 電信電話公社横須賀電気通信研 突所内 ■出 願 人 日本電信電話公社
、第２図は本発明の一実施例を示すブロック図である。 図において、１・・・送信装置、２・・ＩＩＦｊ序メモ
サメモリ・・受信装置、１１．１１′・・・送出判断回
路、１２・・・データ発生回路、１３・・・書込みパル
ス発生回路、１４・・・キャラクタ状態記憶回路、１５
．１６・・・状態信号、１７・・・データ信号、１８・
・・刷込みパルス。 代理人 弁理士 住 １）俊 宗 −−−−−−−−−−１ １ １ し−−ｊ 第１頁の続き ０発 明 者 広用智久 横須賀市武−下目２３５６番地日本 電信電話公社横須賀電気通信研 突所内 ■出 願 人 日本電信電話公社
Claims (1)
- 複数キャラクタから構成されるブロックを単位としてデ
ータを送出する送信装置と、該送信装置から供給される
書込みパルスによって前記データを書き込み誓き込まれ
たデータは受信装置側から非同期で読み出される順序メ
モリとを備えた非同期データ転送装置において、前記順
序メモリは、メモリ途中の特定のピット位置までデータ
が書き込まれたことを示す状態信号を出力可能なメモリ
とし、１前記送信装置には、１ブロツクの先頭データの
送出タイミングで前記状態信号を見てデータ転送および
書き込みパルスの送出を制御する送出判断回路を備えた
ことを特徴とする記憶制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57120531A JPS5911443A (ja) | 1982-07-13 | 1982-07-13 | 記憶制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57120531A JPS5911443A (ja) | 1982-07-13 | 1982-07-13 | 記憶制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5911443A true JPS5911443A (ja) | 1984-01-21 |
| JPS6310449B2 JPS6310449B2 (ja) | 1988-03-07 |
Family
ID=14788576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57120531A Granted JPS5911443A (ja) | 1982-07-13 | 1982-07-13 | 記憶制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911443A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63193190A (ja) * | 1987-02-06 | 1988-08-10 | ヤマハ株式会社 | 電子楽器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51131228A (en) * | 1975-04-25 | 1976-11-15 | Philips Nv | Device for processing digital information element |
-
1982
- 1982-07-13 JP JP57120531A patent/JPS5911443A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51131228A (en) * | 1975-04-25 | 1976-11-15 | Philips Nv | Device for processing digital information element |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63193190A (ja) * | 1987-02-06 | 1988-08-10 | ヤマハ株式会社 | 電子楽器 |
| JPH0820869B2 (ja) * | 1987-02-06 | 1996-03-04 | ヤマハ株式会社 | 電子楽器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6310449B2 (ja) | 1988-03-07 |
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