JPS5911033A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS5911033A JPS5911033A JP57119777A JP11977782A JPS5911033A JP S5911033 A JPS5911033 A JP S5911033A JP 57119777 A JP57119777 A JP 57119777A JP 11977782 A JP11977782 A JP 11977782A JP S5911033 A JPS5911033 A JP S5911033A
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- JP
- Japan
- Prior art keywords
- circuit
- linear
- trs
- input interface
- mosfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/091—Integrated injection logic or merged transistor logic
- H03K19/0912—Static induction logic [STIL]
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- Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、工２Ｌ（インテグレーテッド・インジェク
ション・ロジック）回路に言む半導体集積回路に関する
。
ション・ロジック）回路に言む半導体集積回路に関する
。
従来より、第１図に示すよりな工２Ｌゲートが公知であ
る。Ｉ２Ｌ回路は、インジェクタ端子（ラテラルｐｎｐ
トランジスタＱＩｏのエミッタ）に、０，７ボルト桿度
の屯圧紮印加して、定ＩＩＬ流を流せば動作する。また
、ｌ２ＬＩ構造は、通常のバイボーラエＣ（集積回路）
とほとんど同じプロセスの組合せで形成することができ
る。このことは、原理的にリニアＩＣと工２Ｌ構成のテ
イジタルエＣとが同じプロセスで１チツプＩＣに構成で
きること紮怠味している。
る。Ｉ２Ｌ回路は、インジェクタ端子（ラテラルｐｎｐ
トランジスタＱＩｏのエミッタ）に、０，７ボルト桿度
の屯圧紮印加して、定ＩＩＬ流を流せば動作する。また
、ｌ２ＬＩ構造は、通常のバイボーラエＣ（集積回路）
とほとんど同じプロセスの組合せで形成することができ
る。このことは、原理的にリニアＩＣと工２Ｌ構成のテ
イジタルエＣとが同じプロセスで１チツプＩＣに構成で
きること紮怠味している。
この場合、リニア回路から工２Ｌロジックへの入力回路
Ｖこおい−Ｃ１第１図に示すように、フォワードトラン
ジスタＱ＋ Ｆ用いている。このように、トランジスタ
Ｑ＋に用いて工２］Ｊに（ｇ ｋｊｋ入力するものとす
ると、次のような問題のあることが、本願発明者のイ０
（究に工って明ら力）にされた。
Ｖこおい−Ｃ１第１図に示すように、フォワードトラン
ジスタＱ＋ Ｆ用いている。このように、トランジスタ
Ｑ＋に用いて工２］Ｊに（ｇ ｋｊｋ入力するものとす
ると、次のような問題のあることが、本願発明者のイ０
（究に工って明ら力）にされた。
バイポーラトランジスタＱ１に用いたのでは、その製造
第件ｔｒｃ無関係に、そのしきい１１！電圧ｖＢＥが一
定となり、リニア回路の出力撮＠は、上記し＠ＸＡｌｌ
１！！屯ＬＥＶお、に従って設定しなければならなぐ回
路的Ｎｉ１）約ゲ受けるものである、また、上ＶＣトラ
ンジスタＱＩのコレクタ、エミッタ間礒圧により、ロー
レベル仙１の残り車圧が太きくなってしまうので出ノ月
辰幅が小びくなってし筐う。
第件ｔｒｃ無関係に、そのしきい１１！電圧ｖＢＥが一
定となり、リニア回路の出力撮＠は、上記し＠ＸＡｌｌ
１！！屯ＬＥＶお、に従って設定しなければならなぐ回
路的Ｎｉ１）約ゲ受けるものである、また、上ＶＣトラ
ンジスタＱＩのコレクタ、エミッタ間礒圧により、ロー
レベル仙１の残り車圧が太きくなってしまうので出ノ月
辰幅が小びくなってし筐う。
さらに、電、曽曳圧はリニア回路に従って、５ないし１
２ボルト様度と比戦的高い電圧會用いることになるので
、上Ｆ０．７ボルト哩度で動作する工２ＩＩ １＋、！
＋路から兄！しば、その無〃１電力力！大さくなってし
まう、そこで、本＃１発明者等は、１２も回路紮眠挿屯
圧Ｖこ対して直列形態に積み上けて、いわゆるスタック
ド構成として、上ｄじ１源直圧の七効利用忙図ること盆
考えｌζ。この場合、上記バイポーラトランジスタＱ＋
會用いたの′Ｃは、そのスイッチング動ｓ’ｖ ｖｃ
従い、インジェクク屯訊が工２Ｌ回路仙ｊ刀・らリニア
回路側にぴすれてし葉ν。
２ボルト様度と比戦的高い電圧會用いることになるので
、上Ｆ０．７ボルト哩度で動作する工２ＩＩ １＋、！
＋路から兄！しば、その無〃１電力力！大さくなってし
まう、そこで、本＃１発明者等は、１２も回路紮眠挿屯
圧Ｖこ対して直列形態に積み上けて、いわゆるスタック
ド構成として、上ｄじ１源直圧の七効利用忙図ること盆
考えｌζ。この場合、上記バイポーラトランジスタＱ＋
會用いたの′Ｃは、そのスイッチング動ｓ’ｖ ｖｃ
従い、インジェクク屯訊が工２Ｌ回路仙ｊ刀・らリニア
回路側にぴすれてし葉ν。
こりため、例えば、上ｄじＩ２Ｌゲートの１段側に他の
■２ＬＬ回路會設けた場合、上記トランジスタＱ１〃）
・オンのときに％ Ｊ二ｍｔ２インジェクタ′亀諏がリ
ニア回路１ｕ１１に流れで、その分だけ上段側１のイン
ジェクタ＋１＋、 ６１ｆが７す少［７てしまうので、
下段側のＩ’Ｌ＋回路の信号伝達時間が変動し、゛電源
ラインにスイッチングノイズが発生してしまう。
■２ＬＬ回路會設けた場合、上記トランジスタＱ１〃）
・オンのときに％ Ｊ二ｍｔ２インジェクタ′亀諏がリ
ニア回路１ｕ１１に流れで、その分だけ上段側１のイン
ジェクタ＋１＋、 ６１ｆが７す少［７てしまうので、
下段側のＩ’Ｌ＋回路の信号伝達時間が変動し、゛電源
ラインにスイッチングノイズが発生してしまう。
この発明の目的は、リニア回路から工２１Ｊ回路の人力
する悟号しベル設定ｒ琴易にするとともに工２ＪＪｌｌ
Ｉ回路の人力振１隔の拡大欠図ったインターフェイヌｒ
イＪする半２ｊ◆体果梢回路ケ提供することにある。
する悟号しベル設定ｒ琴易にするとともに工２ＪＪｌｌ
Ｉ回路の人力振１隔の拡大欠図ったインターフェイヌｒ
イＪする半２ｊ◆体果梢回路ケ提供することにある。
この発明の他の目的は、そのスイッチング動作により■
２ＬＩＩｊｌ路１則でのインジェクタ電流のりこ勤７１
３ｂ１トしたインターフェイスｒ有する半導１杢集槓回
路才提供することにある。
２ＬＩＩｊｌ路１則でのインジェクタ電流のりこ勤７１
３ｂ１トしたインターフェイスｒ有する半導１杢集槓回
路才提供することにある。
この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。
になるであろう。
匂−ト、この弁明ｒ＃：施例とともに旺州１に駅４明す
る。
る。
第２図１／（は、この発明の一実施例の回路図か示きれ
ている。
ている。
この実施例では、ブラックボックスでボされているＩＪ
ニア回路と、工２Ｌ回路とが公知の半導体集積回路の
製造技術によって、１個の半導体基板上において形成さ
れる。そして、荷に制限式れないか、工２Ｌ回路は、亀
曽車圧＋Ｖに対して、直列形態の多段構成とされている
。丁なわち、上段側のＩ２Ｌ回路のインジェクタ端子、
吉い換えると、ラテラル１）ｎｐ）ランジスタＱ目ない
しＱ＋ｎのエミッタには、定量流源からインジェクタ電
１流工０が供給される。そして、この上段側の・Ｉ’Ｌ
回路の負の電源ライン、すなわち、上記ｐｎｐ）ランジ
スタＱ■ないしＱ＋ｎのベース、及びｎｐｎスイッチン
グトランジスタＱＩＩないしＱｚｎの工εツタには、下
段側の工２Ｌ回路の上ｇＣ同様なインジェクタ端子（正
の電源ライン）に接続されてｂる。この下段側の工２Ｌ
回路における上記同様な負の電源ラインは、接地されて
いる。
ニア回路と、工２Ｌ回路とが公知の半導体集積回路の
製造技術によって、１個の半導体基板上において形成さ
れる。そして、荷に制限式れないか、工２Ｌ回路は、亀
曽車圧＋Ｖに対して、直列形態の多段構成とされている
。丁なわち、上段側のＩ２Ｌ回路のインジェクタ端子、
吉い換えると、ラテラル１）ｎｐ）ランジスタＱ目ない
しＱ＋ｎのエミッタには、定量流源からインジェクタ電
１流工０が供給される。そして、この上段側の・Ｉ’Ｌ
回路の負の電源ライン、すなわち、上記ｐｎｐ）ランジ
スタＱ■ないしＱ＋ｎのベース、及びｎｐｎスイッチン
グトランジスタＱＩＩないしＱｚｎの工εツタには、下
段側の工２Ｌ回路の上ｇＣ同様なインジェクタ端子（正
の電源ライン）に接続されてｂる。この下段側の工２Ｌ
回路における上記同様な負の電源ラインは、接地されて
いる。
上記各段の工２Ｌ回路の人力インターフェイスとして、
ＭＯＥＩＦＥＴ（？縁ゲート型亀界効果トランジヌタ）
Ｑｌ 、Ｑｘ’が用いられる。
ＭＯＥＩＦＥＴ（？縁ゲート型亀界効果トランジヌタ）
Ｑｌ 、Ｑｘ’が用いられる。
この実施例では、特に制限されないか、上配ＭＱＥＩ
ＦｆｆｉＴＱｔ ＩＣｈ’ｔよ、エンハンスメント５ｎ
チヤンネルＭＯ８ＦＦｉＴによって構成されている。
ＦｆｆｉＴＱｔ ＩＣｈ’ｔよ、エンハンスメント５ｎ
チヤンネルＭＯ８ＦＦｉＴによって構成されている。
−ト、ｉｄＭＯ８ＦＥＴＱ、２ ＋ Ｑ２’のゲートに
は、リニア回路からの出力信号が印加され、そのンース
Ｃ」１、それぞれの段の工２Ｌ回路の負の電源ラインに
接続される。そして、上記ＭＯ８ＦＥＴＱｔ 。
は、リニア回路からの出力信号が印加され、そのンース
Ｃ」１、それぞれの段の工２Ｌ回路の負の電源ラインに
接続される。そして、上記ＭＯ８ＦＥＴＱｔ 。
Ｑｌのドレイン出力が、対応する段における入カニ２Ｌ
ゲートのスイッチングトランジスタＱ鵞ｒ 。
ゲートのスイッチングトランジスタＱ鵞ｒ 。
Ｑ２１′のペースにそれぞれ伝えられる。
この実施例のように、リニア回路からの１０時９１−Ｈ
る工２Ｌ回路における入力インターフェイスとしてＭＯ
８ＦＥＴＱｚ 、Ｑｔ’ 會用いた場合には、バイポー
ラトランジスタ音用いた場合に比べて、七のしきい値電
圧ｔより広い範囲に任意に設定できるため、リニア回路
の出力回路でのレベル設定が容易になる。したがって、
例えば、上配しきい１１目竜圧紮犬きく丁れば、ノイズ
マージンケ拡大格せることもできる。
る工２Ｌ回路における入力インターフェイスとしてＭＯ
８ＦＥＴＱｚ 、Ｑｔ’ 會用いた場合には、バイポー
ラトランジスタ音用いた場合に比べて、七のしきい値電
圧ｔより広い範囲に任意に設定できるため、リニア回路
の出力回路でのレベル設定が容易になる。したがって、
例えば、上配しきい１１目竜圧紮犬きく丁れば、ノイズ
マージンケ拡大格せることもできる。
ぼた、ＭＯＳＦＥＴは、電圧駆動されるものであり、面
速スイッチング動作ｒ行なうので、リニア回路の出力回
路は、ｔｔＭ、容敞の小さなトランジスタｒ用いること
かできる。したがって、リニア回路における出力回路の
チップサイズの小型化及び低消費車力什ｒ図ることがで
きる。
速スイッチング動作ｒ行なうので、リニア回路の出力回
路は、ｔｔＭ、容敞の小さなトランジスタｒ用いること
かできる。したがって、リニア回路における出力回路の
チップサイズの小型化及び低消費車力什ｒ図ることがで
きる。
きらに、Ｍ ＯＳＦ Ｅ Ｔ Ｑ２ 、 Ｑ２’ Ｋオ
イテは、そのドレイン、ソース間の残り′ＰＩＬ圧か小
さいので工２ｂクートに云えられる１ｇ号撮１隔が太き
くでさるものとなる。
イテは、そのドレイン、ソース間の残り′ＰＩＬ圧か小
さいので工２ｂクートに云えられる１ｇ号撮１隔が太き
くでさるものとなる。
また、上段側Ｉ”Ｌ回路のように、その下段にＩ’Ｌ回
路ｋＷするものにおいては、人力インターフェイスでの
スイツヂング動作によって、下段側Ｉ”Ｌ回路でのイン
ジェクタ電流盆変化させることがない。丁なわち、ＭＯ
８ＦＥＴＱｚのゲートから工２Ｌｌ！Ｊ路に電流供給か
行なわれることがなく、ＭＯ８ＦＫＴＱ！のオン／オフ
に無関係に、ｐｎｐトランジスタＱ目からの′電流はす
べてその負の電源ライン側にωＬれる。したがって、上
段側の工２Ｌ回路に供給娯れたインジェクタ電流工０か
下段側の工２ＬＬ回路のインジェクタ％ ｔＡｆ、工０
としてそのまま第１用されることになるため、Ｉ”Ｌ回
路の亀諒ラインにスイッチングノイズか原理的に生じる
第 ３ １ｇｌ ＆コローｉ、 上＠（３Ｍ ＯＳ
Ｆ Ｊ’＋ Ｔ Ｑ ２ （Ｑ ２’
） Ｋ半導体ｉ！すｈ回路に構成する場合の一実剣
例のレイアウト図が示σれている。
路ｋＷするものにおいては、人力インターフェイスでの
スイツヂング動作によって、下段側Ｉ”Ｌ回路でのイン
ジェクタ電流盆変化させることがない。丁なわち、ＭＯ
８ＦＥＴＱｚのゲートから工２Ｌｌ！Ｊ路に電流供給か
行なわれることがなく、ＭＯ８ＦＫＴＱ！のオン／オフ
に無関係に、ｐｎｐトランジスタＱ目からの′電流はす
べてその負の電源ライン側にωＬれる。したがって、上
段側の工２Ｌ回路に供給娯れたインジェクタ電流工０か
下段側の工２ＬＬ回路のインジェクタ％ ｔＡｆ、工０
としてそのまま第１用されることになるため、Ｉ”Ｌ回
路の亀諒ラインにスイッチングノイズか原理的に生じる
第 ３ １ｇｌ ＆コローｉ、 上＠（３Ｍ ＯＳ
Ｆ Ｊ’＋ Ｔ Ｑ ２ （Ｑ ２’
） Ｋ半導体ｉ！すｈ回路に構成する場合の一実剣
例のレイアウト図が示σれている。
この実施例では、ｐ−１−型領域１．ｎ−型領域２゜ｐ
型溺城３ルびｎ 型領域４からなる公知のすＬ楊ｉ々に
おいて、ＭＯ８ＦＪｉｉＴＱ、２ｉ形成するためＶＣ１
法の半導体領域５と、１０、極６とが追加きれる。
型溺城３ルびｎ 型領域４からなる公知のすＬ楊ｉ々に
おいて、ＭＯ８ＦＪｉｉＴＱ、２ｉ形成するためＶＣ１
法の半導体領域５と、１０、極６とが追加きれる。
この工′）な素子構Ｊ告と１−ることにより、人力イン
タフェイス用のＭＯＳ ＦＡＴのサイズｒ小さくでき、
Ｉ２Ｌゲートとの配線も不用となるぽかりでなく、アイ
ソレーションか不用になると因う利点が生じる。
タフェイス用のＭＯＳ ＦＡＴのサイズｒ小さくでき、
Ｉ２Ｌゲートとの配線も不用となるぽかりでなく、アイ
ソレーションか不用になると因う利点が生じる。
なお、ＭＯＳＦＥＴの導電型かｎチャンネルとなるので
、前ｄ［４夷側レリのように、そのチャンネル領域（ｐ
−型領域うに対して止の篭用紮用いてオフ／オンさせよ
うとする場合には、このＭＯ８ＦＪｆｌＴＱ＊にエンハ
ンスメント型と丁ればよい。
、前ｄ［４夷側レリのように、そのチャンネル領域（ｐ
−型領域うに対して止の篭用紮用いてオフ／オンさせよ
うとする場合には、このＭＯ８ＦＪｆｌＴＱ＊にエンハ
ンスメント型と丁ればよい。
このように、人力インターフェイス用ＭＯ８ＦＫＴｉ、
ｊ、ｎヂャンネル／ｐチャンネルト、エンハンヌメント
型／ディプレッション型との組合せにより神々の変流形
態ヶ採ることができる。
ｊ、ｎヂャンネル／ｐチャンネルト、エンハンヌメント
型／ディプレッション型との組合せにより神々の変流形
態ヶ採ることができる。
この発明は、前記実施例の工うに工！Ｌ回路は、多段構
成である必要はない。すなわち、１段の工２Ｌ回路にお
いても、前記実施例において曲明したように、入力イン
ターフェイスとしてＭＯ８ＦＥＴケ用いることによりリ
ニア回路の出力街幅の設定か容易となり、■２Ｌゲート
への１．：Ｖ号撮幅か大きくなる等の効呆がイｌられる
からである。
成である必要はない。すなわち、１段の工２Ｌ回路にお
いても、前記実施例において曲明したように、入力イン
ターフェイスとしてＭＯ８ＦＥＴケ用いることによりリ
ニア回路の出力街幅の設定か容易となり、■２Ｌゲート
への１．：Ｖ号撮幅か大きくなる等の効呆がイｌられる
からである。
ｍ１図は、公知の工’Ｌ回路とその人力インターフェイ
スの一例ｒ示フー回路図１ 、ｆ！ｔ ２図は、この発明の一実施例ｒボ丁回路図、
＜ＩＥ３図Ｆ−ｊ：ｘその一実施例ケ手丁レイアウト図
である。 ■・・・ｐ 型領域、２・・・１１−型領域、３・・・
ｐ型領域、↓・・・ｎ 型領域、５・・・ｐ型領域、６
・・ゲート電極。 代理人 ブ「埋土 淘 １）オリ 挙
スの一例ｒ示フー回路図１ 、ｆ！ｔ ２図は、この発明の一実施例ｒボ丁回路図、
＜ＩＥ３図Ｆ−ｊ：ｘその一実施例ケ手丁レイアウト図
である。 ■・・・ｐ 型領域、２・・・１１−型領域、３・・・
ｐ型領域、↓・・・ｎ 型領域、５・・・ｐ型領域、６
・・ゲート電極。 代理人 ブ「埋土 淘 １）オリ 挙
Claims (1)
- 【特許請求の範囲】 １、 リニア回路と、このリニア回路からの信号ｒ七の
ゲートに受けるＭＯＳＦＥＴと、このＭ０８ＦＦｔＴの
ドレイン出力才受ける工２し回路とケ言むことｒ特徴と
する半導体集積回路。 ２ 上記Ｉ２Ｌ回路は、礪源屯圧に対して多段構成とさ
れ、上記ＭＯ８ＦＦｉＴは、対応する段の工２Ｌ回路と
同一の素子形成領域に形成されるものであること紮特徴
とする特Ｗ「請求の帥、囲第１項記載の半導体東積回路
装置。 ３、土Ｈ己ＭＯＥＩＦＥＴのドレインは、そのドレイン
出カヤ受ける工２Ｌゲートにおけるスイッチングトラン
ジスタのベース領域と共用されるものでるること？特徴
とする特許請求の組曲第２項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57119777A JPS5911033A (ja) | 1982-07-12 | 1982-07-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57119777A JPS5911033A (ja) | 1982-07-12 | 1982-07-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5911033A true JPS5911033A (ja) | 1984-01-20 |
Family
ID=14769955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57119777A Pending JPS5911033A (ja) | 1982-07-12 | 1982-07-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911033A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112017003994T5 (de) | 2016-08-09 | 2019-04-18 | Nidec Corporation | Motoreinheit |
| DE112017004010T5 (de) | 2016-08-09 | 2019-04-18 | Nidec Corporation | Motoreinheit |
| DE112017004012T5 (de) | 2016-08-09 | 2019-04-25 | Nidec Corporation | Motoreinheit |
-
1982
- 1982-07-12 JP JP57119777A patent/JPS5911033A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112017003994T5 (de) | 2016-08-09 | 2019-04-18 | Nidec Corporation | Motoreinheit |
| DE112017004010T5 (de) | 2016-08-09 | 2019-04-18 | Nidec Corporation | Motoreinheit |
| DE112017004012T5 (de) | 2016-08-09 | 2019-04-25 | Nidec Corporation | Motoreinheit |
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