JPS5911031A - ヒステリシス回路 - Google Patents
ヒステリシス回路Info
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- JPS5911031A JPS5911031A JP11995482A JP11995482A JPS5911031A JP S5911031 A JPS5911031 A JP S5911031A JP 11995482 A JP11995482 A JP 11995482A JP 11995482 A JP11995482 A JP 11995482A JP S5911031 A JPS5911031 A JP S5911031A
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- JP
- Japan
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- circuit
- level
- input terminal
- gate
- output
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Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(技術分野)
本発明はヒステリシス回路、特に(−へ408 で構
成され、かつ低消費電力で動作するヒステリシス回路に
関1−るものである。
成され、かつ低消費電力で動作するヒステリシス回路に
関1−るものである。
(背景技術)
ヒステリシス回路は、信号入力端子に入力−4−ろ信号
がL′から’H”に変わる時の■、1(スレッショルド
電位)と、入力信号がH゛′からL11に変わる時のV
□2(スレッショルド電位)とが異なり、\’TIか〜
’T2と比較し、グランド電位に対しC高い状!ルとし
て動作1″ろものて゛ある。
がL′から’H”に変わる時の■、1(スレッショルド
電位)と、入力信号がH゛′からL11に変わる時のV
□2(スレッショルド電位)とが異なり、\’TIか〜
’T2と比較し、グランド電位に対しC高い状!ルとし
て動作1″ろものて゛ある。
このヒステリシス回路は、テイジタル回路の入力端子に
オ6けるチャックリング防止回路、アナ口り ディジタ
ル回路のインターフェース回路、CI+発振回路など、
半導体集積回路の設61に1史川して141Lめてイ」
効でル)る。
オ6けるチャックリング防止回路、アナ口り ディジタ
ル回路のインターフェース回路、CI+発振回路など、
半導体集積回路の設61に1史川して141Lめてイ」
効でル)る。
従来の、(゛−1\10S構造のヒステリシス回路を第
1図に71< −1−t、この図にt・5い(、信号入
力端子1は、第1の2人力N A N l)ゲート(以
下NANI)ケーI・と1+1hl−) 2の第1と第
2の入力端に接続されろとともに、第3NANDゲート
4の第2入力端にも接続さ」じCいる。第lのN A
N I)ゲート2の出力端は、第2のNノル[刈I)り
−一ト3の第1入力端に接続されている7、第20)N
ANI)ケート3の出力端は出力端子5に接続されると
ともに、第3NANI)ゲート4の第1入力端に接続さ
れている。又、第3NANI)ゲ−l−の出力端は第2
NANDゲートの第2入力端に接続されて℃・る。
1図に71< −1−t、この図にt・5い(、信号入
力端子1は、第1の2人力N A N l)ゲート(以
下NANI)ケーI・と1+1hl−) 2の第1と第
2の入力端に接続されろとともに、第3NANDゲート
4の第2入力端にも接続さ」じCいる。第lのN A
N I)ゲート2の出力端は、第2のNノル[刈I)り
−一ト3の第1入力端に接続されている7、第20)N
ANI)ケート3の出力端は出力端子5に接続されると
ともに、第3NANI)ゲート4の第1入力端に接続さ
れている。又、第3NANI)ゲ−l−の出力端は第2
NANDゲートの第2入力端に接続されて℃・る。
第2図は第1図に使用した、2人力NA、NI)ゲ−1
−(2,3,/I)の各々σう内部構造を示1−回路図
でル)る1、第1入力端6は第1のPチャンネルへ・1
0S1・゛ト;1II9と、第1のNチャンネルへ10
8 FI号TIOのゲートに接続されて(・る。第2入
力端7は第2のPチャンネル%I (J S FF’、
T 8と、第2のNチャンネルへ10SFトC′]゛
]lのゲートに接続されている。第1と第2の1〕チャ
ンネルMO8II″]I汀8,0のソース側はともに、
第1電源電位入力端12に接続され、各々のドレイン倶
jは出力端1・1と第1のNチャンネルへ・10 S
J・” E T 100ドレイン側に接続されている。
−(2,3,/I)の各々σう内部構造を示1−回路図
でル)る1、第1入力端6は第1のPチャンネルへ・1
0S1・゛ト;1II9と、第1のNチャンネルへ10
8 FI号TIOのゲートに接続されて(・る。第2入
力端7は第2のPチャンネル%I (J S FF’、
T 8と、第2のNチャンネルへ10SFトC′]゛
]lのゲートに接続されている。第1と第2の1〕チャ
ンネルMO8II″]I汀8,0のソース側はともに、
第1電源電位入力端12に接続され、各々のドレイン倶
jは出力端1・1と第1のNチャンネルへ・10 S
J・” E T 100ドレイン側に接続されている。
第1のNチャンネルλ40SF+”、’自()のソース
側は第2NチャンネルM OS l=” 1’、 TI
Iのドレイン11II+と接続され、Nチャンネルへ
40s FJ(TI+のソース側は、第2 ’F[源電
位入力端子13に接続されている。
側は第2NチャンネルM OS l=” 1’、 TI
Iのドレイン11II+と接続され、Nチャンネルへ
40s FJ(TI+のソース側は、第2 ’F[源電
位入力端子13に接続されている。
を説明する。
l)第1と第2の入力端6,7ともに゛lプ゛を入力し
た時。
た時。
Pチャンネルへ108 FLET 8 、9はともにO
N (ソース、トレイン間が、導通)、Nチャンネルへ
40Sトド; ′r to 、 + tばともに(月パ
ド(ノース・ トレイン間か遮断)1″る。よつ′C1
出力端1=1には第1′亀源電位レベル(”H”レベル
) カ出勾すJ+、 6゜2)第1入力端子6に’II
“を入力し、第2入力端子7にL“を入力した時。
N (ソース、トレイン間が、導通)、Nチャンネルへ
40Sトド; ′r to 、 + tばともに(月パ
ド(ノース・ トレイン間か遮断)1″る。よつ′C1
出力端1=1には第1′亀源電位レベル(”H”レベル
) カ出勾すJ+、 6゜2)第1入力端子6に’II
“を入力し、第2入力端子7にL“を入力した時。
1)チャンネルへ40Sト’l弓′1゛8はON、!l
は0 ト’ I” L、Nチャンネルhl(JS Fl
シ’J”IOはON、11は(−)I・′1・−づ−る
。
は0 ト’ I” L、Nチャンネルhl(JS Fl
シ’J”IOはON、11は(−)I・′1・−づ−る
。
よって、出力端1/lには“H’“レベルか出力されろ
。
。
3)第1入力端子6に゛Iプ′を入力し、第2入力端イ
アに’H”′を入力した時。
アに’H”′を入力した時。
Pチャンネルへ1081・゛1弓T8は0口ぜ゛、g6
−1ONL、Nチャンネル■\40SF、lうT10は
OFF、1]はONする。
−1ONL、Nチャンネル■\40SF、lうT10は
OFF、1]はONする。
よって、出力端子14には゛IH1″レベルが出力さ」
する。
する。
4)第1と第2の入力端子6,7に’H”を入力した時
。
。
12チャンネルMO8Fl弓T8,9は(月パFし、N
チ。1.ンネルMO8I”ト:’丁10.IIはONづ
−ろ。よって、出力端イ1,1には゛L゛°レベルが出
力されろ。
チ。1.ンネルMO8I”ト:’丁10.IIはONづ
−ろ。よって、出力端イ1,1には゛L゛°レベルが出
力されろ。
この様なNANl)ゲートを第1図のNANlつケ−1
・2で示1一様にインパークとして使用″′4−る場合
、■)チ鬼・ンネルへ40 S 1” ID’l”は2
個並列になっているためgl】1が良(、又Nチャンネ
ルhIIc)81・1う′1゛は2細面列になつ−こ(
・るためg17、が悪<1g−)で℃・る。、二〇)た
めN A N 1.1ゲー1−3 、4の■、にLIS
′り、NANI−1ヶ−1−2の■、rは高(なる。
・2で示1一様にインパークとして使用″′4−る場合
、■)チ鬼・ンネルへ40 S 1” ID’l”は2
個並列になっているためgl】1が良(、又Nチャンネ
ルhIIc)81・1う′1゛は2細面列になつ−こ(
・るためg17、が悪<1g−)で℃・る。、二〇)た
めN A N 1.1ゲー1−3 、4の■、にLIS
′り、NANI−1ヶ−1−2の■、rは高(なる。
よって、第1図の入力端子IK第第3八八示づ一信号を
入力した場合、NΔNIJゲー1− :’、 、 4に
より構成されたS 、 H,フリソゲフロップのS信号
を作っているNANO)ゲート2のV、 (V4.、、
)は1(、信号を受は人;tt、 Z)NA N I
)ゲート4の\/、(■、、7)より商1−たd)ヒス
テリシスが利き、出力端−子5からは第3図13に示す
パルスが取り出せることになる。
入力した場合、NΔNIJゲー1− :’、 、 4に
より構成されたS 、 H,フリソゲフロップのS信号
を作っているNANO)ゲート2のV、 (V4.、、
)は1(、信号を受は人;tt、 Z)NA N I
)ゲート4の\/、(■、、7)より商1−たd)ヒス
テリシスが利き、出力端−子5からは第3図13に示す
パルスが取り出せることになる。
しかし従来の回路には次に述べる欠点があった。
1) NANl)ゲートで(・1〜成′1−ろので、
第1図において、12累イもの多くの素イを必要と−J
−ろ(各ゲート4σに4素イで3ゲート必要なので/l
X3=+2)。
第1図において、12累イもの多くの素イを必要と−J
−ろ(各ゲート4σに4素イで3ゲート必要なので/l
X3=+2)。
2)第1図は出力をS・1(・ノリツブフロップ゛σ)
Q出力側からt(Vってし・ろのて゛S信号が釦ト)Z
)レス信号((”−MOSの場合500ns程度)とな
った場合、十分にノリツブフロップをセントしな℃゛場
合もQ出力にパルスか出力されろ。(Q出力σ)”H“
レベルか、NANI)ゲート4の出力を゛Lパレベルに
1−ろ前に゛L゛レベルにもどってしまったd)。)こ
のため、この回路をワンゾ田ソトモノマルチや発振回路
に使用した場合レハ工誤動作か起きろ場合かあった。
Q出力側からt(Vってし・ろのて゛S信号が釦ト)Z
)レス信号((”−MOSの場合500ns程度)とな
った場合、十分にノリツブフロップをセントしな℃゛場
合もQ出力にパルスか出力されろ。(Q出力σ)”H“
レベルか、NANI)ゲート4の出力を゛Lパレベルに
1−ろ前に゛L゛レベルにもどってしまったd)。)こ
のため、この回路をワンゾ田ソトモノマルチや発振回路
に使用した場合レハ工誤動作か起きろ場合かあった。
(発明のバ果題)
本発明は上記の欠点を除去1−るためθ)もσ)で、素
イ数が少なく、ワンゾヨットモノマルチノくイフ゛レー
クや、発振回路に使用しても誤動作が起きな(・ヒステ
リシス回路を提供することを目的とし、その特徴は、入
力端子と、該入力端子にゲートを共通に接続しソース・
ドレイン回路を重列に接続1−ろ1対の相補特性のI’
vl OS )ランジスタと、前記ノース・ドレイン回
路に直列に挿入される可変抵抗回路と、ソース・ドレイ
ン回路と可変抵抗回路との1rj列回路に通電する電源
手段と、前記1対のM (、、) S l・ランジスタ
のソース・ドレイン回路の接続点に結合1″′る出力端
子と、該出力端子の電位に従つ”iC11i1記用変抵
抗回路を制fa−1I′1−る手段とを有し、前記Fi
J変抵抗抵抗回路御を介して入力−アナログ信号と出力
2値信号との間にヒステリシス特性を具備ぜ17めるご
ときヒステリシス回路にある。
イ数が少なく、ワンゾヨットモノマルチノくイフ゛レー
クや、発振回路に使用しても誤動作が起きな(・ヒステ
リシス回路を提供することを目的とし、その特徴は、入
力端子と、該入力端子にゲートを共通に接続しソース・
ドレイン回路を重列に接続1−ろ1対の相補特性のI’
vl OS )ランジスタと、前記ノース・ドレイン回
路に直列に挿入される可変抵抗回路と、ソース・ドレイ
ン回路と可変抵抗回路との1rj列回路に通電する電源
手段と、前記1対のM (、、) S l・ランジスタ
のソース・ドレイン回路の接続点に結合1″′る出力端
子と、該出力端子の電位に従つ”iC11i1記用変抵
抗回路を制fa−1I′1−る手段とを有し、前記Fi
J変抵抗抵抗回路御を介して入力−アナログ信号と出力
2値信号との間にヒステリシス特性を具備ぜ17めるご
ときヒステリシス回路にある。
(発明の構成および作用)
以ト、この発明の実施例を図面を参照して説明するO
第4図はこの発明の第1の実施例てあり、以−ト詳細に
説明1−ろ。第4図におし・て、信号入力端子15はP
チャンネル八・+os t”+v′r+8とNチ4.ン
ネ、。
説明1−ろ。第4図におし・て、信号入力端子15はP
チャンネル八・+os t”+v′r+8とNチ4.ン
ネ、。
へ4(18Fl”:TI9のゲートにそれぞれ接続され
ている。
ている。
高電位(電源電位)入力端子1(つば、PチャンネルM
OS F11T18 、22のソース及びNチャンネ
ルMO81・” E i’ 20のゲートに接続され、
低電位(グランド電信)入力端子17はNチャンネルM
OS L’ IG i” 2(1、21。
OS F11T18 、22のソース及びNチャンネ
ルMO81・” E i’ 20のゲートに接続され、
低電位(グランド電信)入力端子17はNチャンネルM
OS L’ IG i” 2(1、21。
2;3のソースに接続されている。Nチャロンネルへ1
081・゛l弓T20 、210ドレインは共にド]帖
”+9のソースに接わ“じされ、1.1 +、; 11
1円のドレインは1嗜゛ト;TI8のトレインと、ト1
ト′JT22 、2:<のゲートに接続され、1’ ト
; T22認:3のトレインは出力端i’? b+と1
・’ ICTRIのゲートに接紅りされ−(b・ろ。こ
の時1・’ I・; l” 20のゲートには、電源電
位が人力されるためソース・ドレイン間が常に導通して
いるか、ON抵抗(例えば2〜20にΩ)を大きくとり
、抵抗手段として動作して℃・るとする。又、1・”
I・; i’ 19+ 、 20 、21によりgll
、制御oJ能な、Nチャンネルへ10S Iパ1弓′1
゛フ゛ロック;35を又、トド〕′1゛20,21
に、上り++l変抵抗抵抗回路51成し−CいるとJろ
。11・゛1弓11J8と、1・I・)′1゛フ゛ロッ
ク:35により第1の(゛−八へ+08イノハータか形
成され、又1” I弓T22 、2:3により、第42
の(−へ1OSインバータが形成されている。このため
、入力端子15と出力端イ2/1との間はバッファと1
〜で動作−づ−ろ。
081・゛l弓T20 、210ドレインは共にド]帖
”+9のソースに接わ“じされ、1.1 +、; 11
1円のドレインは1嗜゛ト;TI8のトレインと、ト1
ト′JT22 、2:<のゲートに接続され、1’ ト
; T22認:3のトレインは出力端i’? b+と1
・’ ICTRIのゲートに接紅りされ−(b・ろ。こ
の時1・’ I・; l” 20のゲートには、電源電
位が人力されるためソース・ドレイン間が常に導通して
いるか、ON抵抗(例えば2〜20にΩ)を大きくとり
、抵抗手段として動作して℃・るとする。又、1・”
I・; i’ 19+ 、 20 、21によりgll
、制御oJ能な、Nチャンネルへ10S Iパ1弓′1
゛フ゛ロック;35を又、トド〕′1゛20,21
に、上り++l変抵抗抵抗回路51成し−CいるとJろ
。11・゛1弓11J8と、1・I・)′1゛フ゛ロッ
ク:35により第1の(゛−八へ+08イノハータか形
成され、又1” I弓T22 、2:3により、第42
の(−へ1OSインバータが形成されている。このため
、入力端子15と出力端イ2/1との間はバッファと1
〜で動作−づ−ろ。
(1)入力端子15に゛L″レベルが入力されて(・ろ
とすれば、出力端子2,1はL“レベルとなっている。
とすれば、出力端子2,1はL“レベルとなっている。
出力端子2・1の°L“°レベルはl・” 141”
21のゲートにも入力さ才するため、1・’ ]”、
]” 21のソース・トレイン旧■ま01゛1゛(遮断
)し、oJ変抵抗回路5Iの抵抗値は太き(1=”Eゴ
ブロック35は1・l 13711円、20により動作
する形となっている。
21のゲートにも入力さ才するため、1・’ ]”、
]” 21のソース・トレイン旧■ま01゛1゛(遮断
)し、oJ変抵抗回路5Iの抵抗値は太き(1=”Eゴ
ブロック35は1・l 13711円、20により動作
する形となっている。
この時、I・” l・; l’ 19 、20は直列に
接続されており、又I・” 141” 20のON抵抗
が高し・(数1(Ω)ため1・神〕Tブロック:35の
gll、は低く、1・゛ト;T+8とL’ ト: i’
フロック:35により構成されろ(ニーMUSイノバー
タの■1はグランドに対して高い状態となって℃・ろ。
接続されており、又I・” 141” 20のON抵抗
が高し・(数1(Ω)ため1・神〕Tブロック:35の
gll、は低く、1・゛ト;T+8とL’ ト: i’
フロック:35により構成されろ(ニーMUSイノバー
タの■1はグランドに対して高い状態となって℃・ろ。
(g)入力端イ15に゛■1゛°レベルが入力されると
、出力端子2・1ば’f5”レベルとなり1・’ I゛
; T2+のソース・トレイン間かON(導通)し、0
j変低抵抗路51の抵抗値は小さく(例えば1〜I(l
KΩ戸パ1・汀フロック35ば、ド+i ′r +9
.20 、21により動作−づ−ろ形となる。この場合
、1・’ ト: T2C1と21が並列に接続されるた
め可変抵抗回路51の抵抗値は小さくなり、FII〕T
ブロック350g1,1は高くなる。このため1・’]
・;i”18と1・゛1弓′Fブロック35により構成
されるC −MOSインバータの■1はクランドに対し
て、低(・状態(導通の(゛ へ・108 VTイ」近
)となる。又、b]変低抵抗回路51ON抵抗は小さく
なるが、1・”ト:l’+8ば(月パ1悄〜で(・るた
め定常状態の消費電流は増加しない。よって第6図(Σ
波形に示1−信号を第4図の入力端子15に入力した場
合、上記(1)、(2)に述べた様に■TLI己人力波
形か\ンち上がる時のスレッショルド電圧)と、■Tl
!1.(入力波形がキアーち下がる時のスレッショルド
′直圧)とが異なるため、1・l・;TI8と1・I
i、; Illプロ、り;35により構成される(’
−M U Sインバータの出力波形は、第6図j)に示
1−彼形となり、1・’ IJ T22 、23により
構成されろ(−へ・1()Sインバータの出力波形(出
力端子2・1波形)は、第6図1・)に示−4″彼形と
なる。
、出力端子2・1ば’f5”レベルとなり1・’ I゛
; T2+のソース・トレイン間かON(導通)し、0
j変低抵抗路51の抵抗値は小さく(例えば1〜I(l
KΩ戸パ1・汀フロック35ば、ド+i ′r +9
.20 、21により動作−づ−ろ形となる。この場合
、1・’ ト: T2C1と21が並列に接続されるた
め可変抵抗回路51の抵抗値は小さくなり、FII〕T
ブロック350g1,1は高くなる。このため1・’]
・;i”18と1・゛1弓′Fブロック35により構成
されるC −MOSインバータの■1はクランドに対し
て、低(・状態(導通の(゛ へ・108 VTイ」近
)となる。又、b]変低抵抗回路51ON抵抗は小さく
なるが、1・”ト:l’+8ば(月パ1悄〜で(・るた
め定常状態の消費電流は増加しない。よって第6図(Σ
波形に示1−信号を第4図の入力端子15に入力した場
合、上記(1)、(2)に述べた様に■TLI己人力波
形か\ンち上がる時のスレッショルド電圧)と、■Tl
!1.(入力波形がキアーち下がる時のスレッショルド
′直圧)とが異なるため、1・l・;TI8と1・I
i、; Illプロ、り;35により構成される(’
−M U Sインバータの出力波形は、第6図j)に示
1−彼形となり、1・’ IJ T22 、23により
構成されろ(−へ・1()Sインバータの出力波形(出
力端子2・1波形)は、第6図1・)に示−4″彼形と
なる。
第5図は、この発明の第2の実施例でk)る。。
これは、第4図の1・’ ト;T 200ケートを電源
′電位入力端子1(iてはフエ(入力端子15と接続し
たもθ)である1、動作状態は第1の実施例と全< I
il様であ°す、1・1・:T2(lと並列接続された
1・’Ei’21により構成されたijJ変抵抗抵抗回
路511と直列接続された1“” 11〕1.111
(lにより構成された1、I 1; 71+ブロツク3
5において、F Iす゛1121のON 、 (J ト
’ ト’ によりg、□1を切り替え、又、jil
、t、: l自9σ)ソース側電位を切り替えることに
より1・1・〕′1゛18.1・+ 1.1.111ブ
ロツク35により形成される(−へ+OSインバータの
■工を変化させるものである。第5図の(1点に第6図
に示−jC波形を入力した場合、第5図1)。
′電位入力端子1(iてはフエ(入力端子15と接続し
たもθ)である1、動作状態は第1の実施例と全< I
il様であ°す、1・1・:T2(lと並列接続された
1・’Ei’21により構成されたijJ変抵抗抵抗回
路511と直列接続された1“” 11〕1.111
(lにより構成された1、I 1; 71+ブロツク3
5において、F Iす゛1121のON 、 (J ト
’ ト’ によりg、□1を切り替え、又、jil
、t、: l自9σ)ソース側電位を切り替えることに
より1・1・〕′1゛18.1・+ 1.1.111ブ
ロツク35により形成される(−へ+OSインバータの
■工を変化させるものである。第5図の(1点に第6図
に示−jC波形を入力した場合、第5図1)。
1・〕点に第6図のl) 、 J・;波形が発生ずる。
これら第1、第2の実施例は■T)+Lを約■I)I)
/ 2に、■TLIIをVl)I)/2以−ヒにする
場合(ヒステリシスをVl)+)/ 2以上にト]ける
場合)に使用1−る。
/ 2に、■TLIIをVl)I)/2以−ヒにする
場合(ヒステリシスをVl)+)/ 2以上にト]ける
場合)に使用1−る。
第7図は、この発明の第3の実施例て゛ある。
これは、第1の実施例にオ6℃・てgll、を切り替え
る1・N +、; 11がNチャンネル1則て友)つた
ものをPチャンネル側に変えたものである。入力端子2
5は、Pチ1、ンネル[vl(JS FET28のゲー
ト及びNチャンネルMUS II’ト;T29のゲー1
〜に接続さAしている。
る1・N +、; 11がNチャンネル1則て友)つた
ものをPチャンネル側に変えたものである。入力端子2
5は、Pチ1、ンネル[vl(JS FET28のゲー
ト及びNチャンネルMUS II’ト;T29のゲー1
〜に接続さAしている。
電源電位入力端子2Gは、PチャンネルM(、JSI・
’ト;T:’a+ 、 31 、320ノースに、又グ
ランド電位入力端子27はNチャンネル間O8ト”1号
U’ 2!I 、 33のノース及びPチャンネルへ4
0 S FE T3(lのゲートに接続されている。1
・゛1シ’II’:311 、3]のドレインは共に1
.I E 71+四のソ一段の1’ ト; T:兇、;
う;3のゲートに接続される。1・゛回I゛:う2゜:
う:3のトレインは出力端子:31及び、円’:T:3
1のケートに接続されろ。1・’ l: T:+oのゲ
ートには、グランド′tK付が入力されるためソース・
トレイン間が常にONしているが、ON抵抗を大きく(
数1(Ω)とり、抵抗として使用1−ろと−4−石。
’ト;T:’a+ 、 31 、320ノースに、又グ
ランド電位入力端子27はNチャンネル間O8ト”1号
U’ 2!I 、 33のノース及びPチャンネルへ4
0 S FE T3(lのゲートに接続されている。1
・゛1シ’II’:311 、3]のドレインは共に1
.I E 71+四のソ一段の1’ ト; T:兇、;
う;3のゲートに接続される。1・゛回I゛:う2゜:
う:3のトレインは出力端子:31及び、円’:T:3
1のケートに接続されろ。1・’ l: T:+oのゲ
ートには、グランド′tK付が入力されるためソース・
トレイン間が常にONしているが、ON抵抗を大きく(
数1(Ω)とり、抵抗として使用1−ろと−4−石。
又、日、;l1lZ・)、 ’30 、 ’31により
1)チー)・ンネル1\・IOS Fト; i”フロッ
ク;う6が又1・1り′1゛;う(1,31により戸j
」変抵抗回路52がi’i’?成されている。ド1・)
Tフロック:30と1.111: T2’lにより、2
1ル1の(−へ10Sインバータがさらに1N +、;
11:う2.;う;3により、第2の(1−へIOS
インバータが構成さ」1ている。
1)チー)・ンネル1\・IOS Fト; i”フロッ
ク;う6が又1・1り′1゛;う(1,31により戸j
」変抵抗回路52がi’i’?成されている。ド1・)
Tフロック:30と1.111: T2’lにより、2
1ル1の(−へ10Sインバータがさらに1N +、;
11:う2.;う;3により、第2の(1−へIOS
インバータが構成さ」1ている。
(1)入力端子25にIプ“レベルが入力されてし・ろ
j組付、第1の(−へ108インバータの出力には“I
]ルベル、第2の(’−MOSインバータの出力には゛
′L゛レベルか発生する。第2のc −MOSインバー
タの出力1d号はII″ト;T3+のゲートに伝達され
、ト” ト; l’ 3+のソース・l・レイン間を0
N((JN抵抗数1(Ω)させる。ト’ L: T3+
のON抵抗は世し・(例えばJ〜IC1KΩ)ため、可
変抵抗回路52の抵抗仙が1・かり1・゛1朝゛ブ0ロ
ック:(0のgll、は高くなる。このため1・I・I
1’2’lと1′才1’フロック:う6により構成さ
Jする(−へIOSインパークの\11、は、グランド
に対して高し・状態(普通の(゛−ヘ10Sの■。伺近
)となる。
j組付、第1の(−へ108インバータの出力には“I
]ルベル、第2の(’−MOSインバータの出力には゛
′L゛レベルか発生する。第2のc −MOSインバー
タの出力1d号はII″ト;T3+のゲートに伝達され
、ト” ト; l’ 3+のソース・l・レイン間を0
N((JN抵抗数1(Ω)させる。ト’ L: T3+
のON抵抗は世し・(例えばJ〜IC1KΩ)ため、可
変抵抗回路52の抵抗仙が1・かり1・゛1朝゛ブ0ロ
ック:(0のgll、は高くなる。このため1・I・I
1’2’lと1′才1’フロック:う6により構成さ
Jする(−へIOSインパークの\11、は、グランド
に対して高し・状態(普通の(゛−ヘ10Sの■。伺近
)となる。
(2)入力端子に’I(’“レベルか入力さA[ろと、
第1 <J) (、r、 −MU Sインバータの出力
ば’L“レベノヘ第2の(’−MOSインバータの出力
(出力端子)にもi”II’“レベルが発生する。出力
端子の“′11ルベルは、ド1悄゛;う1のゲートに伝
達されFlシi’3+のソース・ドレイン間は01・’
F−J−る。このため、可変抵抗回路52の抵抗値は太
き(なり1・l +、; 11フロック;36はgll
lが低く、第1の(“−へ108インバータの〜l、1
.はクランドに対して低(・状態となる。
第1 <J) (、r、 −MU Sインバータの出力
ば’L“レベノヘ第2の(’−MOSインバータの出力
(出力端子)にもi”II’“レベルが発生する。出力
端子の“′11ルベルは、ド1悄゛;う1のゲートに伝
達されFlシi’3+のソース・ドレイン間は01・’
F−J−る。このため、可変抵抗回路52の抵抗値は太
き(なり1・l +、; 11フロック;36はgll
lが低く、第1の(“−へ108インバータの〜l、1
.はクランドに対して低(・状態となる。
(j)、 (2,>いずれの場合に46いても、N −
NIOS 2りかONして(・る時にはP−へ1082
8 、3+か(月パIパし、逆にN −MOS 29か
0]イ゛ドシている時にはP−へ−10828゜3tl
、 3+がONして(・るため、定常状態において消
費’m流の増加かない。
NIOS 2りかONして(・る時にはP−へ1082
8 、3+か(月パIパし、逆にN −MOS 29か
0]イ゛ドシている時にはP−へ−10828゜3tl
、 3+がONして(・るため、定常状態において消
費’m流の増加かない。
第7図中のC点に、第6図C波形を入力した時、215
7図中の1)、1乞屯には第6図のI) 、 ト:波形
か発4i、:、 −1−7)。
7図中の1)、1乞屯には第6図のI) 、 ト:波形
か発4i、:、 −1−7)。
gJj、 8図は、この発明の第・1の実施1例てAt
)る。
)る。
こJlは絹7図の1’ ト: T3++のゲートをグラ
フ 1’?l毘f)ン。
フ 1’?l毘f)ン。
入力端イ27で゛はな(、入力端子25と接続したもの
でキ)乙)。動作状態は第;3の実施例と同様であり、
1・1・;T3(lと100列接続。されたl・1らT
riにより構成壊lた111久1」(抗回路52と、5
2と内列に接続された1・1・IT28により形成さJ
lた1・1・c′1゛ブロック:36にオハ・て1・1
ぜ:i’3+のON、(月パ1・゛によりgll、を切
り替え、又、1゛1弓1” 2Hのソース電位をりJり
替えることにより1・゛ト汀公2(1゜3F1 、31
により構成さねた第1のC−へ・10Sインバータのv
lを変化させるものである。第8図中のC点に第6図C
e形を入力した時、第8図1) 、 16点にPIl、
り56図1)、1・1波形が発生″づ−4)。こAしら
第13、第4の実施例は■TLIIを約VDI) /
2に・”TI(Lを\’I)l) /2以下にする場合
(ヒステリシスをvI3D / 2以−トにイ′:jけ
る場合ンに使用J−る。
でキ)乙)。動作状態は第;3の実施例と同様であり、
1・1・;T3(lと100列接続。されたl・1らT
riにより構成壊lた111久1」(抗回路52と、5
2と内列に接続された1・1・IT28により形成さJ
lた1・1・c′1゛ブロック:36にオハ・て1・1
ぜ:i’3+のON、(月パ1・゛によりgll、を切
り替え、又、1゛1弓1” 2Hのソース電位をりJり
替えることにより1・゛ト汀公2(1゜3F1 、31
により構成さねた第1のC−へ・10Sインバータのv
lを変化させるものである。第8図中のC点に第6図C
e形を入力した時、第8図1) 、 16点にPIl、
り56図1)、1・1波形が発生″づ−4)。こAしら
第13、第4の実施例は■TLIIを約VDI) /
2に・”TI(Lを\’I)l) /2以下にする場合
(ヒステリシスをvI3D / 2以−トにイ′:jけ
る場合ンに使用J−る。
第9図は、この発明の第5の実施例であり第1と第3の
実施例とを組み合わせたものである。
実施例とを組み合わせたものである。
入力端f:う7は、l−’ f−トンネルチャンネルI
’tl O S t’ l=; T42のゲートに接続
されて℃・イ)、、’JJ’;.61電位入力端子38
は、11チ4・ンネ,1しM2S円,7+11・10,
旧,小〕のソース及び、NチーVンネルへ・I(JSl
・I t,〕Ill・1;3のゲートに接続され、クラ
ンlー電位入力端了・;39はNチャンネル[)81・
゛1号T・1,う、・+5 、 /I′7σ)ソースと
1・1・;T・10のケートに接続されている。FI゛
汀・10,旧0)ドレインは1・” I!; i’ l
I lのソースに、又、1・’ lI; T43 、・
11jのトレインは1・’ E T/12のソースに接
続されて(・イ)。
’tl O S t’ l=; T42のゲートに接続
されて℃・イ)、、’JJ’;.61電位入力端子38
は、11チ4・ンネ,1しM2S円,7+11・10,
旧,小〕のソース及び、NチーVンネルへ・I(JSl
・I t,〕Ill・1;3のゲートに接続され、クラ
ンlー電位入力端了・;39はNチャンネル[)81・
゛1号T・1,う、・+5 、 /I′7σ)ソースと
1・1・;T・10のケートに接続されている。FI゛
汀・10,旧0)ドレインは1・” I!; i’ l
I lのソースに、又、1・’ lI; T43 、・
11jのトレインは1・’ E T/12のソースに接
続されて(・イ)。
1・゛1朝゛旧,・12のトレインは、次段のF D
TJ], 47のゲートに接続され、J・” E i”
/I+)、 47のトレインは出力端子・18、1・”
l> 1”旧,・15のゲートに接続されている。
TJ], 47のゲートに接続され、J・” E i”
/I+)、 47のトレインは出力端子・18、1・”
l> 1”旧,・15のゲートに接続されている。
1・1・;T=I(J のゲートにば、クランド電位が
、又、1・+ l,; l−Ill1:3のゲートには
、′電源電位かそれぞれ人力さ以−ト余白 4しるため、1・1・: T.ltl 、 /13θ)
ソース・ドレイン間はONし経−げるがON抵抗を太き
((例えは2〜20 1< !i )とり、抵抗手段と
して動作するものと−」−ろ、父、1“1°;T lt
l 、 II 、 l 1により1′チートンネルツク
19か、I゛1°1°汀1旧によ1戸jJ変抵抗回路5
;3カ・、ト’ l弓T、12乱う+15によりNチャ
ンネル八10SFト汀ノロツク50が、1・I・; T
71:3 、 /15によりi.iJ変低抵抗回路51
かl’i’]l成さAじこ℃・ろと1−る。
、又、1・+ l,; l−Ill1:3のゲートには
、′電源電位かそれぞれ人力さ以−ト余白 4しるため、1・1・: T.ltl 、 /13θ)
ソース・ドレイン間はONし経−げるがON抵抗を太き
((例えは2〜20 1< !i )とり、抵抗手段と
して動作するものと−」−ろ、父、1“1°;T lt
l 、 II 、 l 1により1′チートンネルツク
19か、I゛1°1°汀1旧によ1戸jJ変抵抗回路5
;3カ・、ト’ l弓T、12乱う+15によりNチャ
ンネル八10SFト汀ノロツク50が、1・I・; T
71:3 、 /15によりi.iJ変低抵抗回路51
かl’i’]l成さAじこ℃・ろと1−る。
(1)入力端子:(7に゛Lパレベルが人力さA1てい
る]易訃、1・゛訃;l”7’ O ツク4(1 、
5(jK ヨ”J+flfl友g 、l l, 7,第
1の(°−へIOSインバータの出力は’H”レベル、
1・1・用゛小)。
る]易訃、1・゛訃;l”7’ O ツク4(1 、
5(jK ヨ”J+flfl友g 、l l, 7,第
1の(°−へIOSインバータの出力は’H”レベル、
1・1・用゛小)。
・17により構成さ1しる第2のに−[\□I (J
Sインノく一夕の出力(出力端子)は゛Lルベルとなる
つ出力端子の゛L゛°レベルは1・゛ト〕T旧をON,
l・゛ト〕T、15を(N゛’l・゛さぜる。このため
、可変抵抗回路5;3の」J(抗IIは小さくなり、1
−1灯ブロツク、1つのgl,1は旨く、i−+1変抵
抗回路54の抵抗値は大きくなり、1・l I,: T
ブロック50のgll,は低くなり、第1のC−ヘ10
8インノ(ータのスレッショルド電圧■1はグランドに
対して高(なる。
Sインノく一夕の出力(出力端子)は゛Lルベルとなる
つ出力端子の゛L゛°レベルは1・゛ト〕T旧をON,
l・゛ト〕T、15を(N゛’l・゛さぜる。このため
、可変抵抗回路5;3の」J(抗IIは小さくなり、1
−1灯ブロツク、1つのgl,1は旨く、i−+1変抵
抗回路54の抵抗値は大きくなり、1・l I,: T
ブロック50のgll,は低くなり、第1のC−ヘ10
8インノ(ータのスレッショルド電圧■1はグランドに
対して高(なる。
(2)入力端子37 K ”H”レベルが人力されると
、第1の(°ーヘ108インバータの出力ばl 、、T
Iレベル、24−52の(ニーhp+(>Sインバータ
の出力(出力端イ)は”I+’“レベルとなる。出力端
子の’II”レベルば1・1 1+ Ill、目を()
1・1・゛、1・゛1弓111,+r,をONさぜるl
ごめ1・T I,; Ttlフ゛口。
、第1の(°ーヘ108インバータの出力ばl 、、T
Iレベル、24−52の(ニーhp+(>Sインバータ
の出力(出力端イ)は”I+’“レベルとなる。出力端
子の’II”レベルば1・1 1+ Ill、目を()
1・1・゛、1・゛1弓111,+r,をONさぜるl
ごめ1・T I,; Ttlフ゛口。
り円のgll+は低く、Iパ1矧゛ブロック500g,
1,は高(なるためVTはグランドに対(〜て低くなる
。よって第6図(:波形を第9図入力端子;37に人力
した場合、第1)1シIi)点(第1インバータ出力)
、1・]点(ムシ2イノバータ出力うに、第6図1)、
1・;波形が虻牛同−ろ。
1,は高(なるためVTはグランドに対(〜て低くなる
。よって第6図(:波形を第9図入力端子;37に人力
した場合、第1)1シIi)点(第1インバータ出力)
、1・]点(ムシ2イノバータ出力うに、第6図1)、
1・;波形が虻牛同−ろ。
・41、I()1ツIは,この発明の第6の実施例であ
イ)。
イ)。
これは第0図の1・’ +4 1’・1(−)のケート
をクランド電位入力端子:つ0では7’.c <入力端
子;37と接続し7、又、1・1・:T43のケーI・
を電源電位入力端子:(8ではなく入力端子;37と接
続したものである。動作状態は第5の実施例と同様てあ
り、1・1・)]゛・1()と並列接続された1゛”
I゛; i’旧により構成された可変抵抗回路5:(
、 53と直列接続されたl” +4 1’旧とにより
構成された1・I,; 71+ ブロック・11)。さ
らにIパ1号T.、13と並列接続された1・+ 1,
: rIs・15により構成された可変抵抗回路!’i
4 + 5・1と直列接続されたl゛” t: i”=
+2とにより構成されたIパ1・〕′l゛フ]゛50に
オ6℃・”Cヒスプリシスかイ」レバもれる。−)まり
、1臼,lltl旧θ)ON 、 0 1’ l’、1
・1すIll.、、、5の01・゛ト’,ONにより谷
ブロックのgl、、を切り名・え、又、Iパ]・)′1
゛旧,・12のソース11川?l光f)ンをりノリ替え
ることにより、1・’ I=; i”フ゛ロック・円,
50により構成されろ(−へ108インパークの〜′工
を変化さぜζ)のである。
をクランド電位入力端子:つ0では7’.c <入力端
子;37と接続し7、又、1・1・:T43のケーI・
を電源電位入力端子:(8ではなく入力端子;37と接
続したものである。動作状態は第5の実施例と同様てあ
り、1・1・)]゛・1()と並列接続された1゛”
I゛; i’旧により構成された可変抵抗回路5:(
、 53と直列接続されたl” +4 1’旧とにより
構成された1・I,; 71+ ブロック・11)。さ
らにIパ1号T.、13と並列接続された1・+ 1,
: rIs・15により構成された可変抵抗回路!’i
4 + 5・1と直列接続されたl゛” t: i”=
+2とにより構成されたIパ1・〕′l゛フ]゛50に
オ6℃・”Cヒスプリシスかイ」レバもれる。−)まり
、1臼,lltl旧θ)ON 、 0 1’ l’、1
・1すIll.、、、5の01・゛ト’,ONにより谷
ブロックのgl、、を切り名・え、又、Iパ]・)′1
゛旧,・12のソース11川?l光f)ンをりノリ替え
ることにより、1・’ I=; i”フ゛ロック・円,
50により構成されろ(−へ108インパークの〜′工
を変化さぜζ)のである。
第1()図中(1点(入力端子:う7)に第6図に波形
を人力し,たu;’j. 、第10図り,13点に第6
図11 、 I・;波形が元牛Iる。、これら第5、第
6の実施例は、〜”I,Ll+を〜’Ill) / 2
以)−、”TIIL ヲvIl+)/ 2 D)、ト(
ヒスプリシスをVIl+) / 20両側にイ;]リー
る)に−1支,」船台に使用4イ,、。
を人力し,たu;’j. 、第10図り,13点に第6
図11 、 I・;波形が元牛Iる。、これら第5、第
6の実施例は、〜”I,Ll+を〜’Ill) / 2
以)−、”TIIL ヲvIl+)/ 2 D)、ト(
ヒスプリシスをVIl+) / 20両側にイ;]リー
る)に−1支,」船台に使用4イ,、。
本発明は6素f又は8素了てイ′[製出来、又、出力波
形か発生1−た時点でヒスプリシスがイ;1℃・て℃・
るため、従来の様に発振回路やワンショットモノマルチ
に使用し〜ても誤動作が発生I−ない・・よって本回路
ば(’−Mos LSIの入力回路、発掘回路、ワンシ
ョットモノマルチ回路に使用することが出来イ〕。
形か発生1−た時点でヒスプリシスがイ;1℃・て℃・
るため、従来の様に発振回路やワンショットモノマルチ
に使用し〜ても誤動作が発生I−ない・・よって本回路
ば(’−Mos LSIの入力回路、発掘回路、ワンシ
ョットモノマルチ回路に使用することが出来イ〕。
第1図は従来のヒスプリシス回路、第2図は第1図に使
用した(−へ408 NANI)ゲートの回路図、第;
3図は第1図に使用する波形図、第4図は本発明の第1
の実施例を示1−回路図、第5図は本発明の第2の実施
例を示す回路図、第6図は各部の波形図、第7図は本冗
明の第13の実施例を示す回路1ン1、第8図は本発明
の第11の実施例を示す回路図、第9)図は本発明の第
5の実施例を示づ一回1烙図、第10図は本発明の第6
の実施例を示−づ−回路図である。 1’、+ 、 2.’3 、 :37・・入力端子、
211 、 :(、l 、−18・出力端イ、1)i、
22,28,3tl、3+ 、II0.旧、旧、40・
・・・12チヤンネル八IO8+・” ト; l” 、 円、2(1,21,2!l、:33,42./1:3.
II5.・17・・・・NチートンネルへII8 ト
”l弓T。 Ifi 、 26.38・電源電位入力端子、17 、
’77 、 :39・・・グランド電位入力端子、3
’i + 50・・・Nチャンネルへ=I OS 、1
” l弓′1゛)゛ロック、:36 、 II9・・・
J〕チャンネネル OS J−II、 Tフ。7り、’
、)I 、 52 、53 、54・・・可変抵抗回路
。 第1図 第2図 第3図 1 : 第4図 第5図 第6図 第 250゜
用した(−へ408 NANI)ゲートの回路図、第;
3図は第1図に使用する波形図、第4図は本発明の第1
の実施例を示1−回路図、第5図は本発明の第2の実施
例を示す回路図、第6図は各部の波形図、第7図は本冗
明の第13の実施例を示す回路1ン1、第8図は本発明
の第11の実施例を示す回路図、第9)図は本発明の第
5の実施例を示づ一回1烙図、第10図は本発明の第6
の実施例を示−づ−回路図である。 1’、+ 、 2.’3 、 :37・・入力端子、
211 、 :(、l 、−18・出力端イ、1)i、
22,28,3tl、3+ 、II0.旧、旧、40・
・・・12チヤンネル八IO8+・” ト; l” 、 円、2(1,21,2!l、:33,42./1:3.
II5.・17・・・・NチートンネルへII8 ト
”l弓T。 Ifi 、 26.38・電源電位入力端子、17 、
’77 、 :39・・・グランド電位入力端子、3
’i + 50・・・Nチャンネルへ=I OS 、1
” l弓′1゛)゛ロック、:36 、 II9・・・
J〕チャンネネル OS J−II、 Tフ。7り、’
、)I 、 52 、53 、54・・・可変抵抗回路
。 第1図 第2図 第3図 1 : 第4図 第5図 第6図 第 250゜
Claims (1)
- 入力端子と、該入力端子にゲートを共通に接続しソース
・トレイン回路を内列に接続1−る1対の相補特性のへ
=I OS +−ランジスタと、nij記ソース・トレ
イン回路に直列に挿入される可変抵抗回路と、ノース・
トレイン回路とiiJ変抵抗抵抗回路直列回路に連凧−
づ−る電源手段と、前記1苅のMO8l−ランジスタの
ノース・トレイン回路の接続点に結合−J−イ)出力端
子と、該出力端子の電位にflEって前記iiJ変抵抗
抵抗回路lill 1i111−J−ろ手段とをイ11
−1前記6」変抵抗回路の制御を介して入力アナログ信
号と出力2植信号との間にヒステリシス特性を具備せし
めることを41徴と−づ−ろヒステリシス回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11995482A JPS5911031A (ja) | 1982-07-12 | 1982-07-12 | ヒステリシス回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11995482A JPS5911031A (ja) | 1982-07-12 | 1982-07-12 | ヒステリシス回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5911031A true JPS5911031A (ja) | 1984-01-20 |
Family
ID=14774306
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11995482A Pending JPS5911031A (ja) | 1982-07-12 | 1982-07-12 | ヒステリシス回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5911031A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60254911A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 相補型misトランジスタのヒステリシス回路 |
JPS62136914A (ja) * | 1985-12-10 | 1987-06-19 | Citizen Watch Co Ltd | シユミツトトリガ回路 |
JPH05191260A (ja) * | 1992-01-09 | 1993-07-30 | Mitsubishi Electric Corp | 入力回路 |
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1982
- 1982-07-12 JP JP11995482A patent/JPS5911031A/ja active Pending
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