JPS5910261A - 半導体論理回路装置 - Google Patents
半導体論理回路装置Info
- Publication number
- JPS5910261A JPS5910261A JP58112864A JP11286483A JPS5910261A JP S5910261 A JPS5910261 A JP S5910261A JP 58112864 A JP58112864 A JP 58112864A JP 11286483 A JP11286483 A JP 11286483A JP S5910261 A JPS5910261 A JP S5910261A
- Authority
- JP
- Japan
- Prior art keywords
- source
- region
- drain
- type impurity
- regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は半導体論理回路装置の改良に関する。
［発明の技術的背景とその問題点］
近年半導体メモリの開発が急速に進んでおり、そのなか
でもランダム・アクセス・メモリ（Ｒａｎｄｏｍ ａｃ
ｃｅｓｓ ｍｅｍｏｒｙ略してＲＡＭ）の大容量化、高
速化は目覚ましいものがある。それと共に読み出し専用
のリード・オンメモリ（Ｒｅａｄ ｏｎｌｙｍｅｍｏｒ
ｙ略してＲＯＭ）も特定の分野では相当な需要が高まっ
て来た。この分野としてはコード変換用や電卓の機能追
加用、計算機の周辺機器用等色々ある。此等の用途に応
じて特定の内容を持ったＲＯＭを開発しなければならず
、夫々には互換性がない欠点がある。
でもランダム・アクセス・メモリ（Ｒａｎｄｏｍ ａｃ
ｃｅｓｓ ｍｅｍｏｒｙ略してＲＡＭ）の大容量化、高
速化は目覚ましいものがある。それと共に読み出し専用
のリード・オンメモリ（Ｒｅａｄ ｏｎｌｙｍｅｍｏｒ
ｙ略してＲＯＭ）も特定の分野では相当な需要が高まっ
て来た。この分野としてはコード変換用や電卓の機能追
加用、計算機の周辺機器用等色々ある。此等の用途に応
じて特定の内容を持ったＲＯＭを開発しなければならず
、夫々には互換性がない欠点がある。
この「決められた用途に応じ九Ｒ，ＯＭを開発するコと
言う事柄をｌ）ＬＯＭに内容を書き込む１に考えるとＲ
ＡＭに比べてＲＯＭは膨大な書き込み時間を必要とする
。しかし換言すれば一度書キ込まれた内容は電源等に関
係なく、半永久的に保持されると言うＲＡＭにはない利
点を持つことになる。従って上記の利薇を生かして行く
には前述の書き込み時間を極力短くすることが重要とな
る。
言う事柄をｌ）ＬＯＭに内容を書き込む１に考えるとＲ
ＡＭに比べてＲＯＭは膨大な書き込み時間を必要とする
。しかし換言すれば一度書キ込まれた内容は電源等に関
係なく、半永久的に保持されると言うＲＡＭにはない利
点を持つことになる。従って上記の利薇を生かして行く
には前述の書き込み時間を極力短くすることが重要とな
る。
現在実施されている前記書き込み手段としては大別して
２通りある。即ち、第１の方法は完成したＲＯＭのチッ
プに電気的手段を使用して書き込む方法で、第２の方法
はＲＯＭのチップ製造工程中に書き込む方法である。そ
して上記第１の方法では書き込んだ内容を消去すること
も可能かものもあり、これはシステムが完成しない時期
に検討を加えながらＲＯＭの内容を決定し得るので大変
有利となる。しかしその反面書き込み、消去専用の装置
を必要とし且つ、個別に一つづつ書き込まねばなら々い
ので量産性に欠は経済的に不利となる。一方、第２の方
法では書き込み時間も長く、消去も不可能であるが、一
度決定された内容のＲＯＭを作る時は一度に多量に書き
込み得るため量産性に富む利へを持っている。更にこの
第２の方法は製造工程中使用する写真蝕刻用マスク（以
後マスクと呼ぶ）を変更することにより書き込みを行う
ので、一般にはマスクＲＯＭと呼ばれているがどの段階
の工程におけるマスクを変更して書き込むかにより所望
のＲＯＭが完成する迄の所要時間が相当変わる。従って
マスクＲＯＭを作成するに当っては任意の内容を有する
ＲＯＭを完成する迄の期間を短縮するためにどの工程の
マスクを使用して書き込みを行うかが重要な点となる。
２通りある。即ち、第１の方法は完成したＲＯＭのチッ
プに電気的手段を使用して書き込む方法で、第２の方法
はＲＯＭのチップ製造工程中に書き込む方法である。そ
して上記第１の方法では書き込んだ内容を消去すること
も可能かものもあり、これはシステムが完成しない時期
に検討を加えながらＲＯＭの内容を決定し得るので大変
有利となる。しかしその反面書き込み、消去専用の装置
を必要とし且つ、個別に一つづつ書き込まねばなら々い
ので量産性に欠は経済的に不利となる。一方、第２の方
法では書き込み時間も長く、消去も不可能であるが、一
度決定された内容のＲＯＭを作る時は一度に多量に書き
込み得るため量産性に富む利へを持っている。更にこの
第２の方法は製造工程中使用する写真蝕刻用マスク（以
後マスクと呼ぶ）を変更することにより書き込みを行う
ので、一般にはマスクＲＯＭと呼ばれているがどの段階
の工程におけるマスクを変更して書き込むかにより所望
のＲＯＭが完成する迄の所要時間が相当変わる。従って
マスクＲＯＭを作成するに当っては任意の内容を有する
ＲＯＭを完成する迄の期間を短縮するためにどの工程の
マスクを使用して書き込みを行うかが重要な点となる。
次に絶縁ゲート電界効果トランジスタ（以後ＩＧＦＥＴ
と呼ぶ）を使用してマスクＲＯＭを作る場合の従来の方
法について説明するが、その前に周知のＰチャンネルＩ
ＧＦＥＴのみを用いた集積回路の基本的製造工程を第１
図によって簡単に説明する。
と呼ぶ）を使用してマスクＲＯＭを作る場合の従来の方
法について説明するが、その前に周知のＰチャンネルＩ
ＧＦＥＴのみを用いた集積回路の基本的製造工程を第１
図によって簡単に説明する。
即ち、第１図（ａ）は拡散工程で、ｎ型シリコン基体α
Ｄの主表面に設けられた酸化珪素被膜（１２＋の所望位
置に拡散用開孔ａｓ 、 Ｃ１４）をそれぞれ設け、と
の開孔０３） 、 （１４）よりＰ型不純物を基体内に
ドープして対型ソース領域（Ｉ５）及びドレイン領域０
υを形成する。
Ｄの主表面に設けられた酸化珪素被膜（１２＋の所望位
置に拡散用開孔ａｓ 、 Ｃ１４）をそれぞれ設け、と
の開孔０３） 、 （１４）よりＰ型不純物を基体内に
ドープして対型ソース領域（Ｉ５）及びドレイン領域０
υを形成する。
同図（ｂ）は酸化工程で、前記ソース領域ｏ５）及びド
レイン領域ａＯの表面上に酸化珪素被膜（＋２１を形成
する。
レイン領域ａＯの表面上に酸化珪素被膜（＋２１を形成
する。
同図（Ｃ）はゲート酸化用穴あけ工程で、前記ソース領
域０５１とドレイン領域（１６）との間の酸化珪素被膜
αりを除去し、ゲート酸化用の開孔０ηを形成する。同
図（ｄ）はゲート酸化工程で、前記開孔ａηより露出し
たシリコン基体０１）表面にゲート酸化被膜即ち絶縁層
０８１を形成する。同図（ｅ）はコンタクト用の穴あけ
工程で、前記ソース領域゛０５）及びドレイン領域０６
）上の酸化珪素被膜０りを除去し、コンタクト用の開孔
０及びＱσをそれぞれ形成する。同図（０は導電膜形成
工程で、前記開孔より露出したソース領域０９及びドレ
イン領域（ｌｆｉｌにそれぞれソース導電層Ｑυ及びド
レイン導ｔ ｉ ａｚ 、並びにゲート絶縁層（＋８１
上にゲート導電層（ハ）を形成し完成する。
域０５１とドレイン領域（１６）との間の酸化珪素被膜
αりを除去し、ゲート酸化用の開孔０ηを形成する。同
図（ｄ）はゲート酸化工程で、前記開孔ａηより露出し
たシリコン基体０１）表面にゲート酸化被膜即ち絶縁層
０８１を形成する。同図（ｅ）はコンタクト用の穴あけ
工程で、前記ソース領域゛０５）及びドレイン領域０６
）上の酸化珪素被膜０りを除去し、コンタクト用の開孔
０及びＱσをそれぞれ形成する。同図（０は導電膜形成
工程で、前記開孔より露出したソース領域０９及びドレ
イン領域（ｌｆｉｌにそれぞれソース導電層Ｑυ及びド
レイン導ｔ ｉ ａｚ 、並びにゲート絶縁層（＋８１
上にゲート導電層（ハ）を形成し完成する。
さて、一般にマスクＲＯＭを形成する場合、この第１図
に示した工程において、希望する情報パターンに応１−
で、必要なＩＧＦＥＴ（以後実働■ＧＦＥＴと呼ぶ）と
不智なＩＧＦＥＴ（以後不動ＩＧＦＥＴと呼ぶ）を選択
的に形成することが可能な工程としては、（ａ） 、
（ｃ）及び（ｆ）工程があげられる。第２図、第４図及
び第６図はそれぞれこの（ａ）（Ｃ）及び（ｆ）工程に
おいてマスクを変更し、ｆｆＮパターンに応じて書き込
みを行ったマスクＲＯＭの要部の平面パターン図で、第
３図（ａ）、第５図（ａ）及び第７図（ａ）は、それぞ
れ第２図、第４図及び第６図のＡ −Ａ’線に沿う断面
図、第３図（ｂ）、第５図（ｂ）及び第７図（ｂ）は、
それぞれ第２図、第４図及び第６図のＢ−Ｂ’線に沿う
断面図である。これら図において、０りは酸化珪素被膜
、Ｑ５１はソース領域、ａｅはドレイン領域、α８１１
．αちはゲート線縁層、■υはソース導電層、（２渇は
ドレイン導電層、（ハ）１．Ｃ２３）２はゲート導電層
である。
に示した工程において、希望する情報パターンに応１−
で、必要なＩＧＦＥＴ（以後実働■ＧＦＥＴと呼ぶ）と
不智なＩＧＦＥＴ（以後不動ＩＧＦＥＴと呼ぶ）を選択
的に形成することが可能な工程としては、（ａ） 、
（ｃ）及び（ｆ）工程があげられる。第２図、第４図及
び第６図はそれぞれこの（ａ）（Ｃ）及び（ｆ）工程に
おいてマスクを変更し、ｆｆＮパターンに応じて書き込
みを行ったマスクＲＯＭの要部の平面パターン図で、第
３図（ａ）、第５図（ａ）及び第７図（ａ）は、それぞ
れ第２図、第４図及び第６図のＡ −Ａ’線に沿う断面
図、第３図（ｂ）、第５図（ｂ）及び第７図（ｂ）は、
それぞれ第２図、第４図及び第６図のＢ−Ｂ’線に沿う
断面図である。これら図において、０りは酸化珪素被膜
、Ｑ５１はソース領域、ａｅはドレイン領域、α８１１
．αちはゲート線縁層、■υはソース導電層、（２渇は
ドレイン導電層、（ハ）１．Ｃ２３）２はゲート導電層
である。
例えば、第１図（ａ）工程のマスクを変更して書き込み
をする場合、第２図及び第３図（ｂ）に示すように不動
ＩＧＦＥＴを構成したい場所のソース領域α最の突出部
α５１ａを除去し、一方、第２図及び第３図（ａ）に示
すように実働ＩＧＦＥＴを構成しだい場所のソース領域
Ｑ５１の突出部０５）ａをそのまま残存させるようにマ
スクを変え、ソース拡散用の開孔（１３）を設は且つソ
ース領域０最を形成する。しかしこの場合には、全工程
の最初に位置するためＲＯＭ完成迄には第１図（ｆ）の
工程迄が８娶と々り書き込み時間が長くなる。
をする場合、第２図及び第３図（ｂ）に示すように不動
ＩＧＦＥＴを構成したい場所のソース領域α最の突出部
α５１ａを除去し、一方、第２図及び第３図（ａ）に示
すように実働ＩＧＦＥＴを構成しだい場所のソース領域
Ｑ５１の突出部０５）ａをそのまま残存させるようにマ
スクを変え、ソース拡散用の開孔（１３）を設は且つソ
ース領域０最を形成する。しかしこの場合には、全工程
の最初に位置するためＲＯＭ完成迄には第１図（ｆ）の
工程迄が８娶と々り書き込み時間が長くなる。
又、第１図（Ｃ）工程のマスクを変更して書き込みをす
る場合、第４図及び第５図（ｂ）に示すように不動ＩＧ
ＦＥＴを構成したい場所は、ゲート酸化用の開孔０７）
２を設けず、第４図及び第５図（ａ）に示すように実働
ＩＧＦＥＴを構成したい場所にゲート酸化用の開孔０７
）１を設けるようにマスクを変えることになるが、不動
ＩＧＦＢＴのスレシュホールド電圧がある程度高くなる
だけでトランジスタを完全に削除したことにはならない
。したがって、使用条件によってはリーク電流が問題に
なる。
る場合、第４図及び第５図（ｂ）に示すように不動ＩＧ
ＦＥＴを構成したい場所は、ゲート酸化用の開孔０７）
２を設けず、第４図及び第５図（ａ）に示すように実働
ＩＧＦＥＴを構成したい場所にゲート酸化用の開孔０７
）１を設けるようにマスクを変えることになるが、不動
ＩＧＦＢＴのスレシュホールド電圧がある程度高くなる
だけでトランジスタを完全に削除したことにはならない
。したがって、使用条件によってはリーク電流が問題に
なる。
一方、第１図（０工程のマスクを変更して書き込みをす
る場合、第６図及び第７図（ｂ）に示すように不動ＩＧ
ＦＥＴを構成したい場所のゲート絶縁層０樽２上のゲー
ト導電層（２３） １を除去し、第６図及び第７図（ａ
）に示すように、実働ＩＧＦＥＴを構成−したい場所の
ゲート絶縁層（１８１１上にゲート導電層（ハ）、を残
すようにマスクを変更することになる。しかしこの場合
は、第１図（ｆ）工程以降の所要時間で済むので（→、
（Ｃ）工程での書き込みに比べれば極めて短くなる利薇
を持っているが、本来チャンネルとなるべき領域に何の
方策も加えられないだめにソース領域ならびにドレイン
領域間に起るリーク電流が問題となる。
る場合、第６図及び第７図（ｂ）に示すように不動ＩＧ
ＦＥＴを構成したい場所のゲート絶縁層０樽２上のゲー
ト導電層（２３） １を除去し、第６図及び第７図（ａ
）に示すように、実働ＩＧＦＥＴを構成−したい場所の
ゲート絶縁層（１８１１上にゲート導電層（ハ）、を残
すようにマスクを変更することになる。しかしこの場合
は、第１図（ｆ）工程以降の所要時間で済むので（→、
（Ｃ）工程での書き込みに比べれば極めて短くなる利薇
を持っているが、本来チャンネルとなるべき領域に何の
方策も加えられないだめにソース領域ならびにドレイン
領域間に起るリーク電流が問題となる。
［発明の目的］
本発明は上記欠点を除去した新規々半導体論理回路装置
を提供するもので、特に半導体基体に形成さ・れる半導
体素子の特性を損わず且つＲＯＭの書き込み時間を大巾
に短縮しようとするものである。
を提供するもので、特に半導体基体に形成さ・れる半導
体素子の特性を損わず且つＲＯＭの書き込み時間を大巾
に短縮しようとするものである。
し発明の概要］
即ち、半導体基体表面に条帯のソース及びドレイン領域
を互いに平行離間して形成し、このソース及びドレイン
領域にそれぞれソース及びドレイン導電層を形成し、こ
のソース・ドレイン領域間の選択された半導体基体表面
上にゲート絶縁層を形成し、前記ソース及びドレイン領
域の少くとも一方の領域との間にゲート絶縁層を露出さ
せるようにゲート絶縁層上にゲート導電層を設ける。そ
して実働ＩＧＦＥＴを構成するために、前記ゲート絶縁
層のうち選択されたものにおけるゲート絶縁層の露出部
を介してその直下の半導体基体表面にソース及びドレイ
ン領域と同導電型不純物を注入し、一端がゲート導電層
と隙間を形成する領域に接続し、他端が前記ゲート導電
層端下まで延びる同導電型不純物領域を形成し、その不
純物領域をソース又はドレイン領域の一部とすることに
より実働ＩＧＦＥＴを構成する。
を互いに平行離間して形成し、このソース及びドレイン
領域にそれぞれソース及びドレイン導電層を形成し、こ
のソース・ドレイン領域間の選択された半導体基体表面
上にゲート絶縁層を形成し、前記ソース及びドレイン領
域の少くとも一方の領域との間にゲート絶縁層を露出さ
せるようにゲート絶縁層上にゲート導電層を設ける。そ
して実働ＩＧＦＥＴを構成するために、前記ゲート絶縁
層のうち選択されたものにおけるゲート絶縁層の露出部
を介してその直下の半導体基体表面にソース及びドレイ
ン領域と同導電型不純物を注入し、一端がゲート導電層
と隙間を形成する領域に接続し、他端が前記ゲート導電
層端下まで延びる同導電型不純物領域を形成し、その不
純物領域をソース又はドレイン領域の一部とすることに
より実働ＩＧＦＥＴを構成する。
このようにソース及びドレイン領域と同導電型不純物を
注入する工程の追加によってＲＯＭ装置の内容の書き込
みが可能となり、前記第１図（ｆ）工程迄はＲＯＭの内
容に関係なく製造することが可能となった。
注入する工程の追加によってＲＯＭ装置の内容の書き込
みが可能となり、前記第１図（ｆ）工程迄はＲＯＭの内
容に関係なく製造することが可能となった。
［発明の実施例］
次に本発明を第３図に示した実施例により詳述する。先
ずｎ型半導体シリコン基体に種々の工程を加えるが、一
部工程を除き第１図にした工程と基本的に同じであり、
その同じ工程については第１図を用いて説明する。
ずｎ型半導体シリコン基体に種々の工程を加えるが、一
部工程を除き第１図にした工程と基本的に同じであり、
その同じ工程については第１図を用いて説明する。
先ず第１図（ａ）に示すように、ｎ型シリコン基体０υ
の主表面に酸化珪素被膜０７Ｊを被着した後、通常の写
真蝕刻法（以後ＰＥＰと呼ぶ）によりこの被膜の所望位
置に互いに離間したほぼ平行な複数条の拡散用の開孔（
１３） 、 （１４）を設け、シリコン基体０１）を露
出させる。次にこの開孔０：ｑ） 、 ＨからＰ型不純
物を基体内にドープしてＰ型領域即ちソース領域（１５
１及びドレイン領域（１６）を形成する。このソース領
域Ｑ５１及びドレイン領域Ｏｅは、第８図及び第９図に
示すように、互いに離間したほぼ平行の条帯をなしてい
る。
の主表面に酸化珪素被膜０７Ｊを被着した後、通常の写
真蝕刻法（以後ＰＥＰと呼ぶ）によりこの被膜の所望位
置に互いに離間したほぼ平行な複数条の拡散用の開孔（
１３） 、 （１４）を設け、シリコン基体０１）を露
出させる。次にこの開孔０：ｑ） 、 ＨからＰ型不純
物を基体内にドープしてＰ型領域即ちソース領域（１５
１及びドレイン領域（１６）を形成する。このソース領
域Ｑ５１及びドレイン領域Ｏｅは、第８図及び第９図に
示すように、互いに離間したほぼ平行の条帯をなしてい
る。
次に第１図（ｂ）に示すように、そのソース領域０５）
及びドレイン領域（１６）の表面上に通常の酸化法によ
り酸化珪素被膜α２を形成する。
及びドレイン領域（１６）の表面上に通常の酸化法によ
り酸化珪素被膜α２を形成する。
しかる後、第１図（Ｃ）に示すように、ＰＥＰ法により
選択されたソース領域α９とドレイン領域（１６）との
間の酸化珪素被膜ａツを除去し、ゲート酸化用の開孔０
η５．ａη２を形成する。この開孔０７）１．＜１η２
は第８図及び第９図に示すように、それぞれソース・ド
レイン領域０５１．α０間の選択されたシリコン基体０
１）並びに領域（１５１、（１（ｉ）の一部表面を露出
するように形成する。
選択されたソース領域α９とドレイン領域（１６）との
間の酸化珪素被膜ａツを除去し、ゲート酸化用の開孔０
η５．ａη２を形成する。この開孔０７）１．＜１η２
は第８図及び第９図に示すように、それぞれソース・ド
レイン領域０５１．α０間の選択されたシリコン基体０
１）並びに領域（１５１、（１（ｉ）の一部表面を露出
するように形成する。
次に第１図（ｄ）、第８図及び第９図に示すようにこの
各開孔０７）、 、Ｑη２より露出されたシリコン基体
０１）表面並びに領域ａｓ 、 ａｓの一部表面上にゲ
ート酸化膜即ち絶縁層（１８＋、 、Ｏｓ２をそれぞれ
形成する。
各開孔０７）、 、Ｑη２より露出されたシリコン基体
０１）表面並びに領域ａｓ 、 ａｓの一部表面上にゲ
ート酸化膜即ち絶縁層（１８＋、 、Ｏｓ２をそれぞれ
形成する。
しかる後第１図（ｅ）及び第８図に示すように、ＰＥＰ
法によりソース領域０９及びドレイン領域ａω上の酸化
珪素被膜０力にそれぞれコンタクト用の開孔Ｈ及び＋２
０１を形成する。
法によりソース領域０９及びドレイン領域ａω上の酸化
珪素被膜０力にそれぞれコンタクト用の開孔Ｈ及び＋２
０１を形成する。
次に第１図（ｆ）、第８図及び第９図に示すように開孔
０１及びα））より露出されたソース領域０９及びドレ
イン領域０（ｉ）にそれぞれソース導電層０υ及びドレ
イン導電層（２湯を形成し、更にゲート絶縁層Ｑ８１．
．（１８１２上にゲート導電層Ｃ２３，，２濠。を形成
する。このゲート４電層（２３）、 、（２３）２け第
８図及び第９図に示すように、例えばゲート絶縁層（１
＠１．０８）２と隣接した位置において、ソース（＊ｒ
ｉ域（１：〕及びドレイン領域（＋６１と交叉するよう
に設けられ、そしてソース領域（１５）とドレイン領域
（Ｈｉｌとの間において、その一部がソース・ドレイン
領域に沿って各ゲート絶縁層吐ｓ ｔＱ”２を横切って
それぞれ延在している。更にこのゲート導電層（ハ）１
．（ハ）２の延在部は、ここではソース領域馳並びにド
レイン領域ａＯとの間にそれぞれゲート絶縁層ｄｌ１９
１．０１９２の露出部を形成するように隙間を有してい
る。このゲート絶縁層０８１． 、ＱＩＣ２の露出部は
図示の如く左右対称に設ける必要は決ずしもない。
０１及びα））より露出されたソース領域０９及びドレ
イン領域０（ｉ）にそれぞれソース導電層０υ及びドレ
イン導電層（２湯を形成し、更にゲート絶縁層Ｑ８１．
．（１８１２上にゲート導電層Ｃ２３，，２濠。を形成
する。このゲート４電層（２３）、 、（２３）２け第
８図及び第９図に示すように、例えばゲート絶縁層（１
＠１．０８）２と隣接した位置において、ソース（＊ｒ
ｉ域（１：〕及びドレイン領域（＋６１と交叉するよう
に設けられ、そしてソース領域（１５）とドレイン領域
（Ｈｉｌとの間において、その一部がソース・ドレイン
領域に沿って各ゲート絶縁層吐ｓ ｔＱ”２を横切って
それぞれ延在している。更にこのゲート導電層（ハ）１
．（ハ）２の延在部は、ここではソース領域馳並びにド
レイン領域ａＯとの間にそれぞれゲート絶縁層ｄｌ１９
１．０１９２の露出部を形成するように隙間を有してい
る。このゲート絶縁層０８１． 、ＱＩＣ２の露出部は
図示の如く左右対称に設ける必要は決ずしもない。
次に希望する情報パターンに応じて実働ＩＧＦＥＴと下
潮Ｉ Ｇ Ｆ’ ＥＴを選択して形成する。例えば第８
図及び第９図に示すようにゲート絶縁層０８１１の部分
に実働ＩＧＦＥＴを構成し、ゲート絶縁層０８１２の部
分に下潮ＩＧＦＥＴを構成するように選択したと仮定す
ると、第８図及び第９図（ａ）に示すように、実働ＩＧ
ＦＢＴを構成するだめのゲート絶縁層Ｑ８１．の部分に
ソース領域（１５）及びドレイン領域θωと同導電型不
細物即ちＰ型不純物を例えば通常のイオン注入法により
照射し、ゲート絶縁層（１８１，。
潮Ｉ Ｇ Ｆ’ ＥＴを選択して形成する。例えば第８
図及び第９図に示すようにゲート絶縁層０８１１の部分
に実働ＩＧＦＥＴを構成し、ゲート絶縁層０８１２の部
分に下潮ＩＧＦＥＴを構成するように選択したと仮定す
ると、第８図及び第９図（ａ）に示すように、実働ＩＧ
ＦＢＴを構成するだめのゲート絶縁層Ｑ８１．の部分に
ソース領域（１５）及びドレイン領域θωと同導電型不
細物即ちＰ型不純物を例えば通常のイオン注入法により
照射し、ゲート絶縁層（１８１，。
の露出部を通してその直下のシリコン基体０１１表面に
Ｐ型不純物をドープしｐ−１−Ｂｙ不純細物域即ち第１
不純物領域Ｑ４） 、 １２２をそれぞれ形成する。即
ち第９図（ａ）に示すように、その第１不純物領域Ｑ（
イ）、（ハ）は一端がソース領域０！１９並びにドレイ
ン領域とそれぞれ接続し、他端がゲート導電層０階、の
延長部の側端部直下にまでそれぞれ延在する。そしてこ
の領域＠及び（ハ）は、ソース領域（１５）及びドレイ
ン領域０υの一部として働くため、ソース領域０５）
、 ＣＩ！４） 、 ドレイン領域ＱＢ） 、 Ｃ２
鴎、ゲート絶縁層０８１１、ゲート導電層Ｑ３）１とす
る実働ＩＧＦＥＴが構成される。
Ｐ型不純物をドープしｐ−１−Ｂｙ不純細物域即ち第１
不純物領域Ｑ４） 、 １２２をそれぞれ形成する。即
ち第９図（ａ）に示すように、その第１不純物領域Ｑ（
イ）、（ハ）は一端がソース領域０！１９並びにドレイ
ン領域とそれぞれ接続し、他端がゲート導電層０階、の
延長部の側端部直下にまでそれぞれ延在する。そしてこ
の領域＠及び（ハ）は、ソース領域（１５）及びドレイ
ン領域０υの一部として働くため、ソース領域０５）
、 ＣＩ！４） 、 ドレイン領域ＱＢ） 、 Ｃ２
鴎、ゲート絶縁層０８１１、ゲート導電層Ｑ３）１とす
る実働ＩＧＦＥＴが構成される。
一方、ゲート絶縁層（１ｇ＋２の部分には、ソース領域
Ｑ５１及びドレイン領域０６）と反対導電型不純物即ち
ｎ型不純物を照射し、ゲート絶縁層０８２の露出部分を
通してその直下のシリコン基体０１）表面にｎ型不純物
をドープし、ｎ型不純物領域即ち第２不純物領域（２６
’） 、 （２７）をそれぞれ形成する。即ち第９図（
ｂ）に示すように、その第２不純物領域（ハ）、（２力
は、一端がソース領域（１５）並びにドレイン領域ａω
と接続し、他端がゲート導電層ＱＪ２の延へ部の側端部
１ｕ下までそれぞれ延在する。しかしこの領域（ハ）、
（２ｎはソース領域Ｑ５１及びドレイン領域０６１とは
反対のｎ導電型であるため、ソース領域（１５）１
ドレイン領域α６）、ゲート絶縁層０８１２、ゲート導
電層（ハ）２とＩＧＦＥＴとしての構成をもつが、ソー
７０勺及びドレイン領域（１６）とゲート導電層（ハ）
２の延在部の側端部とは反対導電型の領域内、＠により
支切られて実働ＩＧＦＥＴは構成されず、単に下潮ＩＧ
ＦＥＴが構成されるに過ぎない。
Ｑ５１及びドレイン領域０６）と反対導電型不純物即ち
ｎ型不純物を照射し、ゲート絶縁層０８２の露出部分を
通してその直下のシリコン基体０１）表面にｎ型不純物
をドープし、ｎ型不純物領域即ち第２不純物領域（２６
’） 、 （２７）をそれぞれ形成する。即ち第９図（
ｂ）に示すように、その第２不純物領域（ハ）、（２力
は、一端がソース領域（１５）並びにドレイン領域ａω
と接続し、他端がゲート導電層ＱＪ２の延へ部の側端部
１ｕ下までそれぞれ延在する。しかしこの領域（ハ）、
（２ｎはソース領域Ｑ５１及びドレイン領域０６１とは
反対のｎ導電型であるため、ソース領域（１５）１
ドレイン領域α６）、ゲート絶縁層０８１２、ゲート導
電層（ハ）２とＩＧＦＥＴとしての構成をもつが、ソー
７０勺及びドレイン領域（１６）とゲート導電層（ハ）
２の延在部の側端部とは反対導電型の領域内、＠により
支切られて実働ＩＧＦＥＴは構成されず、単に下潮ＩＧ
ＦＥＴが構成されるに過ぎない。
［発明の効果］
このような構造を有するＲＯＭ装置４の特性を考える。
前述のようにＩＧＦＢＴのソース領域、ドレイン領域の
両方とゲート導電層間如はこ＼に形成されるべきチャン
ネルと同一の導電型を有する不純物が高濃度でドープさ
れるのでソース領域又はドレイン領域とゲート導電層間
の直列抵抗成分も殆んど無視できる。
両方とゲート導電層間如はこ＼に形成されるべきチャン
ネルと同一の導電型を有する不純物が高濃度でドープさ
れるのでソース領域又はドレイン領域とゲート導電層間
の直列抵抗成分も殆んど無視できる。
更にイオン注入法によってドープする時は特に高幅処理
が不要となるため、導電層の金属としてＡｅが従来通り
使用可能となるし、ゲート導電層、ソース領域、ドレイ
ン領域がセルファライン（ｓｅｌｆａｌｉｇｎｅ ）に
なる外、ドープに要する時間が短かい。
が不要となるため、導電層の金属としてＡｅが従来通り
使用可能となるし、ゲート導電層、ソース領域、ドレイ
ン領域がセルファライン（ｓｅｌｆａｌｉｇｎｅ ）に
なる外、ドープに要する時間が短かい。
またＩＧＦＥＴが必要な場所に、ＰチャンネルＩＧＦＥ
ＴではＰ型の不純物を、ｎチャンネル■ＧＦＥＴではｎ
型不純物をドープしてソース領域又はドレイン領域とし
て働く不純物領域を作成すればよく、この工程の追加に
よってＲＯＭ装置の内容の書み込みが可能となり、前記
第１図（ｆ）工程迄はＲＯＭの内容に関係なく製造する
ことが可能である等多くの利点を有する。
ＴではＰ型の不純物を、ｎチャンネル■ＧＦＥＴではｎ
型不純物をドープしてソース領域又はドレイン領域とし
て働く不純物領域を作成すればよく、この工程の追加に
よってＲＯＭ装置の内容の書み込みが可能となり、前記
第１図（ｆ）工程迄はＲＯＭの内容に関係なく製造する
ことが可能である等多くの利点を有する。
一方導電層の金属として拡散に必要な温度でも安定な金
属を使用すれば、第１．第２不純物領域形成は通常の拡
散によっても良い。
属を使用すれば、第１．第２不純物領域形成は通常の拡
散によっても良い。
ところで、上記実施例では、ＩＧＦＥＴが不要な場所に
ＰチャンネルＩＧＦＥＴではｎ型不純物を、ｎチャンネ
ルＩＧＦＥＴではＰ型の不純物を前記露出したゲート絶
縁被膜直下にドープし、とｔＬ［よりスレッシュホール
ド電圧を高くして使用電源電圧以内ではトランジスタと
して十分動作じないようにしているが、このよう々不純
物ドープを行わなくてもよいことは勿論である。
ＰチャンネルＩＧＦＥＴではｎ型不純物を、ｎチャンネ
ルＩＧＦＥＴではＰ型の不純物を前記露出したゲート絶
縁被膜直下にドープし、とｔＬ［よりスレッシュホール
ド電圧を高くして使用電源電圧以内ではトランジスタと
して十分動作じないようにしているが、このよう々不純
物ドープを行わなくてもよいことは勿論である。
又、前記実施例ではＰチャンネルによるＲＯＭの書き込
み方法を示したが当然ｎチャンネルによるＩ’ＬＯＭ又
は両者を組み合せたＣＭＯ８４０Ｍにも適用可能である
。
み方法を示したが当然ｎチャンネルによるＩ’ＬＯＭ又
は両者を組み合せたＣＭＯ８４０Ｍにも適用可能である
。
第１図（ａ）〜（ｆ）は従来の半導体論理回路装置の基
本的製造工程を示しだ工程断面図、第２図は従来の半導
体論理回路装置の一例を示す平面パターン図、第３図（
ａ）及び（ｂ）はそれぞれ第２図のＡ−Ａ’線及びＢ
−Ｂ’線に沿う断面図、第４図は従来の半導体論理回路
装置の他の例を示す平面パターン図、第５図（ａ）及び
（ｂ）はそれぞれ第４図のＡ −Ａ’線及びＢ −Ｂ’
線に清う断面図、第６図は従来の半導体論理回路装置の
更に他の例を示す平面パターン図、第７図（ａ）及び（
ｂ）はそれぞれ第６図のＡ −Ａ’線及びＢ −Ｂ’線
に沿う断面図、第８図は本発明に係る半導体論理回路装
置の一実施例の警部を示す平面パターン図、第９図（ａ
）及び（ｂ）はそれぞれＡ −Ａ’線及びＢ −Ｂ’線
に沿う断面図である。 １】・・・半導体基体、 １２・・・酸化珪素被膜、１
５・・・ソース領域、 １６・・ドレイン領域、１７０
，１７□ ・・・ゲート酸化用の開孔、１８、．１８゜
・・ゲート絶縁層、 １９ 、λ）・コンタクト用の開孔、 ２１・・・ソース導電１ｍ、 ２２・・・ドレイン導電
層、２′３１．′２３２ ・ゲート導電層、愕、２５
・・第１不純物領域、 あ、２′７・・第２不純物領域。 ず １ 図 ／ｆ Ｉｂ 下 ２ 図 輩 ３ 口 （久） Ｃｂ）ｎｔ
／ｇｚ軍 ４− 区 箪 テ 図 （λ） （ｂ） ず ６ 図 ′ｆ７ 図
本的製造工程を示しだ工程断面図、第２図は従来の半導
体論理回路装置の一例を示す平面パターン図、第３図（
ａ）及び（ｂ）はそれぞれ第２図のＡ−Ａ’線及びＢ
−Ｂ’線に沿う断面図、第４図は従来の半導体論理回路
装置の他の例を示す平面パターン図、第５図（ａ）及び
（ｂ）はそれぞれ第４図のＡ −Ａ’線及びＢ −Ｂ’
線に清う断面図、第６図は従来の半導体論理回路装置の
更に他の例を示す平面パターン図、第７図（ａ）及び（
ｂ）はそれぞれ第６図のＡ −Ａ’線及びＢ −Ｂ’線
に沿う断面図、第８図は本発明に係る半導体論理回路装
置の一実施例の警部を示す平面パターン図、第９図（ａ
）及び（ｂ）はそれぞれＡ −Ａ’線及びＢ −Ｂ’線
に沿う断面図である。 １】・・・半導体基体、 １２・・・酸化珪素被膜、１
５・・・ソース領域、 １６・・ドレイン領域、１７０
，１７□ ・・・ゲート酸化用の開孔、１８、．１８゜
・・ゲート絶縁層、 １９ 、λ）・コンタクト用の開孔、 ２１・・・ソース導電１ｍ、 ２２・・・ドレイン導電
層、２′３１．′２３２ ・ゲート導電層、愕、２５
・・第１不純物領域、 あ、２′７・・第２不純物領域。 ず １ 図 ／ｆ Ｉｂ 下 ２ 図 輩 ３ 口 （久） Ｃｂ）ｎｔ
／ｇｚ軍 ４− 区 箪 テ 図 （λ） （ｂ） ず ６ 図 ′ｆ７ 図
Claims (1)
- 半導体基体主表面に互いに離間形成されたソース及びド
レイン領域と、このソース及びドレイン領域にそれぞれ
接続されたソース及びドレイン導電層と、このソース・
ドレイン領域間の選択された前記半導体基体表面上に形
成されたゲート絶縁層と、このゲート絶縁層上に設けら
れ員つ前記ソース及びドレイン領域の少くとも一方の領
域との間にゲート絶縁層を露出させる如く隙間を形成す
るゲート導電Ｎｌｉ、Ｘ−１少く２も実働絶縁ゲート型
電界効果トランジスタを構成するために、前記ゲート絶
縁層のうち選択されたものにおけるゲート絶縁層の露出
部を介してその直下の前記半導体基体表面に設けられ、
一端が前記ゲート導電層と隙間を形成する領域に接続さ
れ、他端が前記ゲート導１ｔｌ一端下まで延在し腓つソ
ース及びドレイン領域と同導電型を有する不純物領域と
を具備した半導体論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112864A JPS5910261A (ja) | 1983-06-24 | 1983-06-24 | 半導体論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112864A JPS5910261A (ja) | 1983-06-24 | 1983-06-24 | 半導体論理回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49110032A Division JPS605062B2 (ja) | 1974-09-26 | 1974-09-26 | 半導体論理回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5910261A true JPS5910261A (ja) | 1984-01-19 |
Family
ID=14597434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58112864A Pending JPS5910261A (ja) | 1983-06-24 | 1983-06-24 | 半導体論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5910261A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60769A (ja) * | 1983-06-17 | 1985-01-05 | Hitachi Ltd | 半導体メモリの製造方法 |
| JPS62248251A (ja) * | 1986-04-22 | 1987-10-29 | Nec Corp | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5137578A (ja) * | 1974-09-26 | 1976-03-29 | Tokyo Shibaura Electric Co | |
| JPS5375781A (en) * | 1976-12-14 | 1978-07-05 | Standard Microsyst Smc | Method of producing mos semiconductor circuit |
-
1983
- 1983-06-24 JP JP58112864A patent/JPS5910261A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5137578A (ja) * | 1974-09-26 | 1976-03-29 | Tokyo Shibaura Electric Co | |
| JPS5375781A (en) * | 1976-12-14 | 1978-07-05 | Standard Microsyst Smc | Method of producing mos semiconductor circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60769A (ja) * | 1983-06-17 | 1985-01-05 | Hitachi Ltd | 半導体メモリの製造方法 |
| JPS62248251A (ja) * | 1986-04-22 | 1987-10-29 | Nec Corp | 半導体記憶装置 |
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