JPS5894228A - Two-phase clock pulse generating circuit - Google Patents

Abstract

PURPOSE:To obtain a two-phase clock pulse generator which has high reliability, and is easily designed, by preventing the two-phase clock pulses from being set at significant levels at one time with use of an inverter, R-SFF circuit, delaying circuit and a logical circuit. CONSTITUTION:A single-phase clock pulse phi is applied to the input of an inverter 81 as the input signal. The output of the inverter 81 and the pulse phi are fed to an R-SFF circuit comprising NAND gates 83 and 82. Thus two-phase clock pulses (c) and (d) are obtained and then supplied to an end of the NOR gates 85 and 84 respectively. At the same time, the pulse (d) is supplied to the other end of the gate 85 via an inverter 86, and the pulse (d) is supplied to the other end of the gate 84 via inverters 86 and 87. Then two-phase clock pulses (g) and (h) which are not set at significant levels at one time are obtained from both output terminals of the gates 84 and 85. Such circuit is designed easily for integration and excels in reliability since no adjustment is required.

Description

【発明の詳細な説明】 この発明は一相のクロ，クノクルスから互いに同一レベ
ルとなる期間の存在しない二相のクロ、り・９ルスを得
る二相クロ，り・臂ルス発生回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a two-phase black pulse generation circuit which obtains two phase black pulses, which do not have periods of being at the same level, from one phase black pulses.

発明の技術的背景とその問題点 一般にディノタルシステムはその動作を容易にするため
に、基本となるクロック・ンルスが入力されこのクロッ
ク・？ルスに一１朗して駆動される一合が多い。Technical Background of the Invention and Problems Therein Generally, in order to facilitate the operation of a dinotal system, a basic clock signal is input. There are many matches that are driven by Luz.

第１図は一相のクロック・９ルスφが供給されこの一相
のクロック・９ルスφから二相のクロ。In FIG. 1, a one-phase clock with nine pulses φ is supplied, and two-phase clocks are generated from this one-phase clock with nine pulses φ.

クツ譬ルスφ１　、φ！を得る従来の二相クロ、り・豐
ルス発生回路を示す構成図である。第１図において１は
イン・イータでこのインバータ１の入力端には一相のク
ロ、り・ンルスφが人力信号として与えられる。そして
この入力１ｇ号を直接二相のクロック／４ルスのうちの
一方のクロ、り・９ルスφ１　とし、上記インバータ１
の反転信号を他方のクロック・！ルスφ意としている。Shoes parable φ1, φ! FIG. 2 is a configuration diagram showing a conventional two-phase black, red, and blue pulse generation circuit. In FIG. 1, reference numeral 1 denotes an inverter, and a one-phase clock signal φ is applied to the input terminal of the inverter 1 as a human input signal. Then, this input 1g is directly used as one of the two-phase clocks/4 pulses, φ1, and the inverter 1
The inverted signal of the other clock ! Rus φ is my intention.

すなわち上６己クロック・ンルスφ１およびφ重が二相
クロ、り・ｆルスとなるものである。第２図は上装置１
図に示す二相クロックツ？ルス発生回路に訃ける出力１
ｇ号（クロック／４ルスφｌ　、φ２　）の理想的な状
仲、すなわちイン・イータ１に遅延時間がないときの両
ｆｇ号を示すタイイングチヤードである。In other words, the upper clock pulses φ1 and φ are two-phase clock pulses. Figure 2 shows upper device 1.
The two-phase clocks shown in the figure? Output 1 that is lost to the pulse generation circuit
This is a tying chart showing both fg signals in an ideal state of g signals (clock/4 pulses φl, φ2), that is, when there is no delay time in in eta 1.

第３図はディノタルシステムの一例として１ビ、トシフ
トレノスタを示す構成図で、第３図において３１はトラ
ンスＺ、ゾ舊ンｒ−トである。このトランスミツシ替ン
ｒ−）Ｊｌ　のドレイン（ソース）Ｋはイン・９−夕３
１が接続され、さらにこのインバータ３３の出力端はト
ランスミツシ冒ンｒ−）　３ｍのソース（ドレイン）ニ
接続される。またこのトランスミ、ンッンｙ　−ト３１
のドレイン（ソース）はインバータ３４に接続される。FIG. 3 is a block diagram showing a 1-bit shift shifter nostar as an example of the Dinotal system. In FIG. 3, numeral 31 indicates a transformer Z and a zone r-to. The drain (source) K of this transmissive switch r-) Jl is in.
1 is connected, and the output terminal of this inverter 33 is connected to the source (drain) of the transmitter 3m. Also, this transmi...
The drain (source) of is connected to the inverter 34.

そして上記トランスミ、シ菖ンｒ−ト３．のソース（ド
レイン）には入力信号Ａが供給されると共にインバータ
３４からは出力１言号Ｅを得るようになっている。さら
に上記トランスミ、シ胃ンｌ”　　）　３１　のｒ−ト
には前記第１図に示す回路から得られるクロ、クノヤル
スφ１が供給されると共に、上記トランスミ。And the above-mentioned transmission, sheet r-to 3. An input signal A is supplied to the source (drain) of the inverter 34, and one output word E is obtained from the inverter 34. Further, to the r-t of the above-mentioned transmitter 31, the black cylindrical wire φ1 obtained from the circuit shown in FIG. 1 is supplied, and the above-mentioned transmitter.

シＢンｒ−トＪｓにはクロ、クツ９ルスφ、カ供給され
る。すなわち、第３図に示す１ビ、トンフトレノスタを
前記二相のクロ、り・９ルスφｌ。Black shoes, shoes 9rus φ, and power are supplied to the sheet Br-to Js. That is, the two-phase black, 9-rus φl shown in FIG.

φりで駆動する場合、トランスミー１　／　＋ｗングー
ト３Ｉのソース（ドレイン）に人力信号として第４図に
示すような１号Ａを入力すると、両トランスミツシ３ン
ｒ　　）　３＋　　、　３ｍ　ハ各クロ。When driving with φ, when No. 1 A as shown in Fig. 4 is input as a human input signal to the source (drain) of the transmis- sion 1/+w group 3I, both transmissive pins r) 3+, 3m c each .

り・ぐルスφ１　、φ露の立ち上φに同期して信号を読
み取り、この結果インバータ３４からは上記入力信号Ａ
に対して両クロ、り・セル２φ１　。The signal is read in synchronization with the rise of φ1 and φ1, and as a result, the above input signal A is output from the inverter 34.
For both black and cell 2φ1.

φ雪よりも１ビ、ト分遅れた（ゴ号Ｅが得られる。φYuki was 1 bit later than G (go E was obtained).

なお・１４図中「河号Ｂはトランスミッシ璽ンケ９−ト
３１のドレイン（ノース）Ｉｔ１力信号、哨号Ｃはイン
バータ３倉の出力１ｇ号、信号りはトランスミ、シ曹ン
デート３１のドレイン（ソース）出力信号をそれぞれ示
す。ｈ・くしてこの１ビツトンフトレノスタは東宮動作
を行なうことになる。In addition, in Figure 14, "The river number B is the drain (north) It1 power signal of the transmitter connector 9-31, the signal number C is the output 1g of the inverter 3 rack, and the signal is the drain of the transmitter connector 31. (Source) Output signals are shown respectively.H. Therefore, this 1-bit futon star performs the Togu operation.

上記説明では前記用ｌし１に示す二相クロ、り・９ルス
発生回路におけるイン−９−夕１には遅延時間がないも
のとしたが、実際には第５図に示すようにクロ、り・９
ルスφ監　とφ２にはインバータの遅延時間Ｏにより共
に藺しくルとなる期間がある。すなわちクロック・マル
スφ１　、φ３には・母ルスの敵なりが生じることにな
る。このように・９ルスの重なりの生じた二相のクロッ
ク・？ルスφｌ　、φ、を用いて上記第３図に示すｌビ
ットンフトレノスタを駆動すると、第５凶に示すように
１ｇ号Ｅは人力信号Ａ　Ｋ　ｉＩ　して両クロ、り・！
ルスφｌ　、φ、のほぼ半ビットに相当する時間Ｐだけ
遅れたものとしかならない。すなわち、この場合ｌビ、
トシフトレノスタとしては動作しないことになる。（こ
の場合、二相のクロック・母ルスφ！　、φ３の高レベ
ル１１１１１ニおける改なり部分の時間Ｏは、第３図の
イン・９−タＪ２１Ｊ４の遅延時間よりも大きりものと
する。）すなわち、第１図に示す従来の二相クロ、り・
譬ルス発生回路は上記のよう彦両クロック・９ルスφ１
　、φ冨の高レベル側における重なりを防止するために
イン・ぐ−夕１の設計や配線設計などを考１ギする必要
があるなどの欠点があった。In the above explanation, it is assumed that there is no delay time in the input 9-1 in the two-phase black and white pulse generation circuit shown in FIG. ri・9
There is a period in which the signals φ and φ2 are both abnormally low due to the delay time O of the inverter. In other words, the clock Mars φ1 and φ3 become enemies of the mother Mars. In this way, a two-phase clock with 9 overlapping clocks. When the l Bitton Futrenostar shown in FIG.
The signals φl and φ are only delayed by a time P corresponding to approximately half a bit of the pulses φl and φ. That is, in this case l bi,
This means that it will not work as a shift shifter. (In this case, the time O of the change in the high level 11111 of the two-phase clock mother pulse φ! and φ3 is assumed to be larger than the delay time of the inverter J21J4 in FIG. 3. ) In other words, the conventional two-phase chromatography shown in Fig.
The pulse generation circuit has two clocks and 9 pulses φ1 as shown above.
, the disadvantage is that it is necessary to take into consideration the design of the wiring 1 and the wiring design in order to prevent overlapping on the high level side of φ.

一方上記二相のクロ、７り・９ルスφ１　、φ３に重な
りがある場合に、この重さなりを両クロック・？ルスφ
１　、φ、が供給されるシステム側で補償するとき、例
えば前記第３図に示すｌビノトシフトレノスタの場合に
は、インバータ３□。On the other hand, if there is an overlap between the two phases of black, 7 and 9, φ1 and φ3, this overlap can be calculated as both clocks and ? Rus φ
1, φ, is compensated on the side of the system to which the inverter 3□ is supplied.

３４の遅延時間を両クロック・Ｐルスφｌ　、φ３の１
なり時間よりも大きくするなどの設計が会費となり、こ
の結果システムにおける素子数が増大する等の欠点があ
る。The delay time of 34 is set to both clocks, P pulse φl, 1 of φ3.
Designing the system to be larger than the current time requires a fee, and as a result, there are drawbacks such as an increase in the number of elements in the system.

そのため、さらに従来は第６図に示すような二相クロ、
り・！ルス発生回路が考えられた。第６図において、ｎ
個（偶数１固）のインバータ６１１＋６１１’・・６１
ｎが直列接続される。このイン・櫂−夕のうち最後段の
イン・ぐ−夕６１ｎの出力端はアンドｆ　　）　６　ｚ
およびノア’ｒ’　　）　６　Ｂに接続される。そして
このアンド？−トロ２およびノアｌ’　−トロ　ｓの各
々の他の入力端と上記イン・９−夕のうち最前段のイン
バータ６１．の入力端にはクロックツ９ルスφが供給さ
れる。Therefore, conventionally, two-phase chromatography as shown in Fig. 6,
the law of nature·! A pulse generation circuit was considered. In Figure 6, n
(even number 1) inverters 611+611'...61
n are connected in series. The output terminal of the last stage of the input paddles 61n is ANDf) 6 z
and Noah 'r' ) 6 connected to B. And this and? - the other input terminals of each of the inverters 61 and 9 and the inverter 61. A clock signal φ is supplied to the input terminal of the clock signal φ.

すなわち、第６１ｉＺｌに示す二相クロ、り・セルス発
生回路ではｎ個のインバータ６目〜６１ｎの遅延時間を
利用して、第７図に示すように二相のクロ、り・（ルス
φｌ　とφ３に高レベル信号の存在しないオフセット時
間Ｑを設定し両りロックツ臂ルスφ１　、φ、の高レベ
ル側における重なりを防止するようにしている。なお第
７図中信号Ｓはｎ個のイン・ぐ−タ６目〜６１ｏの最後
段のインバータ６！。の出力信号である。上記第６ｖに
示す二相クロックツ平ルス発生回路では、ｎｌ−のイン
ノ々−夕６１１〜６１！１における遅延時間の制御が困
難で、この二相クロ、クツ平ルス発生回路を集積回路化
した場合に上記遅延時間のバラツキが多くなり製造の歩
留まり低下と共に信頼性も低くなるといった欠点があっ
た。さらに、たとえ遅延時間をうまく制御でき上記オフ
セット時間Ｑをバラツキなく設定できても、このオフセ
ット時間の分だけクロックツ９ルスφ１　、φ３の・９
ルス幅が小さくなり、このクロ、り・母ルスφ１　、φ
３によって駆動されるシステムの動作速度が極めて遅く
なるといった欠点がある。That is, in the two-phase black, ri, and cell generation circuit shown in No. 61iZl, the delay time of n inverters 6 to 61n is used to generate two-phase black, ri, and (rus φl) as shown in FIG. An offset time Q during which no high level signal exists is set for φ3 to prevent the locking pulses φ1 and φ from overlapping on the high level side.In addition, the signal S in FIG. This is the output signal of the inverter 6! at the last stage of the motors 6 to 61o.In the two-phase clock pulse generation circuit shown in the 6th V above, the delay time in the inverters 611 to 61!1 of nl- is It is difficult to control this, and when this two-phase black and flat pulse generation circuit is integrated into an integrated circuit, there is a drawback that the above-mentioned delay time variations increase, which lowers manufacturing yield and reliability. Even if the delay time can be well controlled and the offset time Q can be set without variation, the clock pulses φ1, φ3 and 9
The width of the loop becomes smaller, and this black, ri, main loop φ1, φ
The disadvantage is that the operating speed of the system driven by No. 3 is extremely slow.

発明の目的 この発明は上記の事情を考慮してなされたもので、その
目的は設計が容属でしかも信頼性が高く製造Ｅの歩留１
り向りが計れる同一・レヘコルにならない二相クロック
・？ルス発生＋６１路を提供することにある。Purpose of the Invention This invention was made in consideration of the above circumstances, and its purpose is to provide a flexible design, high reliability, and a production yield of 1.
A two-phase clock that can measure the direction of the clock without changing the clock? The objective is to provide +61 ways to generate russ.

発明の概要 すなわち、こｔ、”）　Ｅ明にあ・いては、Ｒ−Ｓフリ
７７′フロ、ゾ回路の一方の入力端に一相のクロ、り［
ぎ号を供給するとともに他方の入力端にこのクロック猪
号の反転１ｇ号を供給し、上記フリ、７７１７１回路の
一方の出力を遅延手段（でより遅らせてこの遅れた信号
とフリッノフロツノ回路の出力とで論理回路を駆動する
ように構成することにより、上記論理回路から互いに同
一レベルとなる期間の存在しない二相のクロック・ンル
スを得るようにしたものである。Summary of the Invention: In modern times, a one-phase black circuit is connected to one input end of the R-S circuit.
At the same time, the inverted signal 1g of this clock signal is supplied to the other input terminal, and one output of the above-mentioned 77171 circuit is delayed by a delay means (the delayed signal is combined with the output of the FlinnoFront circuit). By configuring the logic circuit to be driven by the logic circuit, it is possible to obtain two-phase clock pulses from the logic circuit in which there is no period in which they are at the same level.

発明の実施例 １１Ｊ、　Ｆ　、この発明の一￥施例について［ｇ１面
を参照１７て１□）明する。第８し１はこの発明による
二相のクロ、り・ヤルス発生回路を示す構成図である。Embodiment 11 of the invention 11J, F An embodiment of the invention will be explained [see page 17 and 1□]. No. 8 and 1 is a configuration diagram showing a two-phase black, red, and blue generating circuit according to the present invention.

８１はインバータでこのインノ９−夕８１の入力端には
高レベル、低レベルを規則的に繰り返す一相のクロ、り
／ＩＰルスφが入力信号として与えられる。このイン・
臂−夕８１の出力信号はナンドｒ−）Ｊ、の入力端に供
給されると共に、上記イン・９−夕８１の入力端に与え
られるクロ。Reference numeral 81 denotes an inverter, and a one-phase black/IP pulse φ that regularly repeats high and low levels is applied to the input terminal of the inverter 81 as an input signal. This inn
The output signal of the input terminal 81 is supplied to the input terminal of the input terminal 81, and the output signal of the input terminal 81 is supplied to the input terminal of the input terminal 81.

クツ平ルスφはナンドｒ−）８＝の入力端に供給される
。上記ナンド’Ｉ”　　）　８　！　　ｌ　８　Ｂの一
方の出力信号は他方のナンド？−）の入力端に供給され
る。すなわち上記２つのナンドｌ’　　）　８　鵞。The Kutsuhira pulse φ is supplied to the input terminal of the NAND r-)8=. The output signal of one of the NANDs 'I'')8!l8B is supplied to the input end of the other NAND'I'')8!l8B, i.e. the two NANDs l')8B.

８３はフリ、グフロ、！回路を構成し、この両ナンドｊ
”　　）　８　＠　　＊　８　Ｂの両出力端から二相の
クロ、クノルスａ、ｄを得る。このクロ、り・９ルスｅ
、ｄをそれぞれノア’ｉ’　−トｅ４　ｒｔｍの一端に
供給するとともに、クロ、クツ々ルスＣをインバータ８
・を介してノアゲート８ｓの他端に供給し、このクロッ
クツ臂ルスｃｔ−インバータ＆、、ＩＩ、を介してノア
ｆ−）＆４の他端に供給する。そして、上記両ノアｌ”
　　）　８４ｒ　Ｊ？ｓの両出力端から二相のクロック
ツ９ルスｈ　、　ｇヲ祷るようにｔＸ成されている。83 is Furi, Guflo! Configure the circuit and connect both NAND j
” ) 8 @ * 8 Obtain two-phase black and Knors a and d from both output terminals of B. This black, ri, 9rus e
.
・ is supplied to the other end of the NOR gate 8s via this clock pulse ct-inverter &, , II, to the other end of the NOR gate 8s. And the above two Noah l”
) 84r J? Two-phase clock pulses h and g are connected to both output terminals of s.

次に、上記のように接続された回路の動作を第９１”！
ｌのタイミングチャートを併用して説明する。ここでは
入力信号として第９図に示すような一相のクロ、り・に
ルスφ（ａ）　’に用いる。ｂ点のＩＩＵ位はａ点の電
位変化に対しインバータ８１による遅れのため所定の時
間ｔだけ遅れた反転信号となる。したがって７リツプフ
ロツゾ回路の出力Ｃは低レベルで立ち上がり、高レベル
で立ち下がる。また、出力ｄは、ｂ点の低レベルで立ち
丁が９、ａ点の低レベルで立ち上がる。そして、ノアダ
ート８ｓの一方の入力となる・点の電位は、ｄ点のレベ
ル変化に対し所定の時間遅れた反転信号となり、ｆ点の
電位変化は、・点の電位変化に対し、所定の時間遅れた
反転は号となる。したがって、ノアｒ−）８．の出力す
る信号ｇは０点の高レベルで立ち下がり、・点の低レベ
ルで立ち上がる。また、ノアｆ−）８４の出力する信号
りは、ｆ点の低レベルで立ち上がり、ｄ点の昼レベルで
立ち下がる。以下、同様にして上記の動作が繰り返し行
なわれる。Next, the operation of the circuit connected as described above will be explained in the 91st”!
This will be explained using the timing chart of 1. Here, the input signal is used as a one-phase black, ri, and ni pulse φ(a)' as shown in FIG. The IIU level at point b becomes an inverted signal delayed by a predetermined time t due to the delay caused by the inverter 81 with respect to the potential change at point a. Therefore, the output C of the 7-lip float circuit rises at a low level and falls at a high level. Further, the output d stands at 9 at a low level at point b, and rises at a low level at point a. The potential at point -, which is one input of the Nordart 8s, becomes an inverted signal that is delayed by a predetermined time with respect to the level change at point d, and the potential change at point f is delayed by a predetermined time with respect to the potential change at point -. A delayed reversal becomes a sign. Therefore, Noah r-)8. The output signal g falls at the high level of the 0 point and rises at the low level of the point. Further, the signal output from the Noah f-) 84 rises at the low level at point f and falls at the daytime level at point d. Thereafter, the above operations are repeated in the same manner.

したがって上述したノアｒ　　）８ａｎ８＠の出力り、
ｇは図示するように共に高レベル（有意レベル）となる
ことがない。また上記回路を集積化する際の設計も容易
で、さらに何等も調整する必要がないために信頼性にも
優れ、製造上の歩留りを俗別に向上させることができる
・発明の詳細 な説明したようにこの発明によれば、−相のクロ、り・
母ルスを反転し、この反転信号と上記−相のクロック・
譬ルスをセット信号およびリセット信号としてＲ−Ｓフ
リ、デフロンジ回路を作動させてこのＲ−Ｓフリ、ゾフ
ロ、デ（ロ）路から二相のクロ、り・９ルスを得るとと
もにこの二相のクロック・ｆルスを遅延手段と論理回路
とによって所定の時間・母ルスを遅らせることにより両
クロック・やルスが同時に有意レベルとならないように
構成したので設計が容易でしかも信須性が高く製造上の
歩留まり向上が計れる二相クロック・平ルス発生回路を
堤供できる。Therefore, the output of Noah r)8an8@ mentioned above,
As shown in the figure, neither g is at a high level (significant level). In addition, the design when integrating the above circuit is easy, and there is no need to make any adjustments, so it is highly reliable, and the manufacturing yield can be significantly improved. According to this invention, -phase black, ri,
The mother pulse is inverted, and this inverted signal is combined with the above-mentioned -phase clock signal.
By using the analog pulse as a set signal and a reset signal, the R-S free and defronge circuits are operated to obtain two-phase black, rear and nine pulses from the R-S free, Zoffro and de(ro) paths, and also to By delaying the clock f pulse by a predetermined time using a delay means and a logic circuit, the clock f pulse is configured so that both clock f pulses do not reach a significant level at the same time, making it easy to design, highly reliable, and easy to manufacture. We can provide a two-phase clock and pulse generation circuit that can improve yield.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の二相クロックツマルス発生回路を示す構
成図、第２図は上記第１図に示す回路で得られる二相の
クロック・！ルスの一例を示すタイミングチャート、第
３図はｙ”イノタルシステムの一例として１ビツトシフ
トレジスタを示す構成Ｖ１第４図は上記第３図に示す１
ビツトシフトレノスタを側２図に示す二相クロ、クツ９
ルスで・・還イ動した場合の正常動作を説明するための
タイミングチャート、第５図は上記第３図に示す１ビツ
トシフトレジスタを波形の重なりがある二相クロックパ
ルスで駆動した場合の誤動作を説明するためのタイミン
グチャート、第６図は従来の二相クロ、り・９ルス発生
回路のもう一つの例を示す構成図、第７図は上記第６図
の回路の動作を説明するためのタイミングチャート、第
８図はこの発明の二相クロック・やルス発生回路の一実
施例を示す構成図、第９図は上記Ｘ流側の回路の動作を
説明するためのタイミングチャートである。 ８１．８・　、８丁・・・インバータ（反転器）、８！
　、ａｓ　・・・ナンドｙ−ト、８４．ｇ、　　・・・
ノアク′−ト。 出顧人代理人　　弁理士　鈴　江　武　彦ｗｉ２図 ７０γフｌ−ル入−２ 第４図 第５図 第６図 ３ 第７図 特許庁長官　島　１）春　樹　　　殿 １　事件の人手 特願昭５６−１９２２５２号 ？　発明の名称 二相クロックパルス発生回路 ３、　　？＋ｆｉ市なする名 ・ｈ件との関（、ｆ　　特許出願人 （３０７）　　東京芝曲電気株式会社 １、代理ノ、 ｆ）　浦市のｉ、ｌ／ぐ　　明細書 ７　補正の内容 明細書全文を別紙の通り訂正する。 明　　　　細　　　　　書 １発明の名称 二相クロック・ぐルス発生回路 ２特許請求の範囲 ｉｌ＋　　入力信号を反転する反転器と、上記入力信号
および上記反転器によって反転された信号をセット信号
およびリセット４５号としこの両信号が同一レベルのと
きにはその正出力および反転出力がともに有意レベルと
なることのないＲ−Ｓフリツゾフロツプ回路と、上記フ
リツゾフロツプ回路の一方の出力信号が供給されるとと
もに他方の出力信号が第１の遅延手段を介して供給され
る第１のダート回路と、上記フリップフロソゾ回路の他
方の出力信号が供給されるとともに、一方の出力（８号
が上記＄１の遅延手段の反転出力を得る第２の遅延手段
を介して供給される第２のダート回路とを具備し、上記
反転器の人力信号として一相のクロック・ｅルスを入力
したとき互いに有意レベルとなる期間の存在しない二相
のクロック・？ルスを得るように構成したことを特徴と
する二相クロック・ぐルス発生回路。 （２）上記第１および第２の遅延手段は、それとを特徴
とする特許請求の範囲第１項記戦の二相クロックツｆル
ス発生回路。 （３）上記第１および第２のｆ−）回路は、そることを
特徴とする特許請求の範囲第１項および第２項記載の二
相クロックパルス発生回路。 ３、発明の詳細な説明 〔発明の技術分野〕 この発明は一相のクロックパルスから互いに有意レベル
となる期間の存在しない二相のクロックツやルスを得る
二相クロック・平ルス発生回路に関する。 〔発明の技術的背景とその問題点〕 一般にデイノタルシステムはその動作を各編にするため
に、基本となるタロツク・９ルスが入力されこのクロッ
ク・そルスに同期して駆動される場合が多い。 第１図は一相のクロックパルスφが供給されこの一相の
クロック・！ルスφから二相のクロック・９ルスφ１．
φ、を得る従来の二相クロック・９ルス発生回路を示す
構成図である。第１図において１はインバータでこのイ
ンバータ１の入力端には一相のクロック・９ルスφが入
力信号として与えられる。そしてこの入力偽号を直接二
相のクロックツやルヌのうちの一力のクロックツやルス
φ１とし、上記イン・ぐ−夕１の反転信号を他方のクロ
ック・やルスφ、としている。すなわチート記クロック
ツやルスφ１およびφ２が二相クロック・やルスとなる
ものである。第２図は上記第１図に、卜す二相クロック
・９ルス発生回路シニおける出力信号（クロック・９ル
スφ１　、φ、）の理想的な状ｔ２隻、′ｔなわちイン
バータ１に遅延時間がないときの両（１号を示すタイミ
ングチャートである。 第３図はデイノタルシステムの一例として１ビツトシフ
トレソスタを示す構成図で−１Ｊ４３図において３．は
トランスミッションｆ−）である。このトランスミッシ
ョンゲート３、のドレイン（ソース）にはインバータ３
．が接続され。 さらにこのインバータ３．の出力端はトランスミッショ
ンゲート３ｓのソース（ドレイン）に接続される。また
このトランスミッションゲート３１のドレイン（ソース
）はインバータ３４に接続される。そして上記トランス
ミッションデート３１のソース（ドレイン）には入力信
号Ａが供給されると共にインバータ３４からは出力信号
Ｅを得るようになっている。さらに上記トランスミッシ
ョンデート３１のデートには前記第１図に示す回路から
得られるクロック・マルスφ１が供給されると共に、上
記トランスミッションゲート３．にはクロックツぜルス
φ！が供給される。すなわち、第３図に示す１ビツトシ
フトレノスタを前記二相のクロックツ９ルスφ１゜φ、
で駆動する場合、トラ／スミツショングート３．のソー
ス（ドレイン）に入力イｇ号として処４図に示すような
信号Ａを入力すると１両トランスミッションゲート３１
．３．は各クロック・マルスφ１　、φ２の立ち上りに
同期して信号を読み取り、この結果インバータ３４から
は上記入力信号Ａに対して両クロック・２ルスφ１　。 φ、よりも１ビット分遅れた信号Ｅが得られる。 なお＠４図中信号Ｂはトランスミッションゲート３Ｉの
ドレイン（ソース）出力信号、信号Ｃはインバータ３．
の出力信号、信号りはトランスミッション？−）、ｔｓ
のドレイン（ソース）出力信号をそれぞれ示す。かくし
てこの１ビツトシフトレゾスタは正常動作を行なうこと
になる。 上記説明では前記＄１図に示す二相クロック・マルス発
生回路におけるインバータ１には遅延時間がないものと
したが、実際には第５図に示すようにクロックパルスφ
１とφ、にはインバータの遅延時間０により共に高レベ
ルとなる期間がある。すなわちクロックパルスφ１　、
φ。 にはパルスの重なりが生じることになる。このように／
９ルスの重なりの生じた二相のタロツク・マルスφ１　
、φ、を用いて上記ｖ１４３図に示す１ピツトシフトレ
ジスタを駆動すると、第５図に示すように信号Ｅは入力
信号Ａに対して両クロック・やルスφ８．φ、のほば半
ビットに相当する時間Ｐだけ遅れたものとしかならない
。すなわち、この場合１ビツトシフトレノスタとしては
動作しないことになる。（この場合、二相のクロックパ
ルスφ８．φ、の高レベル側における重なり部分の時間
０は、＠３図のインバータ３ｔ＊３４の遅延時間よりも
大きいものとする。）すなわち、第１図（−示す従来の
二相クロックパルス発生回路は上記のような両タロツク
ノ９ルスφ１．φ２の高レベルすなわち有意レベル側に
おける重なりを防止するためにインバータ１の設計や配
線設計などを考慮する必要があるなどの欠点があった。 一方上記二相のクロック・やルスφ１　、φ！に重なり
がある場合に、この重さなりを両クロック・ぐルスφ１
．φ、が供給されるシステム側で補償するとき１例えば
前記１８３図に示すｌビットシフトレジスタの場合には
、インバータ３．。 ３４の遅延時間を両クロックツ９ルスφ１　、φ鵞の重
なり時間よりも大きくするなどの設計が必要となり、こ
の結果システムにおける素子数が増大する等の欠点があ
る。 そのため、さらに従来は第６図に示すような二相クロッ
クパルス発生回路が考えられた。第６図において、ｎ個
（偶数個）のインバータ’ＩＩ　ｅ６１２・・・６．ｎ
が直列接続される。このインバータのうち触後段のイン
バータ６１ｎの出力端はアンドデードロ、およびノアｆ
−）ｇ、に接続される。そしてこのアンドｆ−）ｇ、お
よびノアゲート６、の各々の他の入力端と上記インバー
タのうち最前段のインバータ”１１　　の入力端にはク
ロックパルスφが供給される。 すなわち、第６図に示す二相クロツクノクルス発生回路
ではｎ個のインバータ６１１〜６１ｎ　　の遅延時間を
利用して、第７図に示すように二相のクロックパルスφ
、とφ、に高レベル（有意レベル）信号の存在しないオ
フセット時間Ｑを設定し両クロック／４’ルスφ１　、
φ、のＬレベル（有意レベル）側における重なりを防止
するようにしている。なお郭７図中信号Ｓはｎ個のイン
バータ６７．〜６．　ｎの最後段のイン・９−夕６１ｎ
の出力信号である。上記第６図に示す二相クロックツ母
ルス発生回路では、ｎ個のイン・々−ター　　６目〜６
１ｎにおける遅延時間の制佃が困難で。 この二相クロック・母ルス発生回路を集積回路化した場
合に上記遅延時間のバラツキが多くなり製造の歩留まり
低下と共に信頼性も低くなるといった欠点があった。さ
らに、たとえ遅延時間をうまく制砲でき上記オフセット
時間Ｑをバラツキなく設定できても、このオフセット時
間の分だけクロックツ平ルスφ１　、φ、の・Ｑルス幅
が小さくなり、このクロックツ９ルスφ３．φ、によっ
て駆動されるシステムの動作速度が極めて遅くなるとい
った欠点がある。 〔発明の目的〕 この発明は上記の事情を考慮してなされたもので、その
目的は設計が容晶でしかもイｇ軸性が高く製造上の歩留
まり向上が計れ、且つ同時に有意レベルにならない二相
クロック・母ルス発生回路を提供することにある。 〔発明の概要〕 すなわち、この発明においては、Ｒ−８７！Ｊツゾフロ
ツゾ回路の一方の入力端に一相のクロック信号を供給す
るとともに他方の入力端にこのクロック信号の反転信号
を供給し、上記フリップフロツノ回路の一力の出力を遅
延手段により遅らせてこの遅れた信号とフリップフロツ
ノ回路の出力とで論理回路を駆動するように構成するこ
とにより、上記論理回路から互いに有意レベルとなる期
間が存在せずしがも必要最小限のオフセット時間が得ら
れる二相のクロックパルスを得るようにしたものである
。但し、ここで有意レベルとは次段回路に信号として作
用するレベル値を夏、味する。 〔発明の実施例〕 以下、この発明の一実施例について図面を参照して説明
する。第８図はこの発明による二相のクロック・９ルス
発生回路を示す構成図である。 ８１はインバータでこのインバータ８１の入力端には高
レベル、低レベルを規則的に繰り返す一相のクロック・
やルスφが入力信号として与えられる。このインバータ
８Ｉの出力信号はナントゲート８．の入力端に供給され
ると共に、上記インバータ８．の入力端に与えられるク
ロックツ９ルスφはナントゲート８、の入力端に供給さ
れる。上記ナンドｒ−）８．．８．の一方の出力信号は
他方のナンドｒ−）の入力端に供給される。すなわち上
記２つのナンドｆ−）８．。 ８１はフリップフロップ回路を構成し、この両ナンドグ
ーＦ８Ｍ＋８ｍの両出力端から二相のクロックパルスｃ
、ｄを得る。このクロック・４ルスｃ、ｄをそれぞれノ
アデー）８４　、Ｊ、の一端に供給するとともに、クロ
ック・ＩルスＣをインバータ８．を介してノアデート８
．の他端ニ供給し、このクロックツやルスｃをインバー
タ８６＋８７　を介してノアゲート８４の他端に供給す
る。そして、上記両ノア）ｒ’−）＃、、８ｓの両出力
端から二相のタロツク・平ルスｈ９ｇを得るように構成
されている。 次に、上記のように接続された回路の動作を１８９図の
タイミングチャートを併用して説明する。ここでは入力
信号として第９図に示すような一相のクロックパルスφ
（，１を用いる。ｂ点の電位はａ点の電位変化に対しイ
ンバータ８．による遅れのため所定の時間ｔだけ連れた
反転信号となる。したがってフリップフロップ回路の出
力Ｃは信号すの低レベルで立ち上がり、信号すの高レベ
ルで立ち下がる。また、出力ｄは。 ｂ点の低レベルで立ち下がり、ａ点の低レベルで立ち上
がる。そして、ノアｆ−）＃、の一方の入力となるｅ点
の電位は、ｄ点のレベル変化に灯し所定の時間遅れた反
転信号となり、ｆ点の電位変化は、ｅ点の電位変化に対
し、所定の時間遅れた反転信号となる。したがって、ノ
アｒ−トｓ、の出力する信号ｇは０点の高レベルで立ち
下がり、ｅ点の低レベルで立ち上がる。 また、ノアゲート８．の出力する（ｍ号りは、ｆ点の低
レベルで立ち上がり、ｄ点の一レベルで立ち下がる。以
下、同様にして上記の動作が繰り返し行なわれる。 したがって上述したノアｒ−ト８．．Ｊ、の出力ｈ＋ｇ
は図示するように共に畠レベル（有意レベル）となるこ
とがない。また上記回路を集積化する際の設計も８昼で
、さらに何等も關整する必要がないために信頼性にも優
れ、製造上の歩留りを格別に向上させることができる。 〔発明の効果〕 以上説明したようにこの発明によれば、−相のクロック
ツ４ルスを反転し、この反転信号と上記−相のクロック
ツやルスをセット信号およびリセット信号としてＲ−８
フリツプフロツプ回路を作動させてこのＲ−８フリツプ
フロツプ回路から二相のクロックパルスを得るとともに
この二相のクロックパルスを遅延手段と論理回路とによ
って所定の時間パルスを遅らせることにより両クロック
・臂ルスが同時に有意レベルとならないように構成した
ので設計が８昂でしかも信頼性が高く製造上の歩留まり
向上が計れる二相クロック・ぐルス発生回路を提供でき
る。 ４、図面の簡単な説明 第１図は従来の二相クロック・母ルス発生回路を示す構
成図、第２図は上記第１図に示す回路で得られる二相の
クロック・ぞルスの一例を示スタイミングチャート、第
３図はデイノタルシステムの一例として１ビツトシフト
レノスタを示す構成図、第４図は上記第３図に示す１ビ
ツトシフトレノスタを第２図に示す二相クロック・９ル
スで駆動した場合の正常動作を説明するためのタイミン
グチャート、第５図は上記第３図に示す１ビツトシフト
レノスタを波形の重なりがある二相クロック・ンルスで
駆動した場合の娯動作を説明するためのタイミングチャ
ート、第６図は従来の二相クロック・平ルス発生回路の
もう一つの例を示す構成図、第７図は上記第６図の回路
の動作を説明するためのタイミングチャート、第８図は
この発明の二相クロックパルス発生回路の一実施例を示
す構成図、第９図は上記実施例の回路の動作を説明する
ためのタイミングチャートである。 ８１．８６．８．・・・インバータ（反転器）。 ８、、ＩＩ、・・・ナンドデート−８４＋８６　・・・
ノアグ　−　ト　。FIG. 1 is a block diagram showing a conventional two-phase clock pulse generation circuit, and FIG. 2 is a two-phase clock pulse generation circuit obtained by the circuit shown in FIG. 1 above. FIG. 3 is a timing chart showing an example of a 1-bit shift register as an example of an innotal system. FIG.
The bit shift reno star is shown in side 2, two-phase black, shoes 9.
Figure 5 is a timing chart to explain the normal operation when the shift register returns to normal due to the clock pulse. Figure 5 shows the malfunction when the 1-bit shift register shown in Figure 3 above is driven by two-phase clock pulses with overlapping waveforms. Fig. 6 is a configuration diagram showing another example of a conventional two-phase black, RI/9 pulse generation circuit, and Fig. 7 is a timing chart for explaining the operation of the circuit shown in Fig. 6 above. FIG. 8 is a configuration diagram showing an embodiment of the two-phase clock and pulse generation circuit of the present invention, and FIG. 9 is a timing chart for explaining the operation of the circuit on the X flow side. 81.8・ , 8... Inverter (inverter), 8!
, as... Nando Y-To, 84. g...
Noah. Client's agent Patent attorney Suzue Takehiko wi2 Figure 70 gamma full-2 Figure 4 Figure 5 Figure 6 Figure 3 Figure 7 Commissioner of the Patent Office Shima 1) Haruki Tono 1 case manual patent application No. 56-192252? Name of the invention Two-phase clock pulse generation circuit 3, ? + Name of fi city/Relationship with h matter (, f Patent applicant (307) Tokyo Shibamagaku Denki Co., Ltd. 1, agent no., f) Ura city i, l/g Specification 7 Full text of the details of the amendment amended as shown in the attached sheet. Description 1 Title of the Invention Two-phase clock / pulse generation circuit 2 Claims il+ An inverter that inverts an input signal, and the input signal and the signal inverted by the inverter are used as a set signal and reset No. 45. When these two signals are at the same level, the R-S fritz-flop circuit whose positive output and inverted output are not both at a significant level is supplied with the output signal of one of the above-mentioned fritz-flop circuits, and the output signal of the other is supplied with the first output signal. The output signal of the first dart circuit supplied through the delay means of $1 and the other output signal of the flip-flop circuit is supplied, and one output (No. 8 obtains the inverted output of the delay means of $1). and a second dart circuit supplied via a second delay means, and when one phase of the clock pulse is inputted as the human input signal of the inverter, there is no period in which each phase is at a significant level. (2) The first and second delay means are characterized in that (3) The two-phase clock according to Claims 1 and 2, wherein the first and second f-) circuits are curved. Pulse generation circuit. 3. Detailed Description of the Invention [Technical Field of the Invention] The present invention relates to a two-phase clock and pulse generation circuit that obtains two-phase clock pulses and pulses from one-phase clock pulses in which there is no period in which each clock pulse is at a significant level. [Technical background of the invention and its problems] In general, in order to differentiate the operation of the deinotal system into each part, the basic clock/9 pulses are input and the system is driven in synchronization with this clock/solus. many. In FIG. 1, a one-phase clock pulse φ is supplied and this one-phase clock ! Two-phase clock from 9 russ φ1.
1 is a configuration diagram showing a conventional two-phase clock/9 pulse generation circuit that obtains φ. In FIG. 1, reference numeral 1 denotes an inverter, and a one-phase clock 9 pulses φ is applied to the input terminal of the inverter 1 as an input signal. This input false signal is directly set as one of the two-phase clocks and loops φ1, and the inverted signal of the input signal 1 is set as the other clock signal φ. In other words, the cheat clocks and clocks φ1 and φ2 become two-phase clocks and clocks. Figure 2 shows the ideal state of the output signal (clock/9 pulses φ1, φ,) in the two-phase clock/9 pulse generation circuit 2, which is delayed by the inverter 1, as shown in Figure 1 above. This is a timing chart showing both (No. 1) when there is no time. Fig. 3 is a configuration diagram showing a 1-bit shift resistor as an example of a digital system, and 3. in Fig. -1J43 is a transmission f-). The inverter 3 is connected to the drain (source) of this transmission gate 3.
．． is connected. Furthermore, this inverter 3. The output end of is connected to the source (drain) of the transmission gate 3s. Further, the drain (source) of this transmission gate 31 is connected to an inverter 34. An input signal A is supplied to the source (drain) of the transmission date 31, and an output signal E is obtained from the inverter 34. Furthermore, the clock pulse φ1 obtained from the circuit shown in FIG. 1 is supplied to the transmission date 31, and the transmission gate 3. Clock Tzellus φ! is supplied. That is, the 1-bit shift register shown in FIG. 3 is connected to the two-phase clock pulse φ1°φ,
When driven by 3. When a signal A as shown in Fig. 4 is input to the source (drain) of the transmission gate 31 as an input signal
．． 3. reads the signal in synchronization with the rise of each clock pulse φ1 and φ2, and as a result, the inverter 34 outputs both clock pulses φ1 to the input signal A. A signal E is obtained that is delayed by one bit from φ. Note that in the diagram @4, signal B is the drain (source) output signal of transmission gate 3I, and signal C is the output signal of inverter 3.
Is the output signal and signal transmission? -), ts
The drain (source) output signals of each are shown. Thus, this 1-bit shift register operates normally. In the above explanation, it is assumed that there is no delay time in the inverter 1 in the two-phase clock/malus generation circuit shown in FIG. 1, but in reality, as shown in FIG.
There is a period in which both 1 and φ are at a high level due to the delay time 0 of the inverter. That is, clock pulse φ1,
φ. This results in overlapping pulses. in this way/
Two-phase Tarok Mars φ1 with 9 Rus overlapping
, φ are used to drive the 1-pit shift register shown in FIG. φ, is only delayed by a time P corresponding to approximately half a bit. That is, in this case, it does not operate as a 1-bit shift renostar. (In this case, the time 0 of the overlapping portion on the high level side of the two-phase clock pulses φ8.φ is assumed to be longer than the delay time of the inverter 3t*34 in Figure @3.) In other words, as shown in Figure 1 ( - In the conventional two-phase clock pulse generation circuit shown above, it is necessary to consider the design of the inverter 1, the wiring design, etc. in order to prevent the above-mentioned overlap of both clock pulses φ1 and φ2 at the high level, that is, the significant level side. On the other hand, if there is an overlap between the two-phase clocks and pulses φ1 and φ!, this overlap is applied to both clocks and pulses φ1.
．． When compensating on the system side to which φ, is supplied, 1, for example, in the case of the l-bit shift register shown in FIG. 183, the inverter 3. . It is necessary to design such that the delay time of 34 is larger than the overlapping time of both clock pulses φ1 and φ1, and as a result, there is a drawback that the number of elements in the system increases. Therefore, conventionally, a two-phase clock pulse generation circuit as shown in FIG. 6 has been considered. In FIG. 6, n (even number) inverters 'II e612...6. n
are connected in series. Output terminals of the inverter 61n at the rear stage of this inverter are connected to ANDEDRO and NOA f.
-) connected to g. A clock pulse φ is supplied to the other input terminals of the ANDf−)g and the NOR gate 6, and to the input terminal of the inverter "11" at the front stage of the inverters. That is, the clock pulse φ is supplied as shown in FIG. The two-phase clock noculus generation circuit utilizes the delay time of n inverters 611 to 61n to generate two-phase clock pulses φ as shown in FIG.
, and φ, set an offset time Q during which a high level (significant level) signal does not exist, and both clocks/4' pulse φ1,
An attempt is made to prevent overlap on the L level (significant level) side of φ. Note that the signal S in Figure 7 is connected to n inverters 67. ~6. Inn 9-Yu 61n of the last row of n
is the output signal of In the two-phase clock pulse generation circuit shown in FIG. 6 above, n input terminals 6 to 6
It is difficult to control the delay time at 1n. When this two-phase clock/bus pulse generation circuit is integrated into an integrated circuit, there is a drawback that the variation in the delay time increases, resulting in a decrease in manufacturing yield and reliability. Furthermore, even if the delay time can be controlled well and the offset time Q can be set without variation, the Q pulse width of the clock pulses φ1, φ will be reduced by this offset time, and the clock pulses φ3, . The disadvantage is that the operating speed of the system driven by φ is extremely slow. [Objective of the Invention] This invention was made in consideration of the above circumstances, and its purpose is to have a design that is crystalline, has high i-g axis properties, can improve manufacturing yield, and at the same time does not reach a significant level. An object of the present invention is to provide a phase clock/bus pulse generation circuit. [Summary of the invention] That is, in this invention, R-87! A one-phase clock signal is supplied to one input terminal of the flip-flop circuit, and an inverted signal of this clock signal is supplied to the other input terminal, and the output of one power of the flip-flop circuit is delayed by a delay means. By configuring the logic circuit to be driven by the delayed signal and the output of the flip-flop circuit, there is no period in which the logic circuits are at a significant level, and the minimum necessary offset time can be obtained. It is designed to obtain two-phase clock pulses. However, the significant level here refers to the level value that acts as a signal to the next stage circuit. [Embodiment of the Invention] Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 8 is a block diagram showing a two-phase clock/9 pulse generation circuit according to the present invention. 81 is an inverter, and the input terminal of this inverter 81 has a one-phase clock that regularly repeats high and low levels.
and rus φ are given as input signals. The output signal of this inverter 8I is the Nandt gate 8. is supplied to the input terminal of the inverter 8. The clock signal φ applied to the input terminal of the Nandt gate 8 is supplied to the input terminal of the Nandt gate 8. Nando r-)8. ．． 8. The output signal of one is supplied to the input of the other NAND r-). That is, the above two Nando f-)8. . 81 constitutes a flip-flop circuit, and two-phase clock pulses c are output from both output terminals of both Nandogoo F8M+8m.
, d is obtained. These clock pulses c and d are supplied to one end of the inverter 84, J, respectively, and the clock pulse C is supplied to the inverter 8. Noah dating via 8
．． The clock pulses and pulses c are supplied to the other end of the NOR gate 84 via inverters 86+87. And, it is constructed so that a two-phase tarokku pulse h9g is obtained from both output ends of the above-mentioned two NORs)r'-)#, , 8s. Next, the operation of the circuit connected as described above will be explained using the timing chart shown in FIG. Here, the input signal is a one-phase clock pulse φ as shown in FIG.
(, 1 is used.The potential at point b becomes an inverted signal delayed by a predetermined time t due to the delay caused by the inverter 8 with respect to the potential change at point a. Therefore, the output C of the flip-flop circuit is at a low level of It rises at the low level of the signal S and falls at the high level of the signal S. Also, the output d falls at the low level of the point b and rises at the low level of the point a. The potential change at point becomes an inverted signal delayed by a predetermined time with respect to the level change at point d, and the potential change at point f becomes an inverted signal delayed by a predetermined time with respect to the potential change at point e. Therefore, the signal g output from node s falls at a high level at point 0 and rises at a low level at point e. Also, Noah Gate 8. The output (mth) rises at a low level at point f and falls at one level at point d. Hereafter, the above operation is repeated in the same manner. , the output h+g
As shown in the figure, neither of them reaches the Hatake level (significant level). Furthermore, since the circuit can be integrated in just 8 days and there is no need to make any adjustments, it has excellent reliability and can significantly improve manufacturing yield. [Effects of the Invention] As explained above, according to the present invention, the negative phase clock pulse is inverted, and this inverted signal and the negative phase clock pulse are used as a set signal and a reset signal in R-8.
By activating the flip-flop circuit to obtain two-phase clock pulses from this R-8 flip-flop circuit, and delaying the two-phase clock pulses by a predetermined time using a delay means and a logic circuit, both clock pulses can be output simultaneously. Since the structure is configured so as not to reach a significant level, it is possible to provide a two-phase clock generator circuit which is easy to design, has high reliability, and can improve manufacturing yield. 4. Brief explanation of the drawings Fig. 1 is a block diagram showing a conventional two-phase clock/bus pulse generation circuit, and Fig. 2 shows an example of the two-phase clock/bus pulses obtained with the circuit shown in Fig. 1 above. FIG. 3 is a configuration diagram showing a 1-bit shift renostar as an example of a digital system, and FIG. 4 is a configuration diagram showing a 1-bit shift renostar shown in FIG. A timing chart to explain the normal operation when driven with 9 pulses. Figure 5 shows the recreational operation when the 1-bit shift renostar shown in Figure 3 above is driven with two-phase clock pulses with overlapping waveforms. FIG. 6 is a configuration diagram showing another example of a conventional two-phase clock and pulse generation circuit, and FIG. 7 is a timing chart to explain the operation of the circuit shown in FIG. 6. FIG. 8 is a configuration diagram showing an embodiment of the two-phase clock pulse generation circuit of the present invention, and FIG. 9 is a timing chart for explaining the operation of the circuit of the above embodiment. 81.86.8. ...Inverter (inverter). 8,,II,...Nando date -84+86...
Noah.

Claims (3)

【特許請求の範囲】[Claims] （１）　　入力信号を反転する反転器と、上記入力信号
および上記反転器によって反転された信号をセット信号
およびリセット信号としこの両信号が同一レベルのとき
にはその正出力および反転出力がともに有意レベルとな
ることのないＲ−８フリッグフロ、ｆ回路と、上記フリ
、デフロダ！回路の一方の出力信号が供給されるととも
に他方の出力信号が第１の遅延手段を介して供給される
第１のｒ−）回路と、上記フリ、シフ口、７回路の他方
の出力信号が供給されるとともに、−万の出力信号が上
記第１の遅延手段の反転出力を得る第２の遅延手段を介
して供給される第２のｒ−）回路とを具備し、上記反転
器の入力信号として一相のクロ、り・やルスを入力した
とき互いに同一レベルとなる期間の存在しない二相のク
ロ、クツ４ルスを得るように構成したことを＠徴とする
二相クロックｉ４ルス発生回路。(1) An inverter that inverts the input signal, and uses the input signal and the signal inverted by the inverter as a set signal and a reset signal, and when both signals are at the same level, both the positive output and the inverted output are at a significant level. The R-8 frig flow, the f circuit, and the above-mentioned defroder! a first r-) circuit to which one output signal of the circuit is supplied and the other output signal is supplied via the first delay means; an input of the inverter; Two-phase clock i4 pulse generation whose sign is that when one-phase black clock signal is input as a signal, a two-phase clock signal with no period of the same level is obtained. circuit. （２）　　上記第１および第２の遅延手段は、直列接続
された第１．第２の反転器から成り、第１の反転器の入
力端が上記Ｒ−Ｓフリ、デフ口。 デ回路の一方の出力端に接続され、上記第１の反転器の
出力信号が第１のｒ−）回路に供給され上記第２の反転
器の出力信号が第２のダート回路に供給されるように構
成したことを特徴とする特許請求の範囲第１項記載の二
相クロックツ譬ルス発生回路。(2) The first and second delay means are connected in series. It consists of a second inverter, and the input end of the first inverter is the above-mentioned R-S front and differential port. The output signal of the first inverter is supplied to a first r-) circuit, and the output signal of the second inverter is supplied to a second dart circuit. A two-phase clock pulse generation circuit according to claim 1, characterized in that it is configured as follows. （３）　　上記第１および第２のｆ−）回路は、それぞ
れナンドｆ−）から成ることを特徴とする特許請求の範
囲第１項および＠２項記載の二相クロ、り／ＩＦルス発
生回路。(3) The first and second f-) circuits are each composed of a NAND f-) two-phase black/IF pulse generation according to claims 1 and @2. circuit.