JPS5894198A - Waveform storage device - Google Patents

Abstract

PURPOSE:To catch signal change produced between periods effectively, by providing a means detecting maximum, minimum values of an input waveform, a means digital-converting the output, and a control means sampling and resetting the input signal in a desired period. CONSTITUTION:An analog input signal is applied from an input terminal 60 to maximum, minimum value detectors 62, 66 from an input terminal 60. This output is applied to a digital converter 80 via a sampling circuit 75 and a switching circuit 72 operated under the control of a control circuit 73, and the input signal is digitally converted with a clock pulse generated at the circuit 73 and an output data is transmitted to a memory via a bus 80. Thus, any spike signal change produced among clock pulses can be caught and the size of the device can be made small.

Description

【発明の詳細な説明】 本発明は波形記憶装置、特に入力アナログ波形をデジタ
ル変換して半導体メモリ等の記憶素子に記憶すると共に
必要に応じてＣＲＴ等の表示装置に入力波形を再現表示
する装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a waveform storage device, particularly a device that digitally converts an input analog waveform and stores it in a storage element such as a semiconductor memory, and also reproduces and displays the input waveform on a display device such as a CRT as necessary. Regarding.

入力信号をデジタル的に記憶する装置はデジタルオシロ
スコープ、トランジェントレコーダ、デジタルヌトレー
ジ等種々の名称で呼ばれているが、従来のオシロスコー
プ、特に蓄積型ＣＲＴを用いるものに比して任意の長時
間蓄積が可能であること、トリガ点以前の現象の記録観
測ができること（いわゆるプレトリガ機能）及びマイク
ロプロセッサ等の演算素子を用いて記憶データの各種演
算が可能であること等の種々の顕著な特徴を有する。そ
の為に一定の用途には広く使用されている。Devices that digitally store input signals are called by various names such as digital oscilloscopes, transient recorders, and digital nutrage, but compared to conventional oscilloscopes, especially those using storage type CRTs, they are capable of storing signals for arbitrary long periods of time. It has various remarkable features such as being able to record and observe phenomena before the trigger point (so-called pre-trigger function), and being able to perform various operations on stored data using arithmetic elements such as microprocessors. . Therefore, it is widely used for certain purposes.

これら波形記憶装置は一般に被測定入力信号を所定クロ
ック周期でサンプリングし、サンプルをデジタル変換し
て記憶素子に記憶する。このサンプリング動作をトリガ
信号の発“生と関連付け、例えばトリガ信号の生起と共
に停止することにより、希望する入力信号波形を記憶素
子内に取込み、必要に応じてアナログに変換して再生表
示できる。These waveform storage devices generally sample an input signal under test at a predetermined clock cycle, convert the samples into digital signals, and store the converted signals in a storage element. By associating this sampling operation with the generation of a trigger signal and, for example, stopping it upon generation of the trigger signal, a desired input signal waveform can be taken into the storage element, converted into analogue as necessary, and reproduced and displayed.

この形式の波形記憶装置にあっては、上述したアナログ
形式の記憶装置に比して上述した特徴な有する反面、使
用する記憶素子の記憶容量と入力波形の時間幅とに応じ
てクロック周期を選択する必要があるので、クロックと
クロックとの間に存するいかなる現象をも理論上検知し
得ないという原理上の欠点を有する。Although this type of waveform storage device has the above-mentioned characteristics compared to the analog type storage device described above, the clock period is selected depending on the storage capacity of the storage element used and the time width of the input waveform. Therefore, it has the disadvantage in principle that it is theoretically impossible to detect any phenomenon that exists between the clocks.

従来のデジタル波形記憶装置の欠点を除去する為に、い
わゆるエンベロープモードと称される技術が開発された
（米国特許第４．２７１．４８６号又はこれに対応する
特開昭５６−２１０６８号公報参照）。この改良波形記
憶装置の構成及び動作を第１図及び第２図に基づいて以
下に簡単に説明する。In order to eliminate the drawbacks of conventional digital waveform storage devices, a technique called envelope mode was developed (see U.S. Pat. No. 4.271.486 or the corresponding Japanese Patent Application Laid-open No. 56-21068). ). The structure and operation of this improved waveform storage device will be briefly explained below based on FIGS. 1 and 2.

先ず、第２図（ｂ’）に示す如き入力波形がアナログ入
力端子１０に印加され、この入力信号をアナログ・デジ
タル変換器（ＡＤＣ）１２によりサンプリングクロック
信号発生器１４からのサンプリングクロックパルス（第
２図（ａ））制御下でサンプリングし且つ所望ビット（
例えば８ビット）のデジタル信号に変換する。このデジ
タルデータはバス１６を介してラッチ２０及びデジタル
比較器１８に印加される。ラッチは夫々前回の最大及び
最小値をラッチしているものとする。サンプルがラッチ
２０の最大値より大きい場合又は最小値より小さい場合
は、制御ロジック３０によりラッチ２０の内容を更新し
て、最大値及び最小値をアドレスカウンタ４２の制御下
で波形メモリ４４へ記憶する。First, an input waveform as shown in FIG. Figure 2 (a)) Samples under control and selects the desired bit (
For example, 8 bits) is converted into a digital signal. This digital data is applied via bus 16 to latch 20 and digital comparator 18. It is assumed that the latches are respectively latching the previous maximum and minimum values. If the sample is greater than the maximum value of latch 20 or less than the minimum value, control logic 30 updates the contents of latch 20 to store the maximum and minimum values in waveform memory 44 under control of address counter 42. .

以上の動作を要約すると、通常のデジタル記憶装置であ
れば、入力波形（ｂ）を記録クロックパルス（Ｃ）でサ
ンプリングしデジタル変換して記憶するので、第２図（
ｄ）の再現波形となり、入力波形中のグリッチ（狭いパ
ルス）Ｐｌ、Ｐｇを捕えることができない。斯るグリッ
チを捕えるにはサンプリング・クロックパルス（ａ）の
如き高周波パルスを使用する必要があるが、その場合′
には記憶メモ゛）の容量が極めて太き（なり、特に平担
部のデジタル変換には無駄・であ、る。エンベロープモ
ードによると、モード切換スイッチ５０−により、波形
メモリ４４中の最大値のみを先ず順次読出しくアナログ
変換して）表示し、次に最小値のみを順次読出して表示
するので、第２図（ｅ）に示す如き波形が表示され、入
力波形は両者の間に存することが判る。To summarize the above operation, in a normal digital storage device, the input waveform (b) is sampled by the recording clock pulse (C), converted into digital data, and stored.
d), and the glitches (narrow pulses) Pl and Pg in the input waveform cannot be captured. To capture such glitches, it is necessary to use a high frequency pulse such as the sampling clock pulse (a);
In this case, the capacity of the memory memory 44 is extremely large, which is wasteful especially for digital conversion of the flat part.In the envelope mode, the maximum value in the waveform memory 44 is Since only the minimum value is read out sequentially (converted to analog) and then displayed, the waveform shown in Figure 2 (e) is displayed, and the input waveform exists between the two. I understand.

民 よって、入力波形中のグリッチが確集に記録されること
となる。換言すると、記録クロックパルス（Ｃ）の１〜
周期中に、サンプリング・クロックパルス（ａ）で高速
にサンプリングされた時間的に高精度のデータを得るこ
とができる。Therefore, glitches in the input waveform will be recorded accurately. In other words, 1 to 1 of the recording clock pulse (C)
During the period, highly accurate data sampled at high speed with the sampling clock pulse (a) can be obtained.

しかし、上述したエンベロープモードにあっては、デジ
タル比較器１８を使用するので、高ビットの場合には特
に多数のＩＣを必要とする。更に、サンプリング・クロ
ックパルスは極めて高周波であるので、比較回路にも消
費電力の大きい高速回路（ＥＣＬ等）を必要とする。そ
れ故に、特に装置全体を極めて小型のキ゛ヤビネット内
に収納するを要する携帯型であって、電池駆動型波形記
憶装置には上述したエンベロープ技法を使用することが
できないという欠点があった。However, since the envelope mode described above uses the digital comparator 18, it requires a large number of ICs, especially in the case of high bits. Furthermore, since the sampling clock pulse has an extremely high frequency, the comparator circuit also requires a high-speed circuit (such as an ECL) with high power consumption. Therefore, the envelope technique described above cannot be used in battery-powered waveform storage devices, especially those that are portable and require the entire device to be housed in a very small cabinet.

従って、本発明の目的は特に小型化に好適な波形記憶装
置を提供することである。Therefore, an object of the present invention is to provide a waveform storage device particularly suitable for miniaturization.

本発明の他の目的はアナログ技術とデジタル技術とを効
果的に結合した新規なデジタル波形記憶図を参照して、
本発明の詳細な説明する。第３図は、本発明による波形
記憶装置の要部を示す回路図であり各部の動作波形図を
第４図に示す。アナログ入力信号が入力端６０から直接
或は必要に応じて減衰器／増幅器を介して最大値検出器
６２及び最小値検出器６６に印加される。最大値検出器
６２は演算増幅器６３、ダイオード６４及びコンデンサ
６５を含む。他方、最小値検出器６６も同様に演算増幅
器６７、ダイオード６８及びコンデンサ６９を含む。両
コンデンサ６５−６９の非接地端間にリセ・ソト端７１
からのリセットパルス（制御回路７３で、発生）で駆動
されるリセット用ス、イーツチングトランジスタ７０が
接続される。入力信号及び最大値、最小値検出器の出力
は夫々制御回路７３のＭＡＸ、ＭＩＮ制御パルス制御下
で動作するスイッチング回路又はマルチプレクサ７２の
固定端ａ、ｂ及びＣに印加され、可動端ｄからの出力を
ダイオードブリッジ７４　ａ、　ｂ、　ｃ、　ｄ及びコ
ンデンサ７６を含むサンプリング回路７５に印加する。Another object of the present invention is to provide a novel digital waveform memory diagram that effectively combines analog and digital techniques.
The present invention will be described in detail. FIG. 3 is a circuit diagram showing the main parts of the waveform storage device according to the present invention, and FIG. 4 shows an operation waveform diagram of each part. An analog input signal is applied from an input 60 directly or optionally via an attenuator/amplifier to a maximum value detector 62 and a minimum value detector 66. Maximum value detector 62 includes an operational amplifier 63, a diode 64, and a capacitor 65. On the other hand, the minimum value detector 66 similarly includes an operational amplifier 67, a diode 68, and a capacitor 69. Connect the recess/soto terminal 71 between the non-grounded terminals of both capacitors 65-69.
An eating transistor 70 is connected to the reset switch driven by a reset pulse (generated by the control circuit 73). The input signal and the outputs of the maximum value and minimum value detectors are applied to the fixed ends a, b, and C of the switching circuit or multiplexer 72 that operate under the control of the MAX and MIN control pulses of the control circuit 73, respectively, and the outputs from the movable end d The output is applied to a sampling circuit 75 including diode bridges 74 a, b, c, d and a capacitor 76 .

サンプリング回路７５の出力は緩衝増幅器７８を介して
アナログ・デジタル変換器（ＡＤＣ’）８０に印加され
、クロック端８１からのクロックパルス（制御回路７３
で発生）により、例えば２０ＭＨｚで入力信号をデジタ
ル変換し、出力データをバス８２を介して半導体メモリ
等の記憶素子（図示せず）へ−伝送する。The output of the sampling circuit 75 is applied to an analog-to-digital converter (ADC') 80 via a buffer amplifier 78, and the clock pulse from the clock terminal 81 (control circuit 73
The input signal is converted into a digital signal at, for example, 20 MHz, and the output data is transmitted via the bus 82 to a storage element (not shown) such as a semiconductor memory.

尚、必要に応じクロックパルス周期は可変し得る。Note that the clock pulse period can be varied as necessary.

サンプリング回路７５、緩衝増幅器７８及びＡＤＣ８０
はデジタル変換手段を構成する・ サンプリング回路７５のサンプリング用ダイオ−ドブリ
ッジ７４駆動回路は、トランジスタ８３、抵抗８４−８
５及び温度補償用ダイオード８６を含む定電流源と、゛
この定電流源に共通エミッタが接続されたカレントスイ
ッチ・トランジスタ対８７−８８、このトランジスタ対
のベース間に接続されたダイオード９０を含む。トラン
ジスタ８８のコレクタはダイオードブリッジ７４のダイ
オードｃ−ｄの接続点とダイオード９１及び抵抗９２・
−の分圧回路とに接続される。一方、ダイオ−ドロ−ｂ
の接続点は、トランジスタ８７のコレクタと、抵抗９３
を介して負電圧源と、更に直列ダイオード９５．９６を
介して接地とに接続される。両ダイ肴−ド９５．９６の
中点は抵抗９４を介して負電圧源に接続される。Sampling circuit 75, buffer amplifier 78 and ADC 80
constitutes a digital conversion means. The sampling diode bridge 74 drive circuit of the sampling circuit 75 includes a transistor 83 and a resistor 84-8.
5 and a temperature compensation diode 86; a pair of current switch transistors 87-88 having common emitters connected to the constant current source; and a diode 90 connected between the bases of the pair of transistors. The collector of the transistor 88 is connected to the connection point of diodes c and d of the diode bridge 74, a diode 91 and a resistor 92.
– is connected to the voltage divider circuit. On the other hand, diode draw b
The connection point is between the collector of the transistor 87 and the resistor 93.
to a negative voltage source through series diodes 95 and 96, and to ground through series diodes 95 and 96. The midpoint between both die plates 95 and 96 is connected via a resistor 94 to a negative voltage source.

トランジスタ８７のコレクタはダイオード９５を介して
ダイオード９６と抵抗９４の接続点に接続される。トラ
ンジスタ８８のベースには抵抗分圧器９７−９８から固
定バイアス電圧が印加され、トランジスタ８７のベース
には抵抗９９を介してサンプリング端９０からサンプリ
ングパルスが印加される。The collector of transistor 87 is connected via diode 95 to a connection point between diode 96 and resistor 94 . A fixed bias voltage is applied to the base of the transistor 88 from a resistive voltage divider 97-98, and a sampling pulse is applied from a sampling terminal 90 to the base of the transistor 87 via a resistor 99.

以下動作を説明する。ノーマルモードの場合には、入力
信号はピーク検出器６２．６６を側路して直ちにスイッ
チング回路７２の端子ａを介して通常導通状態にあるサ
ンプリング回路７５へ印加される。即ちカレントスイッ
チ・トランジスタ対８７．８８は、通常トランジスタ８
７がオン状態であるので、そのコレクタ電流の一部は抵
抗９３を流れ、その上端電位を上昇し、残りの電流はダ
イオード７４ａ−ｄを介して流れてサンプらング回路７
５をオンに維持している。例えば１００ＦＦであるコン
デンサ７６とダイオード７４ａ−ｄのオン抵抗を含む信
号源抵抗との時定数を選択して動作周波数帯域を例えば
５０ＭＨｚと午る。そこでコンデンサ７６両端電圧は入
力信号に追従する。制御回路７３から正のサンプリング
パルスが端子９０に印加されると、トランジスタ８７が
オフ、８８がオンとなる。そこで、ダイオード７４Ｃ−
ｄの接続点電位が約０．７■、ダイオード７４ａ−ｂの
接続点電位が約−１，４■となってサンプリング回路Ｉ
・を瞬間的にオフとする。The operation will be explained below. In the normal mode, the input signal bypasses the peak detectors 62, 66 and is immediately applied via terminal a of the switching circuit 72 to the normally conducting sampling circuit 75. That is, the current switch transistor pair 87,88 is normally the transistor 8.
7 is in the on state, a part of its collector current flows through the resistor 93 and increases its upper end potential, and the remaining current flows through the diodes 74a-d to the sampling circuit 7.
5 is kept on. For example, the time constant of the capacitor 76, which is 100 FF, and the signal source resistance including the on-resistance of the diodes 74a-d is selected to set the operating frequency band to, for example, 50 MHz. The voltage across capacitor 76 then follows the input signal. When a positive sampling pulse is applied from the control circuit 73 to the terminal 90, the transistor 87 is turned off and the transistor 88 is turned on. Therefore, diode 74C-
The potential at the connection point of d is about 0.7■, and the potential at the connection point of diodes 74a-b is about -1.4■, so that the sampling circuit I
・Turns off momentarily.

この瞬間の入力信号レベルがコンデンサ７６に保持され
、同時に制御回路７３から端子８１を介してＡＤＣ８０
に印加されるデージタル変換命令パルスでこの瞬時電圧
を所望ビットの対応するデジタルデーターに変換する。The input signal level at this moment is held in the capacitor 76, and at the same time it is sent from the control circuit 73 to the ADC 80 via the terminal 81.
A digital conversion command pulse applied to converts this instantaneous voltage into the desired bit of corresponding digital data.

このサンプリング及びデジタル変換は端子８１．９０の
クロックパルスに応じて以下同様に反復動作する。通常
オン状態のサンプリング回路の使用により、いわゆるア
パーチャタイムを生じることな（高速動作が可能になる
。This sampling and digital conversion are repeated in the same way in response to clock pulses at terminals 81 and 90. The use of a normally on-state sampling circuit allows high-speed operation without causing so-called aperture time.

次ニエンベロープモードにつき説明する。最大値検出器
６２及び最小値検出器６６は夫々入力波形の特定時間の
最大値及び最小値を検出してコンデンサ６５．６９にこ
れらの電圧値を蓄積する。即ち、入力信号がコンデンサ
６５の電圧を超す限りダイオード６４はオンとなりコン
デンサ６５を充電し続け、その値以下に低下するとダイ
オード６４がオフどなりコンデンサ６５は最大値Ｅｍａ
　ｘ’を°常に保持する。Next, the second envelope mode will be explained. Maximum value detector 62 and minimum value detector 66 detect the maximum and minimum values of the input waveform at specific times, respectively, and store these voltage values in capacitors 65 and 69. That is, as long as the input signal exceeds the voltage of the capacitor 65, the diode 64 turns on and continues to charge the capacitor 65. When the input signal drops below that value, the diode 64 turns off and the capacitor 65 reaches the maximum value Ema.
Always hold x' at °.

同様に最小値検出器６６はダイオード６８が逆極性とな
っているので、コンデンサ６９に最小値Ｅｍｉｎを保持
する。これらＥｍａｘ、　Ｅｍｉｎはスイ・ソチング回
路７２を介して順次デジタル変換され波形メモリの所定
アドレスに記憶される。制御回路７３がスイッチング回
路７２の可動接点ｄｔＭＡＸ、ＭＩＮ命令に応じて接点
す、　ｃに交互に切換える。リセ・ソト端子７１にリセ
ットパルスが印加すると、トランジスタ７０がオンとな
り、両コンデンサ６５．６９間を短絡するので、Ｅｍａ
ｘとＥｍｉ　ｎが亨しくなる。即ちリセットパルス印加
毎に両コンデンサ６５　、＝　６９の端子電圧はその時
点の入力信号電圧に追従する。勿論、コンデンサ６５．
６９夫々に独立のリセット手段を設け、コンデンサの電
荷をその都度０に放電することも可能である。しかし、
各サンプリング期間中の入力信号の変化は一般に少ない
ので、リセット毎に入力電圧とするのが好ましい。また
、このように構成することによりＢｍａｘ≧Ｅｍｉｎで
あるので、リセット回路にはバイポーラトランジス史 り７０が使用でき、回路が極めて簡単になる。実にまた
、独立した２個のリセツー・手段を設ける場合の如（大
きな放電々流が流れ、増幅器６３．６７の著しい動作不
平衡を生ずることもない。Similarly, the minimum value detector 66 holds the minimum value Emin in the capacitor 69 since the diode 68 has the opposite polarity. These Emax and Emin are sequentially converted into digital data via the switching circuit 72 and stored at a predetermined address in the waveform memory. The control circuit 73 alternately switches the movable contacts dtMAX and dt of the switching circuit 72 to contact dt and c in response to the MIN commands. When a reset pulse is applied to the reset/soto terminal 71, the transistor 70 turns on and short-circuits both capacitors 65 and 69, so Ema
x and Emin become higher. That is, each time a reset pulse is applied, the terminal voltages of both capacitors 65 and 69 follow the input signal voltage at that time. Of course, capacitor 65.
It is also possible to provide independent reset means for each of the capacitors 69 and discharge the charge in the capacitor to 0 each time. but,
Since the input signal changes generally little during each sampling period, it is preferable to set the input voltage at each reset. Further, with this configuration, since Bmax≧Emin, the bipolar transistor 70 can be used in the reset circuit, and the circuit becomes extremely simple. Indeed, there is also no significant operational imbalance of the amplifiers 63, 67, as would be the case if two independent reset means were provided (large discharge currents would flow).

第４図を参照してエンベロープモードの動作を説明する
。時刻１．にリセットパルスＡでピーク検出器のコンデ
ンサ６５．６９をリセットする。そこで、期間ｔ・−ｔ
・中に、−コンデンサ６５は入力信号りの１間中の最大
値Ｅｍａｘ　１にコンデンサ６９は最小値Ｅｍｉｎｌを
保持する。時刻ｔＩに制御回路７３がＭＡＸ取込みパル
スＢを発生してＥｍａｘ　１を取込みサンプリング回路
７５を介してＡ’ＤＣ８０へ送り、ここでＥｍａｘ　ｌ
をデジタル変換する（第４図Ｅ）、Ｅｍａｘｌの取込み
が終了すると、時点ｔ２でＥｍｉｎ　ｌを同ルスが発生
し、ピーク検出器６２．６６をリセットして次のサンプ
リング周期ｔｓ−ｔ１が開始する。この期間中のピーク
値Ｅｍａｘ　２、Ｅｍｉｎ　２を検出し、以下同様に動
作する。サンプリング回路７５及びその後段回路の動作
はノーマルモード及びエンベロープモード共に略同様で
あるが、後者の場合には各区間のＥｍａｘ　Ｅｍｉｎを
対として互に隣接したメモリアドレスにストアするのが
好ましい。例えば奇数アドレスにＥｍａｘ　１、”ｇｍ
ａｘ　２、−・”、Ｅｍａｘｎを偶数アドレスにＥｍｉ
ｎ　１、Ｅｍｉｎ　２、・・・・・・、Ｅｍｉｎをスト
アする。この場合、順次奇数アドレスを読出し、その出
力を例えばベクトル表示し、次に偶数アドレスを読出し
、その出力をベクトル表示すれば簡単に第２図（ｅ）に
示す如き工ど４口どプモードの表示波形が得られる。ま
た、１必要に応じ偶奇アドレスを連続して読出し、その
出力をベクトル表示することも可能である・ 第３図は単に本発明の一実施例を示すのみであって、ピ
ーク検出器、スイッチング回路、サンプリング回路等は
いずれも周知の他の回路に置換しても本発明は実現でき
る。ピーク検出回路及びスイッチング回路の他の例、特
に集積回路に好適な実施例を第５図に示す。The operation of envelope mode will be explained with reference to FIG. Time 1. The capacitors 65 and 69 of the peak detector are reset with reset pulse A. Therefore, the period t・-t
-Capacitor 65 holds the maximum value Emax 1 of the input signal during one period, and capacitor 69 holds the minimum value Eminl. At time tI, the control circuit 73 generates a MAX capture pulse B, captures Emax 1, and sends it to A'DC 80 via the sampling circuit 75, where Emax l
is digitally converted (Fig. 4E). When the acquisition of Emaxl is completed, the same pulse as Eminl is generated at time t2, the peak detectors 62 and 66 are reset, and the next sampling period ts-t1 starts. . The peak values Emax 2 and Emin 2 during this period are detected, and the same operation is performed thereafter. The operations of the sampling circuit 75 and subsequent circuits are substantially the same in both the normal mode and the envelope mode, but in the latter case, it is preferable to store Emax and Emin of each section in pairs at adjacent memory addresses. For example, Emax 1, "gm" for an odd number address.
ax 2,-・”, Emaxn to even address
n 1, Emin 2, ..., store Emin. In this case, by sequentially reading out the odd addresses and displaying the output as a vector, then reading out the even addresses and displaying the output as a vector, it is easy to display the 4-output mode as shown in Figure 2(e). A waveform is obtained. In addition, it is also possible to read out even-odd addresses consecutively and display the output as a vector if necessary. Figure 3 merely shows one embodiment of the present invention, and includes a peak detector and a switching circuit. , the sampling circuit, etc., may be replaced with other well-known circuits to realize the present invention. Another example of a peak detection circuit and a switching circuit, particularly an embodiment suitable for integrated circuits, is shown in FIG.

入力端６０に印加した入力信号はＩ・ランジスタＱＩ、
Ｑｓ、Ｑａ、コンデンサＣ１、抵抗Ｒ，％Ｒ，＊、Ｒｓ
、１ＦＲａより成る最大値検出回路６２′と、トランジ
スタＱ　Ｉｏ、Ｑｌｍ、Ｑｌｌ、コンデンサＣＩ８．抵
抗ＲＩＯ１ｌＲ１１、Ｒｌｔ、Ｒｓｓより成る最小値検
出回路６６′とに同時に印加される。更に、この入力信
号及び両ピーク検出器６２′、６６′の出力はトランジ
スタＱ１ｏ、　Ｑｔｔ、　Ｑｓ４、Ｑｍｅ　、Ｑｌｌ　
、　Ｑｌ４、Ｑａｏ、　Ｑａ＋　、　Ｑａ４及び抵抗Ｒ
１１〜Ｒｔｓ、Ｒｓ＠〜Ｒ，、Ｒ，、、−Ｒ，口より成
るスイッチング回路７２′を介して出力端子１００に印
加される。抵抗Ｒ１、Ｒ＋＋の一端は夫々オフセット端
子１０１．１０２に接続され、最大値検出器６２′及び
最小値検出器６６′の出力は夫々ＭＡＸ出力端１０３、
ＭＩＮ出力端１０４に接続されると共にベースがバイア
ス抵抗Ｒｓｏ、　Ｒｓｌ及びリセット端７１に接続され
たりセット・ｌ・ランジスタＱｓ。The input signal applied to the input terminal 60 is an I transistor QI,
Qs, Qa, capacitor C1, resistance R, %R, *, Rs
, 1FRa, transistors QIo, Qlm, Qll, and capacitor CI8. It is simultaneously applied to a minimum value detection circuit 66' consisting of resistors RIO11R11, Rlt, and Rss. Furthermore, this input signal and the outputs of both peak detectors 62', 66' are connected to transistors Q1o, Qtt, Qs4, Qme, Qll.
, Ql4, Qao, Qa+, Qa4 and resistance R
11~Rts, Rs@~R, , R, , -R, are applied to the output terminal 100 through a switching circuit 72'. One ends of the resistors R1 and R++ are connected to the offset terminals 101 and 102, respectively, and the outputs of the maximum value detector 62' and the minimum value detector 66' are connected to the MAX output terminal 103, respectively.
It is connected to the MIN output terminal 104, and its base is connected to the bias resistors Rso, Rsl and the reset terminal 71, and the set l transistor Qs.

が接続される。is connected.

最大値検出器６２′はＱ＝のベース電圧がＱＩのベース
電圧、即ち入力信号の正ピーク電圧に追従し、コンデン
サＣ４を入力電圧の最大値に充電するよう動作する。−
Ｑｌのベース電圧が上昇しようとすると、ＱＩのコレク
タ電圧が低下しＱｌのコレクタ電圧を上昇する。入力電
圧が低下するときは、Ｑｌがオフとなるので、コンデン
サＣ４はその正ピーク電圧Ｅｍａｘを保持する。他方、
最小値検出器６６′も同様に動作して、コンデンサＣｒ
ａが入力信号の負ピーク電圧Ｅｍｉｎを保持する。これ
ら入力信号とピーク検出器の出力信号はスイッチング回
路７２′に印加され、ＭＡＸ端子１０５及びＭＩＮ端子
１０６に印加する制御信号により入力信号自体、Ｅｍａ
ｘ、　Ｅｍｉｎを出力端１００から取出す。スイッチン
グ回路７２′のエミッタ結合トランジスタ、Ｑｌ４、Ｑ
ｌ４、Ｑａ４は択一的に動作する。即ち、９口のペニス
には分圧器Ｒ，・−Ｒ噌６により固定で出力端１００に
現われるＬここで、Ｑｚｏ、　Ｑｌｌは夫々ＮＰＮ　及
びＰＮＰＩ−ランジスタであるので、Ｖｓｔが相殺され
実質的にレベルシフトを全く生じないことに留意すべき
である。次にＭＡＸ制御端１０５に正パルスを印加し、
９口のベース電圧をＣ２４の固定ベースバイアス電圧以
上にするとＱｌ＋がオンとなりＱ！４、Ｃ１４はオフと
なる。そこで、Ｅｍａｘがエミッタフォ０　’７　ＱＩ
ｏ、　Ｑｓｒを介して出力端１００にそのまま現われる
。更に、ＭＩＮ制御端１０６に正パルスを印加すると、
今度はＥｍｉｎがエミッタフォロワＱＩＱ、Ｃ４１を介
して出力端１００に現われる。ここで、Ｒ２１及びＲ１
２は各信号用のエミッタフォロワに共通使用されるので
、回路構成が著しく簡単になる。これら各トランジスタ
として例えばｆ丁が３００ＭＨｚ以上のものを使用すれ
ば、充分高周波の入力信号のピーク検出器として高速動
作可能である。Maximum value detector 62' operates so that the base voltage of Q= follows the base voltage of QI, ie, the positive peak voltage of the input signal, charging capacitor C4 to the maximum value of the input voltage. −
When the base voltage of Ql tries to rise, the collector voltage of QI falls, causing the collector voltage of Ql to rise. When the input voltage drops, Ql is turned off, so capacitor C4 holds its positive peak voltage Emax. On the other hand,
The minimum value detector 66' operates similarly to detect capacitor Cr.
a holds the negative peak voltage Emin of the input signal. These input signals and the output signal of the peak detector are applied to a switching circuit 72', and control signals applied to the MAX terminal 105 and the MIN terminal 106 control the input signal itself, Ema
x, Emin is taken out from the output end 100. Emitter-coupled transistors of switching circuit 72', Ql4, Q
l4 and Qa4 operate alternatively. That is, in the nine penises, L is fixed by the voltage divider R, . It should be noted that no level shift occurs. Next, apply a positive pulse to the MAX control terminal 105,
When the base voltage of 9 ports is made higher than the fixed base bias voltage of C24, Ql+ turns on and Q! 4, C14 is turned off. Therefore, Emax is emitter fo 0 '7 QI
o, appears directly at the output terminal 100 via Qsr. Furthermore, when a positive pulse is applied to the MIN control terminal 106,
Emin now appears at the output 100 via the emitter follower QIQ, C41. Here, R21 and R1
2 is commonly used as an emitter follower for each signal, so the circuit configuration is significantly simplified. If transistors having an f of 300 MHz or more are used as each of these transistors, it is possible to operate at high speed as a peak detector for a sufficiently high frequency input signal.

Ｑｓｏを含むリセット回路は、第３図の回路と実質的に
同様に動作する。即ち、リセットパルスをリセット端子
７１に印加するとＱｂｏがオンとなり、Ｃ４及びＣ＋ｓ
を夫々電源端子１０７，１０８間に直列接続、換言する
とＣａ　、　Ｃｏを互に並列接続する。このとき増幅器
６２’　６６’は出力端子が互に短絡され一種のプッシ
ュプル増幅器として動作するので、各コンデンサを入力
電圧に充電してリセットする。The reset circuit including Qso operates substantially similar to the circuit of FIG. That is, when a reset pulse is applied to the reset terminal 71, Qbo is turned on, and C4 and C+s
are connected in series between power supply terminals 107 and 108, respectively; in other words, Ca and Co are connected in parallel with each other. At this time, the output terminals of the amplifiers 62' and 66' are shorted together and operate as a kind of push-pull amplifier, so that each capacitor is charged to the input voltage and reset.

リセットパルスを１サンプリング周期毎に印加すること
に−より、第４図で説明した通り各周期のＥｍａｘ、　
Ｅｍｉｎを検出し、後段回路でデジタル変換及び記憶す
ることができる。By applying the reset pulse every sampling period, the Emax, Emax, and
Emin can be detected, digitally converted and stored in a subsequent circuit.

以上の説明から理解できる如く、本発明の波形記憶装置
によると、アナログピーク検出器とデジタル変換回路と
を効果的に結合し、入力信号を所望クロック周期でサン
プリングしてデジタル変換すると共にそのクロックパル
ス間のいかなるスパイク、ノイズ、グリッチ等のピーク
値をも効果的に検出することができる。換言すれば、前
述した従来装置によるといかに高周波のサンプリングパ
ルスを用いても、その周期間に生起するスパイク状信号
変化。を捕えることができないが、本発明装置にあって
はピーク検出器の動作限界内のいかなる信号も捕えるこ
とができる。更に、デジタル比較回路を使用しない為に
、使用するＩＣ等の個数が大幅に減少できるので、小型
携帯用機器用に極めて、好適である。As can be understood from the above description, according to the waveform storage device of the present invention, an analog peak detector and a digital conversion circuit are effectively combined, an input signal is sampled at a desired clock period and converted into digital data, and the clock pulses are The peak values of any spikes, noise, glitches, etc. in between can be effectively detected. In other words, according to the conventional device described above, no matter how high-frequency sampling pulses are used, spike-like signal changes occur between the periods. However, with the device of the present invention, any signal within the operating limits of the peak detector can be captured. Furthermore, since no digital comparison circuit is used, the number of ICs and the like used can be greatly reduced, making it extremely suitable for small portable devices.

尚、上述の説明は、本発明の好適実施例につき行ったが
、本発明は何ら斯る実施例のみに限定するものではなく
、用途に応じて種々の変更変形がなし得ること当業者に
は明らかである。例えば、必要に応じてＥｍａｘ、　Ｅ
ｍｉｎ用の独立したデジタル変換手段を使用してもよい
。Although the above description has been made regarding preferred embodiments of the present invention, it will be appreciated by those skilled in the art that the present invention is not limited to such embodiments, and that various changes and modifications can be made depending on the application. it is obvious. For example, Emax, E
Separate digital conversion means for min may also be used.

【図面の簡単な説明】[Brief explanation of drawings]

第１図及び第２図は従来の波形記憶装置の構成及び動作
説明図、第３図及び第４図は本発明による波形記憶装置
の構成及び動作説明図、第５図は第３図の主要部の好適
実施例の回路図を示す。 図中、６２．６２’は第１ピーク検出器、６６．６６′
は第２ピーク検出器、７５．７８．８ｏはデジタル変換
手段、７３は制御手段を示す。1 and 2 are diagrams explaining the configuration and operation of a conventional waveform storage device, FIGS. 3 and 4 are diagrams explaining the configuration and operation of a waveform storage device according to the present invention, and FIG. 1 shows a circuit diagram of a preferred embodiment of the unit. In the figure, 62.62' is the first peak detector, 66.66'
75.78.8o is a digital conversion means, and 73 is a control means.

Claims (1)

【特許請求の範囲】 １、入力波形の最大値及び最小値を検出する第１及び第
２ピーク検出器と、該第１及び第２ピーク検出器の各出
力をデジタル変換するデジタル変換手段と、上記第１及
び第２ピーク検出器の各出力を予定周期でサンプリング
すると共（＝サンプリング後すセントする制御手段とを
具え、上記サンプリング期間内の上記最大値及び最小値
を順次記憶手段に記憶するようにしたことを特徴とする
波形記憶装置。 ２、上記デジタル変換手段として単一変換手段を用い、
上記最大値及び最小値を交互にデジタル変換するよう構
成したことを特徴とする特許請求の範囲第１項記載の波
形記憶装置。[Claims] 1. First and second peak detectors that detect the maximum and minimum values of an input waveform, and digital conversion means that digitally converts each output of the first and second peak detectors; A control means for sampling each output of the first and second peak detectors at a predetermined period (=sampling after sampling), and sequentially storing the maximum and minimum values within the sampling period in a storage means. A waveform storage device characterized in that: 2. Using a single conversion means as the digital conversion means,
2. The waveform storage device according to claim 1, wherein said maximum value and said minimum value are alternately converted into digital data.