JPS5888919A - Comparator - Google Patents

Abstract

PURPOSE:To extend comparable voltage range, by providing a plurality of comparators with different comparable voltage ranges. CONSTITUTION:The comparator consists of the 1st comparator 41 comprising the 1st CMOS comparison circuit 21, the 1st R-S flip-flop 26, and capacitors C1-C4, in which comparable voltage ranges VDD-VTHN[where; VTHN is a threhold voltage of an N channel transistor (TR)], and the 2nd comparator 42 comprising the 2nd comparison circuit 21' replacing the N channel TRs T1, T2 into a P channel TR and using a clock pulse of an inverted phase, the 2nd R-S flip-flop 26' using an NAND gate in place of an NOR gate of the 1st flip-flop 26, and capacitors C'1-C'4 and having (VDD-VTHP)-0V of comparable voltage ranges, and the output of the comparator operated at a normal operating range is selected at a switching selection circuit 50. Thus, the comparable voltage ranges can be obtained from a ground potential to the power supply voltage.

Description

【発明の詳細な説明】 本発明はｃＭＯｓ　（相補蓋絶１１ｒ−）電界効果トラ
ンジスタ）よりなる比較器Ｋｌｌする。DETAILED DESCRIPTION OF THE INVENTION The present invention uses a comparator Kll consisting of cMOs (complementary isolated field effect transistors).

この種の比較器は、たとえば第１図に示すように構成さ
れていた。すなわち、１１は電源ｖＤＤが接続される第
１電源端子、１２は鮪２電源端子でありて本例では接地
されており、１３は基準電圧Ｖ、が印加される基準入力
端子、１４は比較入力ｖ１が印加される比較入力端子、
１５は差動増幅回路であって、差動対をなすＮチャンネ
ルのトランジスタＴｌ　＋　ＴｌおよびＮチャンネルの
定電流源トランジスタ丁１ならびＫＰチャンネルの負荷
トランジスタＴ４１〒ｉが図示の如く接続されてなり、
１６はＣＭＯＢインノ量−タ、１１は比較出力端子であ
る。This type of comparator was constructed, for example, as shown in FIG. That is, 11 is the first power supply terminal to which the power supply vDD is connected, 12 is the tuna 2 power supply terminal which is grounded in this example, 13 is the reference input terminal to which the reference voltage V is applied, and 14 is the comparison input. a comparison input terminal to which v1 is applied;
Reference numeral 15 designates a differential amplifier circuit in which a differential pair of N-channel transistors Tl + Tl, an N-channel constant current source transistor T1, and a KP-channel load transistor T41 are connected as shown in the figure.
16 is a CMOB output terminal, and 11 is a comparison output terminal.

上記比較器においては、入力比較電圧ｖＩが基準電圧ｖ
１より高いとき、トランジスタ〒３のドレインがほぼ接
地電位（＠Ｏｍレベル）Ｋ近くなるので、インバータ１
６の出力線電源電圧（１１”レベル）になる。逆に入力
比較電圧ｖ１が基準電圧ｖｌよシ低いとき、トランジス
タＴ１０ドレインがほぼ″０”レベルに近くなり、した
がつてトランジスタＴ、がオンし、そのドレインが″″
ｌ＃ｌ＃レベルので、インバータ１６の出力は＠０ルベ
ルになる。In the above comparator, the input comparison voltage vI is the reference voltage v
When the voltage is higher than 1, the drain of transistor 〒3 is almost close to the ground potential (@Om level) K, so the inverter 〒1
6 output line power supply voltage (11" level). Conversely, when the input comparison voltage v1 is lower than the reference voltage vl, the drain of the transistor T10 is almost close to the "0" level, so the transistor T is turned on. and its drain is ″″
Since the level is l#l#, the output of the inverter 16 becomes @0 level.

ところで、上記差動増幅回路１５は、基本的にアナログ
回路として動作するので、０Ｍ０８回路の特徴である低
消費電力の面を活かせない欠点があう九。また、上記差
動増幅回路１５は、使用素子の精密な設計および製造工
程管理を行なえば所望の特性１得ることが可能ではある
が、素子の変動に対する特性の変動が非常に敏感であり
、かつＬ８Ｉ（大規模集積回路）化に際してテラ！上の
占有面積が大きくなる欠点がＴｏりた。By the way, since the differential amplifier circuit 15 basically operates as an analog circuit, it has the disadvantage that it cannot take advantage of the low power consumption that is a feature of the 0M08 circuit. Further, although it is possible to obtain the desired characteristics 1 in the differential amplifier circuit 15 by performing precise design of the elements used and control of the manufacturing process, the characteristics are very sensitive to fluctuations in the elements, and When it comes to L8I (Large-Scale Integrated Circuit), Tera! The drawback is that the area occupied by the top is large.

このような欠点を除去すべく、ダイナミック駆動型のＣ
ＭＯ８比較回路を用いることによって、低消費電力であ
って素子の設計が容易であり、ＬＳＩ化に好適な第２図
に示すような比較器が考えられている。In order to eliminate these drawbacks, dynamic drive type C
By using an MO8 comparison circuit, a comparator as shown in FIG. 2 has been considered, which has low power consumption and is easy to design, and is suitable for LSI implementation.

すなわち、ｓｇ２図において、２１は比較回路、２１お
よびＪ　ＪＦｉ２人カッアゲート、２４およびｚｓ＃′
ｉインノ肴−夕であり、それぞれＣＭＯＢよりなる。上
記ノアｌ’−ト２ｚ、ｘｓはト８アリッゾフロップ２６
を形成するように接続されており、Ｃｌ−Ｃ４はコンデ
ンサであるが、第２図の回路がＩＣ化される場合には浮
遊容量を利用してもよい。That is, in the sg2 diagram, 21 is a comparison circuit, 21 and JJFi two-person gate, 24 and zs#'
It is an i-inno appetizer-evening, each consisting of CMOB. The above Noah l'-t 2z, xs is t8 Arizzo flop 26
Although Cl-C4 is a capacitor, if the circuit of FIG. 2 is integrated into an IC, a stray capacitance may be used.

前記比較回路２１において、７１〜丁４はＮチャンネル
トランジスタ、ＴＩおよびＴ−はＰチャンネルトランジ
スタであり、このトランジスタＴ＠。In the comparison circuit 21, 71 to 4 are N-channel transistors, TI and T- are P-channel transistors, and the transistors T@.

丁−はソースが第１電源端子３１（電源電圧ｖＤＩが印
加される）に接続され、ｆ−）がクロック入力端子３２
に接続されている。上記トランジスタＴＢ　＋　ＴＩ　
Ｏ各ドレインに対応して前記トランジスタ１１９丁ｌの
ドレインが接続され、このトランジスタＴｌ　ｅ　Ｔｓ
　Ｏ各ｙ−トは対応して基準入力端子ｓｒ（基準電圧ｖ
１が印加される）、比較入力端子Ｘａ（比較電圧ｖ１が
印加される）Ｋ接続されている。そして、上記トランジ
スタ〒１゜Ｔｓの各ソースは対応してトランジスタＴ＠
ｅＴ４のドレインのソースノ々スを介して第２電源端子
２ｇ（本例では接地されている）に接続され、仁のトラ
ンジスタＴｓ、〒４の？−）は前記クロック入力端子ｘ
ｚＫｌｉ！続されている。The source of D- is connected to the first power supply terminal 31 (to which the power supply voltage vDI is applied), and the source of f- is connected to the clock input terminal 32.
It is connected to the. The above transistor TB + TI
The drains of the transistors 119 and 119 are connected to each drain, and the transistors Tl e Ts
Each y-t corresponds to a reference input terminal sr (reference voltage v
1 is applied), and comparison input terminal Xa (to which comparison voltage v1 is applied) is connected to K. Each source of the transistor 〒1゜Ts corresponds to the transistor T@
It is connected to the second power supply terminal 2g (grounded in this example) through the source node of the drain of eT4, and the transistor Ts of 〒4? -) is the clock input terminal x
zKli! It is continued.

そして、前記トランジスタ〒ｇｅＴ１のドレイン相互Ｉ
！級点（ノード）ム、トランジスタＴ＠＋　Ｔｌのドレ
イン相互接続点（ノード）Ｂ社前記プリップ７０ッｆ２
ＧのリセッＦ入力端Ｒ１セット入力端８に！続されてお
シ、この入力端８，８は対応してコンデンサＣ＊　＊　
Ｃｍ　を介して接地されている。また、上記フリツｆ７
０ツブ１６の出力端ｉおよび出力端Ｑは対応してコンデ
ンサＣＢ、Ｃ４會介して接地され、出力端ｑはイン／４
−タ２４，２５ｔ−介して比較出力端子ＪＯＫＩＩ続さ
れている。And the drain mutual I of the transistor geT1
! Class point (node), transistor T@+ Tl drain interconnection point (node) Company B's aforementioned prep 70f2
G reset F input terminal R1 set input terminal 8! This input terminal 8, 8 is connected to a corresponding capacitor C* *
It is grounded through Cm. Also, the above Fritz f7
The output end i and the output end Q of the 0 tube 16 are correspondingly grounded through capacitors CB and C4, and the output end q is
The comparison output terminal JOKII is connected through the terminals 24 and 25t.

次に、上記構成における動作を第３図を参照してＩ１２
明する。クロック入力端子３２にたとえば第３図に示す
ようなりロック／譬ルスφが印加される４のとし、第３
図に示すように基準電圧ｖｌに対して比較電圧Ｖ、が高
い値から低い値へ変化した場合を考察する。Next, the operation of the above configuration will be explained with reference to FIG.
I will clarify. Assume that a lock/false pulse φ is applied to the clock input terminal 32 as shown in FIG.
As shown in the figure, consider the case where the comparison voltage V changes from a high value to a low value with respect to the reference voltage Vl.

（支）　クロックφが四つレベル（＠ｏ’レベル）の期
間１　、１’においては、トランジスタＴ１．！・はオ
ン、トランジスタＴ＠　ｅ　Ｔ４はオフになり、ツート
ム、ｌは電源端子３１からトランジスタＴｌ５Ｔｌ管通
じてプリチャージされて電源電圧ｖＤＤ（＠１ルベル）
Ｋｋうておシ、コンデンサＣ１＊Ｃ１は充電される。し
たがって、フリッノフロップ２６のノアｒ−トｚｚ、ｘ
ｓはそれぞれ＠０”レベルを出力し、出力端Ｑ、Ｑは第
３図に示すように“０ルベルになり、比較出力端子３０
の比較出力Ｖ。は第３図に示すように＠ｏｍレベルであ
る。(Support) During periods 1 and 1' when the clock φ has four levels (@o' level), the transistors T1. !・ is on, transistor T@e T4 is turned off, two-tom, l is precharged from the power supply terminal 31 through transistor Tl5Tl tube, and the power supply voltage vDD (@1 lebel)
When Kk is turned off, capacitor C1*C1 is charged. Therefore, the noise of the frino flop 26 is
s outputs @0 level, and the output terminals Q and Q become 0 level as shown in FIG. 3, and the comparison output terminal 30
Comparison output V. is at the @om level as shown in FIG.

（ロ）　Ｖ、　＞　Ｖ、であってクロックφがハイレベ
ル（１１ｍレベル）の期間■においては、トランジスタ
ＴＩＬＴ−がオフ、トランジスタＴｓ　ｅＴ４１１１オ
ン、トランジスタＴｌ　ｍ　Ｔｌはｖ、■□に応じて前
記コンデンサＣＩ＋Ｃ１（前述したように！期間に充電
されている）からの放電電流が流れる。(b) In the period (■) when V, > V and the clock φ is at a high level (11m level), the transistor TILT- is off, the transistor Ts eT4111 is on, and the transistor Tl m Tl changes according to v, ■□. A discharge current flows from the capacitor CI+C1 (which has been charged during the ! period as described above).

麦お、予めトランジスタ’ｒｓ＊　Ｔ４同志、トランジ
スタｉム、〒３同志の寸法（望ましくはさらに電流の流
れる方向）を厳書に同じくするように設計しておき、さ
らにコンデンサ０１　＃　Ｃ＠同志、コンデンサＣ１＃
Ｃ４同志の容量が厳冑に同じになるように設計しておけ
ばｖＩ　”　ｖｌのとき前記ツートム、ＩＣ）放電電圧
波形は等しくなるが、上記Ｖ、　＞　Ｖ、の条件では第
３図に示すようにノードＢがツートムよりも放電速度が
速い。このため、ノードＢの電圧がノードＡの電圧より
も早く７リツプフロツｆ２６の閾値電圧Ｖ□に達するの
で、フリッｆ７０ッｆ２６はセット入力端ｓＯ＠Ｏ’入
力によシ出力端Ｑが″ｌ”レベルになり、このため出力
端互はリセット入力端Ｒの入力（ツートムの電圧）Ｋ無
関係に″０”レベルになる。したがって、このとき比較
出力端子３゜には＠１ｍレベルの比較出力が得られる。Mugio, design in advance so that the dimensions of transistor 'rs* T4 comrade, transistor im, and 〒3 comrade are exactly the same (preferably, the direction of current flow), and also capacitor 01 # C @ comrade, Capacitor C1#
If the capacitances of C4 comrades are designed to be strictly the same, the discharge voltage waveforms will be equal when vI ''vl, but under the condition of V > V, as shown in Figure 3. As shown, the discharge speed of node B is faster than that of two-tom.For this reason, the voltage of node B reaches the threshold voltage V□ of the 7-lip flop f26 earlier than the voltage of node A, so the flip flop f70ff26 is set at the set input terminal sO Due to the O' input, the output terminal Q becomes "L" level, and therefore the output terminals become "0" level regardless of the input (two-tom voltage) K of the reset input terminal R. Therefore, at this time, the comparison output A comparison output of @1m level is obtained at terminal 3°.

（ハ）　Ｖ、＜Ｖ、であってクロックφがハイレベルの
期間夏′においては、上述（ロ）のときに準じた動作が
行われるが、この場合はトランジスタ〒１の方にトラン
ジスタ〒鵞よりも大きな放電電流が流れ、ノードＡがノ
ードＢよシも放電速度が速い。(c) During the summer period when V<V and the clock φ is at a high level, the same operation as in (b) above is performed, but in this case, the transistor 〒1 is replaced with the transistor 〒1. A larger discharge current flows, and the discharge speed of node A is faster than that of node B.

したがって、７リツグフロツｆｚｇはリセット入力端ｌ
の”０”入力により出力端ｉが”１″レベルになシ、こ
のため出力端ＱＦｉ＠０”レベルになり、比較出力端子
５ｏｐｃ＃′ｉ″″Ｏルベルの比較出力が得られる。Therefore, the reset input terminal l
The input of "0" causes the output terminal i to go to the "1" level, so that the output terminal QFi@0" level is obtained, and a comparison output of the comparison output terminal 5opc#'i""O level is obtained.

上述したような第２図の比較器によれば、比較回路１１
はクロックΔルスφによりメイナ７ック駆動されるので
、電源端子３１と接地端との間に貫通電流が流れること
はなく、フリラグフロップ２６に直流電流が流れるのは
、ノードＡ、Ｂの電圧のうち放電速度の速い方の電圧が
放電開始から７リツプフロツｆＯ閾値に達するまでの僅
かの時間（第３図中）ｔＩａ　ｊｔ＋ｓ）であるが、コ
ンデンサＣＩ＋Ｃ１は通常１ｐＦ＠度であって充電電荷
は少ないので、上記比較器は０Ｍ０８回路の％１１を失
なうことなく消費電力は低くて済む。According to the comparator of FIG. 2 as described above, the comparison circuit 11
is mainly driven by the clock ΔRusφ, so no through current flows between the power supply terminal 31 and the ground terminal, and the DC current flows through the free lag flop 26 only at the nodes A and B. There is a short time (tIa jt+s) from the start of discharge until the voltage with the faster discharge rate reaches the 7-lip float fO threshold (in Figure 3), but the capacitor CI+C1 is normally 1 pF, and the charging charge is is small, so the comparator consumes low power without losing %11 of the 0M08 circuit.

しかも、前述したようにトランジスタＴ　＠　ｅ　Ｔ　
麿同志、トランジスタＴ＠　＊　Ｔ４同志を等しく設計
することは、集積回路においては容易である。Moreover, as mentioned above, the transistor T @ e T
Comrade Maro, it is easy to design transistors T@*T4 equally in integrated circuits.

なお、上記した第２図の比較器においては、トランジス
タ〒１．ｉ重がカットオフしない範囲、つまシトランジ
メタ１１１丁茸に電流が流れる条件は、Ｎチャンネルト
ランジスタの閾値電圧をｖＴ□で表わすとｖＤＤ”’Ｖ
Ｔ□であり、換言すれば比較可能な電圧レンジはＶ□〜
ｖＴＩＮに限定される。たとえばｖ７□−１，ＯＶとす
ると、１．０Ｖ以下の電圧ではトランジスタＴ１＋　Ｔ
Ｂがオンしないため比較できない。Note that in the comparator shown in FIG. 2 described above, transistors 1. The condition in which the current flows in the range where the i weight does not cut off is vDD'''V, where the threshold voltage of the N-channel transistor is expressed as vT□.
In other words, the comparable voltage range is V□~
Limited to vTIN. For example, if v7□-1, OV, at a voltage of 1.0V or less, transistor T1+T
Cannot be compared because B is not turned on.

本発明は上記の事情に艦みてなされたもので、比較可能
な電圧レンジがｖ０〜Ｖ？□の第１の比較器と、比較可
能な電圧レンジが（ｖＤＤ−１ｖ□、１）〜Ｏｖの第２
の比較器と１−設け、いずれか一方の比較器から正常な
比較出力管選択Ｕて導出することにより、比較可能な電
圧レンジｔＯ〜ＶＤｉｌの範囲に拡大し得る比較器を提
供するものである。The present invention was made in view of the above circumstances, and the voltage range that can be compared is v0 to V? The first comparator is □, and the second comparator has a comparable voltage range of (vDD-1v□, 1) to Ov.
The present invention provides a comparator that can expand the comparable voltage range tO to VDil by providing a comparator and deriving a normal comparison output tube selection U from either one of the comparators. .

以下、図ＴｋＪｆ参照して本発明の一実施例を詳細に説
明する。Hereinafter, one embodiment of the present invention will be described in detail with reference to Figures TkJf.

第４図において、４１は比較可能な電圧レンジがｖＤＤ
−■？□の第１の比較器であシ、第２図を参照して説明
したと同様の第１　ＯＣＭＯ８比較回路２１、第１のＲ
−８フリッグ７０ッｆｚｇ。In Figure 4, 41 has a comparable voltage range of vDD.
−■? □, the first OCMO8 comparison circuit 21, and the first R
-8frig 70fzg.

コンデンサＣ１〜Ｃ４からなる。４２は比較可能な電圧
レンジが（ｖＤＤ−１ｖ□−）〜ＧＶＯ第２の比較器で
ある。ここで、ｖ？Ｉ、はＰチャンネルトランジスタの
閾値電圧である。この第２の比較器４２は、前記第１の
ＣＭＯ８比較回路２１のＮチャンネルトランジスタＴ１
．Ｔ１をＰチャンネルトランジスタＴ１’＋　７．／に
置換すると共に前記クロックパルスφとは逆相のりａツ
クパルスφを用いる第２のＣＭＯ８比較回路ｊ　７’と
、前記第１Ｏフリツグフロツｆ２１ｉのノアｒ−トｚｚ
、ｘｓに代えてナンドｒ　−）　Ｊ　！’、　ｊ　ｊ’
ｌ用いた菖２０Ｂ−８７リツグフロツｆ２６′と、コン
デンサＣ１′〜Ｃ４１からなる。すなわち、上記第２０
Ｃ１＆）８比較回路２１′において、Ｔｌ’　ｅ　Ｔ＠
’　＠　Ｔ＠’　ｅ丁・′はＰチャンネルトランジスタ
であ夛、〒１’　＃　Ｔａ’はＮチャンネルトランジス
タでＴｏ　’Ｊ　、Ｔｌ’　＊〒・Ｉはソースが第１電
源端子３１に接続され、ｒ−）がクロツタ入力端子１２
′（クロックパルス？が印加される。）に接続されてい
る。上記トランジスタＴＩ’、Ｔ・′の各ドレインに対
応して前記トランジスタ丁１′、〒１′のソースが接続
され、このトランジスタ”１’　ｅ　Ｔ＠’の各ダート
は対応して基準入力端子２１および比較入力端子２＃に
接続されている。上記トランジスタＴ１′１丁意′の各
ドレインは対応してトランジスタＴｓ’　＋　Ｔ４’の
ドレイン・ソースイスを介して第２電源端子Ｊｇに接続
され、このトランジスタＴｓ’　ａ　Ｔ４’のｒ−）は
前記り四ツク入力端子Ｊ２′に接続されている。It consists of capacitors C1 to C4. 42 is a second comparator whose comparable voltage range is (vDD-1v□-) to GVO. Here, v? I, is the threshold voltage of the P-channel transistor. This second comparator 42 includes an N-channel transistor T1 of the first CMO8 comparison circuit 21.
．． 7. Replace T1 with a P-channel transistor T1'+. / and a second CMO8 comparator circuit j7' which uses a clock pulse φ having an opposite phase to the clock pulse φ, and a clock pulse φ of the first O flipflop f21i.
, Nando r −) J! instead of xs. ', j j'
It consists of a 20B-87 rig float f26' and capacitors C1' to C41. That is, the above 20th
In the C1&)8 comparison circuit 21', Tl' e T@
'@T@'e' is a P-channel transistor, 〒1'#Ta' is an N-channel transistor To 'J, Tl' *〒・I has its source connected to the first power supply terminal 31, r-) is the black input terminal 12
' (A clock pulse? is applied.) The sources of the transistors 1' and 1' are connected to the drains of the transistors TI' and T', and the sources of the transistors 1' and 1' are respectively connected to the reference input terminal 21 and comparison input terminal 2#.Each drain of the transistor T1'1' is connected to the second power supply terminal Jg via the drain and source of the transistor Ts'+T4' correspondingly. The transistors Ts' (r-) of T4' are connected to the four input terminals J2'.

そして、前記トランシス！’ｒｌ’　ｅ　Ｔ＠’の各ド
レイン（ツートム′、　Ｂ′）が対応して第２ＯＲ−８
７リツプフロツｆ２６′のリセット（６）入力端および
セット（２））入力端に接続されている。And said Transis! Each drain (twotom', B') of 'rl' e T@' corresponds to the second OR-8.
It is connected to the reset (6) input terminal and the set (2) input terminal of the 7-lip flop f26'.

一方、ｔＩＮｌの比較器４１の一対の出力端、つまり第
１ＯＲ−８７リツ７’７０ツｆ２６のＱ出力端およびｉ
出力端は二人力のノア？−）４Ｊの各入力端に接続され
、このノアｒ−）　４Ｊの出力端はインバータ４４およ
びアンドｒ　−）　４　Ｊの一方入力端に接続されてい
る。上記インバータ４４の出力端および前記ｑ出力？！
ｎｅｔアンドダート４−の各入力端に接続でれている。On the other hand, a pair of output terminals of the comparator 41 of tINl, that is, the Q output terminal of the first OR-87f26 and i
Is the output end a two-man Noah? -) 4J, and the output terminal of this NOR r-) 4J is connected to the inverter 44 and one input terminal of ANDr-) 4J. The output terminal of the inverter 44 and the q output? !
It is connected to each input terminal of net and dart 4-.

そして、前記アンドｒ−ト４５の他方入力端ＫＦｉ前記
第２の比較器４２の７リツプフロツｆ２ｒ；′のＱｍ出
力端がインバータ５０ｔ−介して接続され、上記アンド
ｒ−ト４５および４１１０各出力端はノアｆ−ト４ｒの
各入力端に接続され、このノアゲート４１の出力端はイ
ンバータ４８ｔ−介して比較出力端一７４９に接続され
ている。The other input terminal KFi of the AND gate 45 is connected to the Qm output terminal of the 7-lip flop f2r;' of the second comparator 42 through an inverter 50t, are connected to each input terminal of a NOR gate 4r, and the output terminal of this NOR gate 41 is connected to a comparison output terminal 749 via an inverter 48t.

なお、上記ノアダート４３．インバータ４４゜ア７Ｙｌ
”−ト４５．４ｇ、ノアｒ−）　４　Ｆおよびインバー
タ４８により切換選択回＠１ｉ（Ｉが形成されている。In addition, the above Noah Dart 43. Inverter 44゜A7Yl
The switching selection circuit @1i (I) is formed by 45.4g, 4F and the inverter 48.

而して、上記比較器において、第１の比較器４１の動作
は第３図を参照して前述したと同様に第５図中に示すよ
うなものとなり、ま喪第２の比較器４２は第１の比較器
４１０動作に準じて動作し、第５図中に示すようになる
。Therefore, in the above comparator, the operation of the first comparator 41 is as shown in FIG. 5 in the same manner as described above with reference to FIG. It operates in accordance with the operation of the first comparator 410, as shown in FIG.

ｔ＆わち、＆）　　ＩＯツクノ豐ルスｉがハイレベル（
＠１”レベル）の期間１　、　Ｉ’においては、トラン
ジスタ〒、／　、　Ｔｌ、／はオフであるが、トランジ
スタＴｓ’　＊　Ｔ４’がオンし、コンデンサＣＢ’　
＋　ＣＢ’にそれまで充電されてい友電荷は放電する。t & wachi, &) IO Tsukuno Fyo Rusu i is at a high level (
During period 1, I' of (@1'' level), transistors 〒, /, Tl, / are off, but transistor Ts' * T4' is on, and capacitor CB'
+ The friend charge that had been charged to CB' is discharged.

し九がってこのときフリッデフロッｆ２６′の出力端Ｑ
　、　ＱＩｆｉ共Ｋ　”　１　”　Ｋ　１ｋ　−ｖ　？
　イｈ。Therefore, at this time, the output terminal Q of the flip-flop f26'
, QIfi both K ” 1 ” K 1k −v?
Ih.

（ロ）　クロックパルスｉがローレベル（”０”レベル
）の期間１　、　ｌ’においては、トランジスタＴ　＠
’　＋〒・′はオン、トランジスタ〒ｓ／　、　Ｔ４／
はオフ、トランジスタ丁、／　、　Ｔｓｌは前記電圧Ｖ
ｌ　＃　Ｖ　Ｈの大きさに対応した抵抗になっている。(b) During the period 1, l' when the clock pulse i is at a low level (“0” level), the transistor T @
'+〒・' is on, transistor 〒s/, T4/
is off, transistor D is /, Tsl is the voltage V
l # V The resistance corresponds to the magnitude of H.

したがってｖ、〈ｖｘの期間璽には、電源端子３１から
トランジスタＴ■′・Ｔ、／を経てコンデンサＣ１′に
流れる充電電流の方が、電源端子３１からトランジスタ
Ｔ・′。Therefore, during the periods v and <vx, the charging current flowing from the power supply terminal 31 to the transistor T.

テｓ’　を経てコンデンサ（、／に流れる充電電流より
も大きく、ツートム′の方がノードＢ′よりも早く７リ
ツプ７０ツｆ２６′の閾値電圧Ｖ□に達し、フリップフ
ロッｆ２ｇ’ｌＪリセット入力端Ｒの″ｌ”入力により
出力端Ｑが″Ｏ’になる。It is larger than the charging current flowing through the capacitor (, / through T s', and the two tom' reaches the threshold voltage V□ of 7 rip 70 f26' earlier than the node B', and the flip-flop f2g'lJ reset input terminal R The output terminal Q becomes "O" due to the "l" input.

これに対してＶ、＞Ｖ、の期間１′には、上記と逆にコ
ンデンサＣ，１の方がコンデンサＣ１′よりも充電速度
が早くなり、ノードＢ’ｔ）方がツートム′よりも早く
フリッデフｏ　ｙ　ｆ　ｘ　ｉ’ｔ）　ＩＩＩ　ｌｊｌ
　Ｖ□に違し、アリラグフロラ！２６′はセット入力端
一の＠ｌ”入力により出力端ｑが°Ｏ’に’＆す、出力
端Ｑは１１”の１まである。On the other hand, during period 1' when V,>V, conversely to the above, capacitor C,1 charges faster than capacitor C1', and node B't) charges faster than two-tom'. Fridef o y f x i't) III ljl
Unlike V□, Arilagflora! In 26', the output terminal q is set to °O' by @l'' input at the set input terminal 1, and the output terminal Q is up to 1 at 11''.

いま、Ｖｌ、Ｖ、がｖ、、、〜ｖ、、　０場合、曽記菖
１の比較器４１はＶ□〉ｖｌのときＱ出力が＠１”ｅｖ
ｌ（ｖＩＩのときＱ出力が＠１”Ｋなる。そして、切換
選択回路５０は、上記Ｑ出力が１１”Ｏとき、ノアｒ−
）４Ｊの出力が＠０”、アンドｆｆ−ト４１Ｃ）出力が
＠０＃。Now, when Vl and V are v, ... ~v,, 0, the comparator 41 of Soki Iris 1 has a Q output @1''ev when V□〉vl
When the Q output is 11"O, the Q output becomes @1"K. When the Q output is 11"O, the switching selection circuit 50
)4J's output is @0'', ANDff-t41C)'s output is @0#.

インバータ４４の出力が１１”、アンドｒ−）４１０ｍ
力が′″ｌ”、ノアダート４１の出力が＠Ｏｍ、インバ
ータ４１の出力が＠ｌ”とな９、前記ｑ出力が１１”Ｏ
ときにはノアｒ−ト４３の出力が＠０＃、インバータ４
４の出力が＠ｌ”、アンドｒ−ト４５．４ｉの出力がそ
れぞれ＠Ｏ＃、ノア？−）４ＦＯ出力が″″１＃、１＃
、インバータ４８１０′になる。すなわち、第１の比較
１７ｈ４１ｃ）Ｑ出力０”１”、１０１に応じて比較出
力端子４１０出力レベルが定置る。こＯとき、アンドダ
ート４１〇一方入力はパーク５０ｔ−経てくる出力は禁
止され石。The output of the inverter 44 is 11", and r-) 410m
The power is ``l'', the output of the Nordart 41 is @Om, the output of the inverter 41 is @l''9, and the q output is 11''O.
Sometimes the output of Nort 43 is @0#, inverter 4
The output of 4 is @l'', the output of ANDr-45.4i is @O#, Noah?-)4FO output is ``''1#, 1#
, becomes an inverter 4810'. That is, the output level of the comparison output terminal 410 is fixed according to the first comparison 17h41c) Q output 0"1", 101. At this time, and dirt 410, the input is parked 50t- and the output that comes through is prohibited and stone.

これに対してＶ□、ｖｌが０〜Ｖ？□の場合、たとえば
Ｖ、、、Ｗ＋１．ＯＶ＃Ｖ、ｇｎ、ｆｌＶ、−０ｖｔた
は＋〇、７Ｖの場合、第１の比較器４１のトランジスタ
Ｔ１１丁雪はカットオフし、ツートム、Ｂは″１ｍレベ
ルのままとなシ、Ｑ出力、ｑ出力とも″０”になる。On the other hand, V□, vl is 0 to V? In the case of □, for example, V, , W+1. In the case of OV#V, gn, flV, -0vt or +〇, 7V, the transistor T11 of the first comparator 41 is cut off, and the two tom and B remain at the ``1m level'', Q output. , q output both become "0".

したがって、切換選択回路５０において、ノアｒ−）４
７の出力、すなわちアンドｐ−）４５の一方入力社′″
１”になるが、他方のアンドｒ　−ト４ｄは禁止状態に
なる。そしてこの場合、第２の比較器４２の動作間１１
　ａ　Ｏ〜（Ｖ、、−ＩＶ、、、Ｉ）テＴｏ　５　テ、
そＯＱ出力ｑｖ、＞ｖ、ｏトき”　ｏ　’　＃　Ｖ　１
　＜ｖＢのと１１′″ｌ”となっているので、このｑ出
力がインバータ５０により反転されて上記アンドｒ　−
）４１會経てさらにノアｒ−）４Ｆ、インバータ４１を
経て比較出力端子４＃に導出される。Therefore, in the switching selection circuit 50, Noah r-)4
The output of 7, i.e., the input of 45'
1'', but the other ANDr-t 4d becomes inhibited. In this case, during the operation of the second comparator 42, 11
a O~(V,, -IV,,,I)teTo 5te,
So OQ output qv, >v, otoki" o '# V 1
<vB and 11'"l", so this q output is inverted by the inverter 50 and the above ANDr -
) 41, then it is further led out to comparison output terminal 4# via Noah r-) 4F and inverter 41.

上述した比較器によれば、それぞれの動作間１！〇一部
が重なる２個のＣＭＤＢ比較器を用い、一方Ｏ比験器の
出力によりて正常な動作範囲で動作しているか否かを判
定し、正常ならその出力を選択し、正常でないなら他方
の比較器の出力を選択して導出するものである。したが
って、一方の動作範囲の上端から他方の動作範囲の下端
まで動作範囲を拡大する仁とができる。According to the comparator described above, between each operation 1! 〇Using two CMDB comparators that partially overlap, determine whether or not the output of one O comparator is operating within the normal operating range.If it is normal, select that output, and if it is not normal, select the other output. The output of the comparator is selected and derived. Therefore, it is possible to expand the operating range from the upper end of one operating range to the lower end of the other operating range.

なお、上述実施例においては、切換選択回路５０は、第
１０Ｒ−８７リツプフ田ツｆｘｉの２出力状！１０検出
結果に応じて出力選択を行りたが、これに代えて第２０
Ｒ−８７リツ！フロツ！２Ｃ／の２出力状態の検出結果
に応じて出力選択を行なうように回路接続を変更しても
よい。In the above embodiment, the switching selection circuit 50 has two outputs of the 10R-87 lipstick fxi! The output selection was made according to the 10th detection result, but instead of this, the 20th detection result was selected.
R-87 Ritsu! Frotz! The circuit connection may be changed so that the output selection is performed according to the detection result of the two output states of 2C/.

本発ＷＡは上述したように、比較可能な電圧レンジｔＩ
Ｉ地電位から電源電圧までの範囲に拡大し得る比較器を
提供できる。As mentioned above, the present WA has a comparable voltage range tI.
It is possible to provide a comparator that can extend the range from I ground potential to power supply voltage.

【図面の簡単な説明】[Brief explanation of the drawing]

１８１図は従来の比較器を示す回路図、第２図は従来考
えられている比較器を示す回路図、謳３図は＠２図の動
作を説明するために示す波形図、第４図は本発明に係る
比較器の一爽施例會示す＠ＩＩＩ図、第５図は第４図Ｏ
動作を説明するえめに示す波形図である。 ＪＪ、ＪＪ’−・・比ｌｌ１ｌ！回路、２　ｇ　、　ｊ
　＃’・Ｒ−８７リツグ７０ツグ、２９．３１・・・電
源端子、ＳＯ・・・切換選択回路、Ｔ１−丁、、〒１′
〜７．／・・・トランジスタ。 出願人代理人　　弁理士　鈴　江　武　彦第１図 １１ 第３図 ■０尤力 第２図 フ１ 第４図 第５図Figure 181 is a circuit diagram showing a conventional comparator, Figure 2 is a circuit diagram showing a conventionally considered comparator, Figure 3 is a waveform diagram shown to explain the operation of Figure @2, and Figure 4 is a circuit diagram showing a conventional comparator. Figure 3 shows a refreshing example of the comparator according to the present invention, Figure 5 is Figure 4 O.
FIG. 3 is a waveform diagram shown for explaining the operation. JJ, JJ'-... comparisonll1l! circuit, 2 g, j
#'・R-87 Rig 70 Tug, 29.31...Power terminal, SO...Switching selection circuit, T1-D,,〒1'
~7. /...transistor. Applicant's agent Patent attorney Takehiko Suzue Figure 1 11 Figure 3 ■ 0 Likelihood Figure 2 F 1 Figure 4 Figure 5

Claims (1)

【特許請求の範囲】 第１電源端子にそれぞれ一端が接続されたＰチャンネル
のトランジスタテＳ、〒６および第２電源端子にそれぞ
れ一端がＩＩ続されたＮチャンネルのトランジスタＴ１
＋〒４ならびに前記トランジスタＴｈｅ丁＄の各他端間
およびＴ−０〒４の各他端間にそれぞれ対応して挿入さ
れそれぞれＯダートに対応して基準電圧Ｖ、および比較
電圧ｖ０が印加されるＮチャンネルのトランジスタＴｌ
　Ｉ　Ｔｓ　を備え、上記トランジスタＴｓ、！−＋　
７１　ｅ　Ｔ４０各ｒ−）にクロック／譬ルスφが印加
される第１０　ＣＭＯＩ（相補間絶縁ｆ−）電界効果ト
ランジスタ）比較回路と、この比較回路の前記トランジ
スタＴ’５Ｔｉｃ）各他端に対応して一対の入力端が接
続される第１のＲ−８フリツｆ７０ツデと、前記ＩＩＩ
電源端子にそれぞれ一端が接続され九Ｐチャンネルのト
ランジスタＴＩ’ｐ　ＴＪおよび８２電榔端子にそれぞ
れ一端が接続されたＮチャンネルのトランジスタＴ　ｓ
’　ｒ　７４’ならびに前記トランジスタＴ＠’　＋　
Ｔ＠’の各他端間およびＴ・′、〒４′の各他端間にそ
れぞれ対応して挿入されそれぞれの？−）に対応して前
記基準電圧ｖ１および比較電圧■１が印加されるＰチャ
ンネルのトランジスタ１１′。 〒ｓ’を備え、上記トランジスタＴｇ’　＊　Ｔ＠’　
＠　Ｔ＠’　＊　Ｔ４’の各？−）に前記クロックパル
スφとは逆相のクロックパルス￥が印加される第２のＣ
ＭＯＢ比較回路と、この比較回路の前記トランジスタテ
１′。 〒４′の各他端に対応して一対の入力端が接続される第
２のＲ−８７リツｆ７０ツブと、この第２の７リツプ７
ｏツブの出力状態もしくは前記第１のブックｆ７０ツブ
の出力状態音検知し、その出力状ｍＫ応じて第２の７リ
ツデフロツデの出力もしくは第１のフリラグフロッグの
出力管選択して導出すゐ切換選択回路と管具備するとと
會特徴とする比較器。[Claims] A P-channel transistor TS has one end connected to the first power supply terminal, and an N-channel transistor T1 has one end connected to the second power supply terminal.
+〒4 and the other ends of the transistors T-0 and T-0〒4, respectively, and a reference voltage V and a comparison voltage v0 are applied corresponding to O-dart, respectively. N-channel transistor Tl
ITs, and the transistors Ts, ! −＋
The 10th CMOI (complementary isolation f-) field effect transistor) comparison circuit to which a clock/flux φ is applied to each T40 (T40) and the other end of the transistor T'5Tic) of this comparison circuit a first R-8 fritz f70 to which a pair of input terminals are connected;
9P-channel transistors TI'p TJ, each having one end connected to the power supply terminal; and an N-channel transistor Ts, each having one end connected to the 82-electrode terminal.
'r74' and the transistor T@'+
It is inserted correspondingly between each other end of T@' and between each other end of T・', 〒4', respectively. P-channel transistor 11' to which the reference voltage v1 and comparison voltage (1) are applied corresponding to (-). 〒s', and the transistor Tg' * T@'
@T@' * Each of T4'? -) is applied with a clock pulse ¥ having an opposite phase to the clock pulse φ.
MOB comparison circuit and the transistor T1' of this comparison circuit. A second R-87 lip f70 tube to which a pair of input ends are connected corresponding to each other end of the
The output state of the o tube or the output state of the first book f70 tube is detected, and depending on the output condition mK, the output of the second 7-liter defrot tube or the output tube of the first free lag frog is selected and derived. Comparator featuring selection circuit and tube fittings.