JPS588766B2 - Push-pull output circuit - Google Patents
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- JPS588766B2 JPS588766B2 JP1036576A JP1036576A JPS588766B2 JP S588766 B2 JPS588766 B2 JP S588766B2 JP 1036576 A JP1036576 A JP 1036576A JP 1036576 A JP1036576 A JP 1036576A JP S588766 B2 JPS588766 B2 JP S588766B2
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- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3083—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type
- H03F3/3086—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type two power transistors being controlled by the input signal
- H03F3/3096—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type two power transistors being controlled by the input signal using a single transistor with output on emitter and collector as phase splitter
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Description
【発明の詳細な説明】 本発明はプッシュプル出力回路に関するものである。[Detailed description of the invention] The present invention relates to push-pull output circuits.
高出力ＩＣ（集積回路）の出力段回路としては、ｎｐｎ
トランジスタとｐｎｐトランジスタとを混在して使わな
いプッシュプル出力回路が有効である。As the output stage circuit of high output IC (integrated circuit), npn
A push-pull output circuit that does not use a mixture of transistors and pnp transistors is effective.
この回路の基本的回路を第３図に示す。The basic circuit of this circuit is shown in FIG.
同図において、Ｑ＋は駆動トランジスタを構成し、Ｑ２
＋ Ｑ３は出力トランジスタを構成する。In the same figure, Q+ constitutes a drive transistor, and Q2
+Q3 constitutes an output transistor.
上記トランジスタＱ１のコレクタ出力とエミツタ出力に
よりそれぞれ出力トランジスタＱ２ ， Ｑ３を駆動す
るため、このトランジスタＱ２，Ｑ３は相補的に動作す
るものきなる。Since the collector output and emitter output of the transistor Q1 drive the output transistors Q2 and Q3, respectively, the transistors Q2 and Q3 operate in a complementary manner.
そして、上記、駆動トランジスタＱ１のコレクタと出力
端子間に設けられたスイッチング・ダイオードＱ４は、
接地側出力トランジスタＱ３を駆動する際における電源
インピーダンスを小さくするためのもので、このダイオ
ードＱ４の導通により出力コンデンサＣの蓄積電荷を電
源として，駆動トランジスタＱ１並びにＱ３を動作させ
る。The switching diode Q4 provided between the collector and output terminal of the drive transistor Q1 is
This is to reduce the power source impedance when driving the ground side output transistor Q3, and when this diode Q4 is turned on, the accumulated charge of the output capacitor C is used as a power source to operate the driving transistors Q1 and Q3.
一方、駆動トランジスタＱ１のエミツク側に設けられた
抵抗Ｒ１は、電源側出力トランジスタＱ２を駆動する際
（トランジスタＱ３はＯＦＦ）の交流電流パスを形成す
るためのものである。On the other hand, the resistor R1 provided on the emitter side of the drive transistor Q1 is for forming an alternating current path when driving the power supply side output transistor Q2 (transistor Q3 is OFF).
また、バイアス・ダイオードＱ５ ，Ｑ６はレベル整合
用ダイオードであり、上記スイッチング・ダイオードＱ
４を無信号時に導通させるためにある。Also, bias diodes Q5 and Q6 are level matching diodes, and the switching diode Q
This is to make 4 conductive when there is no signal.
ＣＳは駆動トランジスタＱ１の定電流負荷回路を構成す
る。CS constitutes a constant current load circuit for the drive transistor Q1.
この回路は、出力段の増幅用トランジスタがすべてｎｐ
ｎ トランジスタ（又はｐｎｐ トランジスタ）で構成
できるため、半導体集積回路に適している反面、コンブ
リメンタリ回路に比べ歪率特性、特にクロスオーバー歪
率が劣るという欠点を有する。In this circuit, all the amplifying transistors in the output stage are np.
Since it can be configured with n transistors (or pnp transistors), it is suitable for semiconductor integrated circuits, but it has the disadvantage of inferior distortion characteristics, especially crossover distortion, compared to complementary circuits.
この理由を以下に説明する。The reason for this will be explained below.
この回路にあっては、接地側出力トランジスタＱ３速や
かに動作させるため、入力無信号時においてもダイオー
ドＱ４にはバイアス電流を流すことによりこのダイオー
ドＱ４を導通状態に維持しておく必要がある。In this circuit, in order to quickly operate the ground side output transistor Q3, it is necessary to maintain the diode Q4 in a conductive state by flowing a bias current through the diode Q4 even when there is no input signal.
しかし、このことは電源側トランジスタＱ２を動作させ
るときに問題となる。However, this poses a problem when operating the power supply side transistor Q2.
それは上記ダイオードＱ４が出力トランジスタＱ２のベ
ース・エミツタ間を交流的にシャントしていることとな
るためであり、このダイオードＱ４が遮断するまでの間
、駆動トランジスタＱ１のコレクク信号はほとんど上記
導通しているダイオードＱ４を通して流れ、結果として
この間において、入力信号を出力トランジスタＱ２が増
幅しないこととなりクロスオーバー歪が生ずる。This is because the diode Q4 acts as an alternating current shunt between the base and emitter of the output transistor Q2, and until this diode Q4 is cut off, the collector signal of the drive transistor Q1 is almost always conductive. As a result, the input signal is not amplified by the output transistor Q2 during this period, resulting in crossover distortion.
上記クロスオーバー歪を小さくするためには、上記ダイ
オードＱ４のバイアス電流を小さくしてダイオードＱ４
が速やかに遮断することができるようにすればよいが、
このことは極めて困難である。In order to reduce the crossover distortion mentioned above, it is necessary to reduce the bias current of the diode Q4.
It would be good if it could be quickly shut down,
This is extremely difficult.
これは次の理由による。駆動トランジスタＱ１のエミツ
タ抵抗Ｒ１に流れる電流は、ほぼ定電流負荷回路ＣＳか
ら流れ込む電流■。This is due to the following reason. The current flowing through the emitter resistor R1 of the drive transistor Q1 is approximately the current (2) flowing from the constant current load circuit CS.
と、上記ダイオードＱ４を通して流れるバイアス電流Ｉ
Ｄとの和の電流となる。and the bias current I flowing through the diode Q4.
The current is the sum of D and D.
したがって、ダイオードＱ４のバイアス電流ＩＤは次式
（１）で求められる。Therefore, the bias current ID of the diode Q4 is obtained by the following equation (1).
ＶＢＥＱ３はトランジスタＱ３のベース・エミツタ間電
圧、■ｏは定電流負荷回賂ＣＳに流れる定電涼である。VBEQ3 is the base-emitter voltage of the transistor Q3, and ■o is the constant current flowing through the constant current load circuit CS.
ここで、ＶＢＢＱｓ／Ｒｔは温度、製造上の素子特性の
バラツキにより変動するため、上記ＶＢＥ／Ｒ１の変動
によりＩＤ＜Ｏとなることがあるから、バイアス電流Ｉ
Ｄは上記温度変化，バラツキを考慮して設定しなければ
ならなく、結果としてバイアス電流ＩＤは大きく設定せ
ざるを得ないのである。Here, since VBBQs/Rt fluctuates due to temperature and variations in device characteristics during manufacturing, ID<O may occur due to fluctuations in VBE/R1, so the bias current I
D must be set taking into consideration the temperature changes and variations described above, and as a result, the bias current ID must be set large.
本発明は上記間順を解決するためなされたもので、その
目的とするところは、クロスオーバー歪を低減したプッ
シュプル出力回路を提供することにある。The present invention was made to solve the above problem, and its purpose is to provide a push-pull output circuit with reduced crossover distortion.
本発明の他の目的は、スイッチングダイオードのアイド
リング電流ＩＤの増減電圧特性を改善したプッシュプル
出力回路を提供することにある。Another object of the present invention is to provide a push-pull output circuit that improves the increase/decrease voltage characteristics of the idling current ID of a switching diode.
本発明のさらに他の目的は、上記アイドリング電流ＩＤ
の温度依存性を改善したプッシュプル回路を提供するこ
とにある。Still another object of the present invention is to
The object of the present invention is to provide a push-pull circuit with improved temperature dependence.
上記目的を達成するための本発明の基本的構成は、少な
くとも駆動トランジスタ，第１出力トランジスタ，第２
出力トランジスタ，定電流負荷回路，第１抵抗手段，ス
イッチング手段，バイアス手段を具備し、上記駆動トラ
ンジスタのコレクタは上記バイアス手段を介して上記定
電流負荷回路に結合され、上記定電流負荷回路は第１電
源電圧供給点に接続され、上記駆動トランジスタのエミ
ツタは上記第１抵抗手段を介して第２電源電圧供給点に
接続され、上記第１出力トランジスタのベースは上記バ
イアス手段と上記定電流負荷回路とが接続された回路接
続点に接続され、上記第１出力トランジスタのコレクタ
は上記第１電源電圧供給点に接続され、上記第１出力ト
ランジスタのエミツタは上記第２出力トランジスタのコ
レクタに接続されるとともにプッシュプル出力回路の出
力点に接続され、上記第２出力トランジスタのベースが
上記駆動トランジスタのエミツタに接続され、上記第２
出力トランジスタのエミツタが上記第２電源電圧供給点
に接読され、上記プッシュプル出力回路の出力点と上記
駆動トランジスタのコレクタとの間にスイッチング手段
が接続されてなるプッシュプル出力回路において、上記
駆動トランジスタのエミツタと上記第２電源電圧供給点
との間に上記定電流負荷回路に流れる定電流とほぼ等し
い電流値の定電流を流すための定電流回路を接続せしめ
、上記駆動トランジスタのベースとエミツタとの間に上
記第１抵抗手段の抵抗値とほぼ等しい値の抵抗値を持っ
た第２抵抗手段を接続せしめてなることを特徴とするも
のであり、以下実施例にそって図面を参照し、本発明を
詳細に説明する。The basic configuration of the present invention for achieving the above object includes at least a drive transistor, a first output transistor, a second output transistor, and a second output transistor.
It comprises an output transistor, a constant current load circuit, a first resistance means, a switching means, and a bias means, the collector of the drive transistor is coupled to the constant current load circuit via the bias means, and the constant current load circuit is connected to the first resistor. The emitter of the drive transistor is connected to a second power supply voltage supply point via the first resistance means, and the base of the first output transistor is connected to the bias means and the constant current load circuit. The collector of the first output transistor is connected to the first power supply voltage supply point, and the emitter of the first output transistor is connected to the collector of the second output transistor. The base of the second output transistor is connected to the emitter of the drive transistor, and the second output transistor is connected to the output point of the push-pull output circuit.
In the push-pull output circuit, the emitter of the output transistor is read directly to the second power supply voltage supply point, and a switching means is connected between the output point of the push-pull output circuit and the collector of the drive transistor. A constant current circuit for flowing a constant current having a current value approximately equal to the constant current flowing through the constant current load circuit is connected between the emitter of the transistor and the second power supply voltage supply point, and a constant current circuit is connected between the base of the drive transistor and the emitter of the drive transistor. A second resistance means having a resistance value approximately equal to the resistance value of the first resistance means is connected between the first resistance means and the first resistance means. , the present invention will be explained in detail.
第１図は本発明に係るプッシュプル出力回路の基本的な
一例を示す回路示である。FIG. 1 is a circuit diagram showing a basic example of a push-pull output circuit according to the present invention.
出力トランジスタＱ２，Ｑ３を駆動トランジスタＱ１の
コレクタ，エミツタの信号でそれぞれ駆動し、上記駆動
トランジスタＱ１のコレクタ側には定電流負荷回路ＣＳ
を有するとともに、出力端子との間にスイッチング・ダ
イオードＱ４を設け、エミツタ側には抵抗Ｒ１を接続し
たプッシュプル出力回路において、上記駆動トランジス
タＱ１のエミツタに上記定電流負荷■０と対応した定電
流回路ＣＳ′を設け、定電流負荷回路ＣＳに流れる電流
■０と定電流回略ＣＳ′に流れる電流Ｉ０′の電流値を
実質的に等しく設定する。The output transistors Q2 and Q3 are driven by signals from the collector and emitter of the drive transistor Q1, respectively, and a constant current load circuit CS is connected to the collector side of the drive transistor Q1.
In a push-pull output circuit, a switching diode Q4 is provided between the output terminal and a resistor R1 is connected to the emitter side, and a constant current corresponding to the constant current load ■0 is applied to the emitter of the drive transistor Q1. A circuit CS' is provided, and the current values of the current 0 flowing through the constant current load circuit CS and the current I0' flowing through the constant current circuit CS' are set to be substantially equal.
また、上記駆動トランジスタＱ１のベース・エミツタ間
に抵抗Ｒ２を設け、その抵抗値は出力トランジスタＱ３
のベース・エミツタ間に接続された抵抗Ｒ１の抵抗値に
実質的に等しく設定する。In addition, a resistor R2 is provided between the base and emitter of the drive transistor Q1, and its resistance value is set to the output transistor Q3.
The resistance value of the resistor R1 is set substantially equal to the resistance value of the resistor R1 connected between the base and emitter of the resistor R1.
なお、定電流を■０−■０′とし、抵抗Ｒ１−Ｒ２とす
ることは実現可能な範囲であることを意味する。It should be noted that setting the constant current to ■0-■0' and setting the resistors to R1-R2 means that they are within a feasible range.
以上説明したような実施例回路によれば、以下の理由で
その目的が達成できる。According to the embodiment circuit as described above, the object can be achieved for the following reasons.
本実施例回路によれば、直流電流は次のように流れるも
のとなる。According to the circuit of this embodiment, direct current flows as follows.
駆動トランジスタＱ１のコレクタには定電流■。A constant current ■ is applied to the collector of the drive transistor Q1.
が流れ込み、抵抗Ｒ２にはＶＢ ＢＱＩ ／ Ｒ２の電
流値の電流が流れる。flows into the resistor R2, and a current with a current value of VB BQI / R2 flows through the resistor R2.
一方、駆動トランジスタＱ１のエミツタには、定電流Ｉ
ｏ’が、抵抗Ｒ１にはＶＢＢＱ３／Ｒｌの電流値の電流
がそれぞれ流れるものとなる。On the other hand, a constant current I is applied to the emitter of the drive transistor Q1.
o', a current having a current value of VBBQ3/Rl flows through the resistor R1.
ここで、■ｏ＝■ｏ′であり、ＶＢＥＱＩ／Ｒ２＝Ｖａ
ＥＱ３／Ｒ１（ベース・エミツタ間順方向電圧ＶＢＥは
同一ＩＣ内の同一サイズのトランジスタＱ１，Ｑ３につ
いてほぼ等しい）であるから、出力トランジスタＱ２，
Ｑ３を通してアイドリング電流Ｉｄが流れるためには、
トランジスタＱ３の電流増幅率をｈＦＦ，とすると、ア
イドリング電流（出力トランジスタＱ２のエミツク直流
電流）の１／ｈＦＥの電流が上記ダイオードＱ４と駆動
トランジスタ４Ｑ１を通して出力トランジスタＱ３のベ
ースに流れなければならなくなる。Here, ■o=■o', and VBEQI/R2=Va
Since EQ3/R1 (base-emitter forward voltage VBE is almost equal for transistors Q1 and Q3 of the same size in the same IC), the output transistors Q2,
In order for the idling current Id to flow through Q3,
If the current amplification factor of transistor Q3 is hFF, then a current equal to 1/hFE of the idling current (emitter direct current of output transistor Q2) must flow to the base of output transistor Q3 through diode Q4 and drive transistor 4Q1.
上記アイドリング電流は３０ｍＡ程度すると、上記ダイ
オードＱ４のバイアス電流は０．３ｍＡと極めて小さく
設定できるものとなる。When the idling current is approximately 30 mA, the bias current of the diode Q4 can be set to an extremely small value of 0.3 mA.
これによりクロスオーバー歪の減少が図られる。This reduces crossover distortion.
そして、このバイアス電流は、トランジスタのベース・
エミツク間電圧ＶＢＥの変化に対しては、抵抗Ｒ１＝
Ｒ，２とすることにより相殺されて影響を受けず、した
がって温度特性の改善が図られる。This bias current is then applied to the base of the transistor.
For changes in emitter voltage VBE, resistance R1=
By setting R, 2, there is no influence due to cancellation, and therefore the temperature characteristics can be improved.
また、電源電圧の変化に対しては、定電流■０，■０′
が同じく変化するようにしておけばアイドリング電流の
増減分の１／ｈＦＥだけしかバイアス電流が変化せず、
したがって増減電圧特性の改善が図られる。In addition, for changes in power supply voltage, constant current ■0, ■0'
If it is made to change in the same way, the bias current will only change by 1/hFE of the increase/decrease in the idling current,
Therefore, the increase/decrease voltage characteristics can be improved.
次に、本発明の具体的な一実施例回路を第２図に示す。Next, FIG. 2 shows a specific example circuit of the present invention.
同図において、破線で囲まれた部分は半導体集積回路内
に構成され、外付ピン■〜■を介して外部回路と接続さ
れ、あるいは電源供給がなされる。In the figure, a portion surrounded by a broken line is configured within the semiconductor integrated circuit, and is connected to an external circuit or supplied with power via external pins ① to ②.
本実施例回路のうち、一点鎖線で囲まれた部分１〜１１
は、本実施例回路の主要部を示すものであり、前記基本
的な実施回路に対応させて以下説明する。Portions 1 to 11 surrounded by dashed-dotted lines in the circuit of this embodiment
1 shows the main parts of the circuit of this embodiment, and will be explained below in correspondence with the basic implementation circuit.
トランジスタＱ２５，Ｑ２６は出力段の駆動部１を構成
するものであって、トランジスタＱ２６が第１図の実施
例の前記駆動トランジスタＱ１に相当する。The transistors Q25 and Q26 constitute the drive section 1 of the output stage, and the transistor Q26 corresponds to the drive transistor Q1 in the embodiment shown in FIG.
トランジスタＱ２５はエミツタフロワ増幅回路を構成し
、上記駆動部１の駆動能力を高めるためにある。The transistor Q25 constitutes an emitter floor amplifier circuit and is provided to enhance the driving ability of the driving section 1.
本実施例回路において、特に上記トランジスタＱ２５の
コレクタを出力端子■に接続したのは、下側出力段の出
力信号振幅を大きく採るためであり、これによると振幅
をＶｃｃ／２（中点電位）−（ ＶＢＥＱｔａ ＋ＶＢ
ＢＱ３０ ）まで得ることができる。In this example circuit, the collector of the transistor Q25 is particularly connected to the output terminal ■ in order to increase the output signal amplitude of the lower output stage. According to this, the amplitude is set to Vcc/2 (midpoint potential). −(VBEQta +VB
You can get up to BQ30).
この接続によれば上配トランジスタＱ，２５のコレクタ
をトランジスタＱ２６のコレクタに接続したダーリント
ン接続したものに比べ、ＶＢＥＱ２５，ＶＢＥＱ２７に
相当する電圧分の出力レベル損失が少なくできるのであ
る。With this connection, compared to a Darlington connection in which the collectors of the upper transistors Q and 25 are connected to the collector of the transistor Q26, the output level loss for the voltage corresponding to VBEQ25 and VBEQ27 can be reduced.
また、ダーリントン接続されたトランジスタＱ２８ ，
Ｑ２９は一方の出力増幅部２を構成するものであって、
第１図の実施例の前記出力段トランジスタＱ２に相当す
る。In addition, Darlington-connected transistor Q28,
Q29 constitutes one output amplification section 2,
This corresponds to the output stage transistor Q2 of the embodiment shown in FIG.
トランジスタＱ３ｏは他方の出力増幅部３を構成するも
のであって、第１図の実施例の前記出力段トランジスタ
Ｑ３に相当する。Transistor Q3o constitutes the other output amplifying section 3, and corresponds to the output stage transistor Q3 of the embodiment shown in FIG.
そして、トランジスタ２０は定電流負荷５として作用し
、第１図の実施例の前記定電流負荷回路ＣＳに相当する
。The transistor 20 acts as a constant current load 5, and corresponds to the constant current load circuit CS of the embodiment shown in FIG.
またトランジスタＱ２１は上記定電流負荷５に対！応し
て設けられる定電流回路６を構成するものであって、第
１図の実施例の前記定電流回路ＣＳ′に相当する。Also, the transistor Q21 is connected to the constant current load 5! It constitutes a constant current circuit 6 provided accordingly, and corresponds to the constant current circuit CS' of the embodiment shown in FIG.
上記定電流負荷５は駆動部１を構成するトランジスタＱ
２６のコレクタ側に、上記定電流回路６はそのトランジ
スタＱ２６のエミツタ側にそれぞれ接続されるものであ
る。The constant current load 5 is a transistor Q that constitutes the drive section 1.
The constant current circuit 6 is connected to the collector side of the transistor Q26, and the constant current circuit 6 is connected to the emitter side of the transistor Q26.
また抵抗Ｒ１６で構成されるインピーダンス手段１０は
第１図の実施例の前記エミツタ抵抗Ｒ１に相当する。Further, the impedance means 10 constituted by a resistor R16 corresponds to the emitter resistor R1 of the embodiment shown in FIG.
抵抗Ｒ１５によるインピーダンス手段１１は第１図の実
施例の前記抵抗Ｒ２に相当するものであり、その抵抗値
は上記抵抗Ｒ１６の抵抗値と実質的に等しく設定されて
いる。The impedance means 11 formed by the resistor R15 corresponds to the resistor R2 in the embodiment shown in FIG. 1, and its resistance value is set to be substantially equal to the resistance value of the resistor R16.
さらに、ダイオード（ダイオード接続したトランジスタ
）Ｑ２７がスイッチング手段４を構成し、第１図の実施
例の前記スイッチングダイオードＱ４に相当する。Further, a diode (diode-connected transistor) Q27 constitutes the switching means 4, and corresponds to the switching diode Q4 in the embodiment of FIG.
また定電流負荷５と駆動トランジスタＱ２６のコレクタ
間に接続された直列接続ダイオードＱ２２〜Ｑ２４（ダ
イオード接続したトランジスタ）はバイアス手段９を構
成し、無信号時における上記ダイオードＱ２７を順方向
にバイアスするものであって、第１図の実施例の前記ダ
イオード回路Ｑ５，Ｑ６に相当する。Further, series-connected diodes Q22 to Q24 (diode-connected transistors) connected between the constant current load 5 and the collector of the drive transistor Q26 constitute a biasing means 9, which biases the diode Q27 in the forward direction when there is no signal. This corresponds to the diode circuits Q5 and Q6 of the embodiment shown in FIG.
また７は電流回路を構成するものであって、トランジス
タＱ１７〜Ｑ１９、抵抗Ｒ１１で構成される。Further, 7 constitutes a current circuit, which is composed of transistors Q17 to Q19 and a resistor R11.
この定電流回路は、後述する初段回路のバイアス回路を
構成するものの他、上記定電流負荷５，定電流回路６を
駆動するものである。This constant current circuit drives the constant current load 5 and the constant current circuit 6, as well as configuring a bias circuit of the first stage circuit described later.
このように一の定電流に基づいて定電流負荷５，定電流
回路６の定電流を決定するものであるため、両者は同一
の電流を流すものとなる他に、同様に変動するものとな
るから、両者の相対的バランスを保つことができる。In this way, the constant currents of the constant current load 5 and the constant current circuit 6 are determined based on one constant current, so not only do they flow the same current, but they also fluctuate in the same way. Therefore, a relative balance between the two can be maintained.
したがって、前記説明したように増減電圧特性の改善が
図られる。Therefore, as explained above, the increase/decrease voltage characteristics can be improved.
なお、同図において、トランジスタＱ１０，Ｑ１１は差
動増幅回路を構成する増幅トランジスタである。Note that in the figure, transistors Q10 and Q11 are amplification transistors that constitute a differential amplification circuit.
また、トランジスタＱ１３ ｔ Ｑ１５は上記差動増幅
回路の出力回路を構成し、上記駆動部１のトランジスタ
Ｑ２５を駆動する。Further, the transistor Q13 t Q15 constitutes an output circuit of the differential amplifier circuit, and drives the transistor Q25 of the drive section 1.
また、８は電源回路であって、ツエナーダイオードＤｚ
，｝ランジスタＱ１６等により構成され、上記差動回路
の電源を定電化するためのものである。Further, 8 is a power supply circuit, which includes a Zener diode Dz
, }, and is configured to make the power supply of the differential circuit constant.
上記具体的実施例回路における出力（Ｗ）一歪率（ＴＨ
Ｄ）Ｍ性の実測結果を第４図に示す。Output (W) - Distortion rate (TH) in the above specific example circuit
D) The actual measurement results of M property are shown in FIG.
同図において、実線で示した特性曲線ｌ１，ｌ２は、そ
れぞれ入力信号の周波数ｆをｆ＝ Ｉ ＫＨＺ ，１
０ＫＨＺとした本実施例回路のものを示す。In the same figure, the characteristic curves l1 and l2 indicated by solid lines are respectively expressed by the frequency f of the input signal as f=I KHZ ,1
The circuit of this embodiment set to 0KHZ is shown.
そして破線で示した特性曲線”’１ ’ ，ｌ２ ’は
従来回路の同様な条件の下での実測値を示す。The characteristic curves "1" and "12" indicated by broken lines indicate actual values of the conventional circuit under similar conditions.
同図に示すように、本発明を適用することによって歪率
（ＴＨＤ）が大幅に改善できることが理解されよう。As shown in the figure, it will be understood that the distortion factor (THD) can be significantly improved by applying the present invention.
また、周波数（ Ｈｚ ）一歪率（妬）特性の比較を第
５図に示す。Moreover, a comparison of frequency (Hz) and distortion rate (envy) characteristics is shown in FIG.
曲線ｌ３が本実施例回路のものを示し、ｌ３′が従来の
回路のものを示す。Curve l3 shows the circuit of this embodiment, and curve l3' shows that of the conventional circuit.
同図からも歪率の大幅な改善が図られることが理解され
よう。It will be understood from the figure that the distortion rate can be significantly improved.
なお、このときのパラメータは、出力１Ｗ，負荷８Ωの
場合を示すものである。Note that the parameters at this time indicate the case where the output is 1 W and the load is 8 Ω.
第１図、第２図はそれぞれ本発明の一実施例を示す回路
図、第３図は従来の回路の一例を示す回路図、第４図は
第２図の回路の出力一歪率特性図、第５図は第２図の回
路の周波数一歪率特性図である。
Ｑ１〜Ｑａ，Ｑ１０−Ｑ３０……トランジスタ（ダイオ
ード接続したものも含む）、Ｒ１，Ｒ２，Ｒ１０〜Ｒ１
９，Ｒ０１〜ＲＯ６……抵抗、Ｃ，Ｃ１，Ｃ０１〜ＣＯ
７……コンデンサ、１〜７……外付ピン、ｌ１〜ｌ３（
ｌ１’〜ｌ３′）……特性曲線、１……駆動部、２，３
……出力段増幅部，４……スイッチング手段、５……定
電流負荷回路、６……定電流回路、７……定電流回路、
８……電源回路、９……バイアス回路。Figures 1 and 2 are circuit diagrams showing one embodiment of the present invention, Figure 3 is a circuit diagram showing an example of a conventional circuit, and Figure 4 is an output-distortion characteristic diagram of the circuit in Figure 2. , FIG. 5 is a frequency-distortion characteristic diagram of the circuit of FIG. 2. Q1-Qa, Q10-Q30...Transistor (including diode-connected ones), R1, R2, R10-R1
9, R01~RO6...Resistance, C, C1, C01~CO
7... Capacitor, 1-7... External pin, l1-l3 (
l1' to l3')... Characteristic curve, 1... Drive section, 2, 3
... Output stage amplifier section, 4 ... Switching means, 5 ... Constant current load circuit, 6 ... Constant current circuit, 7 ... Constant current circuit,
8...Power supply circuit, 9...Bias circuit.
Claims (1)
スタ，第２出力トランジスタ，定電流負荷回路，第１抵
抗手段，スイッチング手段，バイアス手段を具備し、上
記駆動トランジスタのコレククは上記バイアス手段を介
して上記定電流負荷回路に結合され、上記定電流負荷回
路は第１電源電圧供給点に接続され、上記駆動トランジ
スタのエミツタは上記第１抵抗手段を介して第２電源電
圧供給点に接続され、上記第１出力トランジスタのベー
スは上記バイアス手段と上記定電流負荷回路とが接続さ
れた回路接続点に接続され、上記第１出力トランジスタ
のコレクタは上記第１電源電圧供給点に接続され、上記
第１出力トランジスタのエミツタは上記第２出力トラン
ジスタのコレクタに接続されるとともにプッシュプル出
力回路の出力点に接続され、上記第２出力トランジスタ
のベースが上記駆動トランジスタのエミッタに接続され
、上記第２出力トランジスタのエミツタが上記第２電源
電圧供給点に接続され、上記プッシュプル出力回路の出
力点と上記駆動トランジスタのコレクタとの間にスイッ
チング手段が接続されてなるプッシュプル出力回路にお
いて、上記駆動トランジスタのエミツタと上記第２電源
電圧供給点との間に上記定電流負荷回路に流れる定電流
とほぼ等しい電流値の定電流を流すための定電流回路を
接続せしめ、上記駆動トランジスタのベースとエミッタ
との間に上記第１抵抗手段の抵抗値とほぼ等しい値の抵
抗値を持った第２抵抗手段を接続せしめてなることを特
徴とするプッシュプル出力回路。1 At least one drive transistor, a first output transistor, a second output transistor, a constant current load circuit, a first resistance means, a switching means, and a bias means are provided, and the collector of the drive transistor is connected to the constant current through the bias means. coupled to a load circuit, the constant current load circuit being connected to a first power supply voltage supply point, the emitter of the drive transistor being connected to a second power supply voltage supply point via the first resistor means, and the first output The base of the transistor is connected to a circuit connection point where the bias means and the constant current load circuit are connected, the collector of the first output transistor is connected to the first power supply voltage supply point, and the collector of the first output transistor is connected to the first power supply voltage supply point. The emitter is connected to the collector of the second output transistor and also to the output point of the push-pull output circuit, the base of the second output transistor is connected to the emitter of the drive transistor, and the emitter of the second output transistor is connected to the output point of the push-pull output circuit. The push-pull output circuit is connected to the second power supply voltage supply point and includes a switching means connected between the output point of the push-pull output circuit and the collector of the drive transistor, the emitter of the drive transistor and the collector of the drive transistor. A constant current circuit for flowing a constant current having a current value approximately equal to the constant current flowing through the constant current load circuit is connected between the two power supply voltage supply points, and the constant current circuit is connected between the base and emitter of the drive transistor. A push-pull output circuit characterized in that a second resistance means is connected having a resistance value approximately equal to the resistance value of the first resistance means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1036576A JPS588766B2 (en) | 1976-02-04 | 1976-02-04 | Push-pull output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1036576A JPS588766B2 (en) | 1976-02-04 | 1976-02-04 | Push-pull output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5294763A JPS5294763A (en) | 1977-08-09 |
| JPS588766B2 true JPS588766B2 (en) | 1983-02-17 |
Family
ID=11748126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1036576A Expired JPS588766B2 (en) | 1976-02-04 | 1976-02-04 | Push-pull output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588766B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4336503A (en) * | 1980-12-16 | 1982-06-22 | Motorola, Inc. | Driver circuit having reduced cross-over distortion |
-
1976
- 1976-02-04 JP JP1036576A patent/JPS588766B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5294763A (en) | 1977-08-09 |
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