JPS5880929A - Complementary mos logical circuit - Google Patents

Abstract

PURPOSE:To secure operation even if a power voltage drops below a normal value by providing a P-MOS transistor (TR) between a high potential point and the output of a C-MOS circuit consisted corresponding to voltage characteristics of a TTL logical circuit. CONSTITUTION:The output phi of the C-MOS inverter 33 consisting of a P-MOS TR31 and N-MOSTR32 is connected to the buffer circuit 34 consisting of an npnTR35 and N-MOSTR36 for matching with input and output voltage characteristics of a TTL logical circuit, and a terminal OUT is led out of the circuit 34. Between the output phi of the inverter 33 of this circuit and a high potential VDD, a P-MOSTR37 connecting an input terminal IN at its gate is provided. The threshold value of the TR37 is made different from that of the TR31 and while the ratio gm of the TRs 31 and 32 is 4:1, the ratio gm of the TRs 31 and 37 is 4:1. Consequently, electric characteristics matching with the TTL circuit are obtained and even if a power voltage drops below a normal value, the operation is secured, obtaining a C-MOS logical circuit with less power consumption.

Description

【発明の詳細な説明】 この発明は入出力に、ＴＴＬ及び０Ｍ０８回路を接続す
る事が可能で、しかもｍｃｌ電圧が低下した場合でも動
作を保障することができる相補型ＭＯＩｉ論理回路に関
する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a complementary MOIi logic circuit that can connect TTL and 0M08 circuits to input and output, and can guarantee operation even when the mcl voltage drops.

一般に相補ＩＩＭＯ＆）ランジスタ（以下Ｃ−ＭＯＢと
称する゛）回路からなる集積回路は、低消費電力、高雑
音余裕度、および広動作電圧範囲等の多くの利点を有し
ている。ところで、とのＣ−ＭＯ８回路はバイポーラト
ランジスタによって構成されるＴＴＬ回路と比軟して低
速動作であるため、上記のような特徴をもちながら比軟
的低速動作の応用面においてのみＴＴＬ回路に置き換え
使用されてきた。しかしながら、近年、値組加工技術お
よび回路技術等の進歩により尚逮動作の可能＆Ｃ−ＭＯ
８回路が実現されるようになシ、このような高速Ｃ−Ｍ
０８回路の低油Ｓｋ４力特性を利用してＴＴＩ、回−の
−電力消費素子と置換し比較的低消費電力性をイするＬ
Ｓ−ＴＴＬ（Ｌ４１Ｗ　Ｐｏｗ＠ｒ　８ｅｈ＠ｔｔｋｙ
　ＴＴＬ　）等のＴＴＬｌｔ２１路と組み合せて、低消
費電力と高速動作尋の利点を有する回路を構成すること
が試みられている。Integrated circuits, generally comprised of complementary IIMO&) transistor (hereinafter referred to as C-MOB) circuits, have many advantages such as low power consumption, high noise margin, and wide operating voltage range. By the way, the C-MO8 circuit operates at a slower speed than a TTL circuit composed of bipolar transistors, so although it has the above-mentioned characteristics, it can be replaced with a TTL circuit only in applications of relatively low-speed operation. has been used. However, in recent years, advances in value set processing technology and circuit technology have made it possible to perform arresting operations &C-MO.
8 circuits are being realized, such high-speed C-M
Utilizing the low oil Sk4 power characteristics of the 08 circuit, it replaces the TTI and circuit's power consumption elements and achieves relatively low power consumption.
S-TTL (L41W Pow@r 8eh@ttky
Attempts have been made to construct a circuit that has the advantages of low power consumption and high-speed operation by combining it with a TTLlt21 circuit such as TTL (TTL).

ところ、で、ＬＳ−ＴＴＬ等のＴＴＬ回路の電気特性は
、例えば電−′−圧ｖ、、＝ｓｖｏ場合、出力電圧ノハ
イレペル（「Ｈ」レベル）ＶｏＮａｊｌｌｔ２ｖ程度で
めシ、また出力電圧のローレベル（ｒ　Ｌ　Ｊ　ｖへｈ
　）　Ｖ、Ｌは取入；６ｊ　Ｏ，８Ｖ前後である。これ
に対してＣ−ＭＯ８回路の電気特性はＶＩＩＤ　−５Ｖ
　（０Ｍ合、入力電圧ｖＩｌｌ　（ｒ　ＨＪレベ１図に
示すように、全体のシステムがＬＳ−ＴＴＬ回路１〕で
構成され、その中で消費電５ｆ、が過大な部分を高速Ｃ
−ＭＯＢ回ｋｋ６１２で置き換える場合に紘、上記のよ
うにＴＴＬ回路とＣ−ＭＯ８回路の電気特性の柘違から
、Ｃ−ＭＯ８回路１２の前段に外圧回路勢のインター７
傭−ス回路１３が必要となる。このインターフェース回
路ＩＳを不要として、ＴＴＬ回路との完全コンパチブル
（適合）化のできる萬速Ｃ−ＭＯ８回路を実現するには
、その電気特性をＴＴＬ回路の出力特性に適合するよう
に改善する必要があシ、例えはｖｊ）ＤＩ１ｇ５ｖノ場
合、前記ＴＴＬＱＭ（Ｄ出力ｔ／　ヘｋに合わせるよう
にＶ□さ２ｖおよびＶＩ＆！０．８Ｖにすることが必要
である。By the way, the electrical characteristics of a TTL circuit such as LS-TTL are, for example, when the voltage is v,, = svo, the output voltage is at a high level ("H" level) of about 2v, and the output voltage is at a low level. (r L J v to h
) V and L are intake; 6j O, around 8V. On the other hand, the electrical characteristics of the C-MO8 circuit are VIID -5V
(If 0M, input voltage vIll (r HJ level 1 As shown in the figure, the whole system is composed of LS-TTL circuit 1), in which the part with excessive power consumption 5f is connected to high-speed C
- When replacing the MOB circuit with kk612, due to the difference in electrical characteristics between the TTL circuit and the C-MO8 circuit as mentioned above, the external pressure circuit interface 7 is installed before the C-MO8 circuit 12.
A leased circuit 13 is required. In order to realize a multi-speed C-MO8 circuit that is completely compatible with TTL circuits without the need for this interface circuit IS, it is necessary to improve its electrical characteristics to match the output characteristics of TTL circuits. For example, in the case of DI1g5v, it is necessary to set V□2v and VI&!0.8V to match the TTLQM (D output t/hek).

第２図は通常の高速Ｃ−ＭＯ８インバータを示すもので
、−源電圧Ｖ□（高電位）、ＶＢ（低電位）間にｐＨＭ
ＯＢ）ランジスタ（以下Ｐ−ＭＯ８と称する）２１−お
よびＮＷＭＯ８）ランジスタ（以下Ｎ−ＭＯｇと称する
）２２が直列挿入され、それヤれ（ＤＩ’−）には共通
に入力信号ＩＮが供給される。さらにＮ−ＭＯ８ＪＪの
ドレインとＰ−ＭＯ８ｊ　Ｊのドレインとの共通接続点
から信号ＯＵＴが出力される。このよりなＣ−ＭＯ＆イ
ンバータは第３図に示すような入力電圧（ｖｘＮ）−出
力電圧（ｖｏｗｔ）特性を有している。この１路では電
源電圧Ｖ□において出力レペ＾が反転するときの入力電
圧Ｖ□が回路閾値電圧Ｖｔｈｃとなる。そしてこの回路
閾値電圧ｖｔｈｅはＰ−ＭＯ８２１およびＮ−ＭＯ８Ｊ
　１が飽和動作時において下記の橡な式で表現される。Figure 2 shows a normal high-speed C-MO8 inverter.
OB) transistor (hereinafter referred to as P-MO8) 21- and NWMO8) transistor (hereinafter referred to as N-MOg) 22 are inserted in series, and the input signal IN is commonly supplied to them (DI'-). . Further, a signal OUT is output from a common connection point between the drain of N-MO8JJ and the drain of P-MO8jJ. This C-MO & inverter has input voltage (vxN)-output voltage (vowt) characteristics as shown in FIG. In this one path, the input voltage V□ when the output REP^ is inverted at the power supply voltage V□ becomes the circuit threshold voltage Vthc. And this circuit threshold voltage vthe is P-MO821 and N-MO8J
1 at the time of saturated operation is expressed by the following elegant formula.

Ｖ、、ＭＳ　Ｎ　−ＭＯＳ　＋７）Ｎｌ１ｍｉｌＶ＠ｈ
１　；ｐ　−ＭＵ　８　（７）閾イｉ−圧さらにに’　
ａ　Ｋ’はＰ−ＭＯ８およびＮ−ＭＯ８のソース・ドレ
イン電流”Ｄｌｉの係数で、である。V,,MS N-MOS +7)Nl1milV@h
1;p-MU 8 (7) Threshold i-pressure and further'
aK' is a coefficient of the source-drain current "Dli" of P-MO8 and N-MO8, and is.

Ｗ　　Ｗ　　’Ｐ−ＭｏｉｌおよびＮ−ＭＯ８Ｏ各チャ
ネＰＩ　　　）ｌ　・ ル幅 Ｌ　　Ｌ　　＠Ｐ−ＭＯＢおよびＮ−Ｍ（＞８の各チャ
ネジ参　　Ｎ　・ ル長 ＠ｏｘ：？−）雛化展の長さ ＊ｏｘ　　：９−率 μＰ、μＮ：正孔および亀子の４！ｒ実効移動度従って
上記の体に高速Ｃ−ＭＯ８回路（インノ（−タ）Ｏ入力
電圧Ｖ□ｅ　ＶＫＬＯ電気特性を改善、例えばＶ□■Ｓ
として、■□≧４ｖを２ｖにす。W W 'P-Moil and N-MO8O each channel PI) L L @P-MOB and N-M (>8 each channel PI) L length @ox:?-) Length of hatching exhibition Sa*ox: 9-rate μP, μN: 4 of hole and Kameko! r Effective mobility Therefore, in the above body, high-speed C-MO8 circuit (inno(-ta) O input voltage V□e VKLO improves electrical characteristics, e.g. V□■S
As, ■□≧4v is set to 2v.

るには、すなわちｖｔｋｅを小さくするには上記式（１
）から明らかな様に、Ｉｖｔｈｙｌを大きくし、またに
、を小さく　（Ｐ−Ｍｏ８　ｊ　ＪのコンダクタンスＩ
、を小さく）すればよい。しかしながら、このようにＩ
ｖｔｈｔｌを大きく、およびに、を小さくするように電
気４Ｉ性を変更させると、高速Ｃ−ＭＯＳインバータの
動作における例えば立上が多時間ｔオは電気特性の変更
前と比較して長くなシ、＾速性が失なわれることになる
。すなわち従来のＣ−ＭＯ８回路では高速性およびＴＴ
Ｌ回路との完全適合性を共に有することは困離であった
。In other words, to reduce vtke, use the above formula (1
), it is clear that by increasing Ivthyl and decreasing (P-Mo8 j conductance I of J
, can be made smaller). However, like this I
If the electrical characteristics are changed by increasing vthtl and decreasing , for example, the startup time in the operation of a high-speed C-MOS inverter will be longer than before the change in the electrical characteristics. ^ Speed will be lost. In other words, the conventional C-MO8 circuit has high speed and TT
It has been difficult to have complete compatibility with the L circuit.

そこで本発明者ら紘以前に、ＴＴＬｄ路との完全適合性
に対応する電気４Ｉ８：および高速動作が可能な相補１
１Ｍ０Ｂ論理回路を開発し喪。この回路は昭和ｓ６年特
許願第２６３７６号の出−に係る明細書に記載されそい
るものであるが、その構成は＃Ｉ４１１に示す通ルであ
、る。すなわち、この回路紘Ｃ−ＭＯ８インバータであ
ル、電蝕電圧Ｖｍｉ　ｅ　ｖ、、藺にＰ−Ｍｏ８３１　
オヨびＮ−ＭＯＢ１２を直列接続してなるＣ−ＭＯ８回
路ｓ３が設けられる。ｅノＰ−Ｍｏ８３１　＞ヨびＮ−
Ｍｏ８Ｊ２のそれぞれのｆ−）には共通に入力信号ＩＮ
が供給され、またＮ−ＭＯＢ　ＢＪのドレインとＰ−Ｍ
ｏ８８１のドレインとの共通接続点から出力される信号
φは出力バッファ回路・３４内０Ａ４ｄｌ−５型Ｏ勘ｐ
ｎト５ンノスタ３５のベースに供給される。この出カバ
、７ア回ｌｌ１８Ｊ４はトランジスタ３５のコレクタに
％掠ｖＤＤが供給され、そのエミ、りがＮ−Ｍｏ５３６
を介して電源電圧ｖ、１に接続される様に構成され、こ
のＮ−。Therefore, the present inventors and others previously proposed an electric 4I8, which corresponds to complete compatibility with the TTLd path, and a complementary 1, which is capable of high-speed operation.
Developed 1M0B logic circuit and mourned. This circuit is almost described in the specification of Patent Application No. 26376 issued in 1939, and its configuration is as shown in #I411. In other words, in this circuit Hiro C-MO8 inverter, the galvanic voltage Vmi e v, and P-Mo831
A C-MO8 circuit s3 formed by connecting two N-MOBs 12 in series is provided. enoP-Mo831 > Yobi N-
Each f-) of Mo8J2 has an input signal IN in common.
is supplied, and the drain of N-MOB BJ and P-M
The signal φ output from the common connection point with the drain of o881 is the output buffer circuit 0A4dl-5 type O in the output buffer circuit 34
It is supplied to the base of the 5-inch nozzle 35. This output cover, 7 times 118J4, is supplied with %vDD to the collector of the transistor 35, and its emitter is N-Mo536.
is configured to be connected to the power supply voltage v,1 via this N-.

Ｍｏ８Ｊ＃のダートには入力信号ＩＮが供給される。モ
して出力バッ７ア回路４４内のトランジスタＪ５のエミ
ッタとＮ−ＭＯＳ　Ｊ６のドレインとの接続点から信号
ＯＵＴが出方される。An input signal IN is supplied to the dart of Mo8J#. A signal OUT is then output from the connection point between the emitter of the transistor J5 in the output buffer circuit 44 and the drain of the N-MOS J6.

このよりなＣ−Ｍｏ８インバータにおいて、いま仮に電
源電圧ｖＤＤ＝＋＝５ｖのとき、入力電圧ｖ、、　ｗ　
２．　ＯＶ　オよびｖ、Ｌ＝ｏ、ｓｖであるＴＴＩ。In this C-Mo8 inverter, if the power supply voltage vDD=+=5v, the input voltage v,,w
2. OV TTI where o and v, L=o, sv.

回路の出力レベルに一合する条件で、Ｃ−ＭＯ８回路ｓ
Ｊの正常な回路動作がなされる様な電気特性が設定され
る必要がある。すなわちＣ−ＭＯ８回路の閾値電圧Ｖい
。を小さくするものであるが、従来のＣ−Ｍｏ８ｆ四セ
スによりてＣ−ＭＯＢ回路が構成されて、その囲路Ｉｉ
４値電圧Ｖｔｈｅが例えば１〜２ｖ程度に小さく設定さ
れる一合、上記式（１）よ３１　Ｐ−Ｍ（ｌ　Ｊ　Ｊお
よびＮ−Ｍｏ８　Ｊ　；１の閾値電圧１ｖ□、１および
Ｖ□Ｗが従来の伏動（通常１ｖ＠度）で、Ｋ、まえはに
買のみを変更すると１人力信号（電圧）ＩＮ−Ｖ、Ｎ−
２，ＯＶでは、Ｐ−Ｍｏ８ｊ　Ｊおよび！１−Ｍ０Ｂ　
Ｊ　１は共にオン状艙となシ、直流貫通電流が発生して
、Ｃ−ＭＯ８本来の特性である低消費電力性が失われる
ことになる。そのためＰ−Ｍｏ８Ｊ　ＪおよびＮ−Ｍｏ
８Ｓ２それヤれの閾値電圧ｊＶ　　Ｉおよびｖｔｈ、Ｉ
ｑ）設置ｈＰ 定をｉ失する必要がある。すなわち電圧ＶＩＮ　””ｖ
□のときＰ−Ｍｏ８Ｊ　１が、ｔｙ（Ｃ−ＭＯ８回路Ｓ
３の出力は「０」レベル）となるには、１ｖ□、１≧Ｖ
□−■□　　・・・・・・（４）である。またｖｘｗ　
”　ＶＨ，（ＤときＮ−Ｍｏ８　Ｊ　２　；７５　４オ
ン−（Ｃ−Ｍｏ１　ｉｉｌ路ＪＪＯ出力はｒｌＪレベル
）となるｋは、 ｙ０１≧Ｖ、、　　　　−−（５） であ〕、従りて＾体的に紘、１ｖｔｈｐ　ｌ　≧＆ｏ　
ｖ　ｓ’ｔｈｗ≧Ｑ、８Ｖ、に設定すればよ−ことにな
る。なお、ζ０ＩＶＩおよびｖｓｉｘはＭＯ！！）ツン
ジスタｈｙ ３１．１：Ｉの表面濃ｌｔ：ｉ／）μ−ル勢の従来技術
によつて得ることがで亀る。C-MO8 circuits under conditions that match the output level of the circuit.
It is necessary to set the electrical characteristics so that the circuit of J can operate normally. That is, the threshold voltage V of the C-MO8 circuit. However, the C-MOB circuit is constructed by the conventional C-Mo8f four channels, and its surrounding circuit Ii
If the four-value voltage Vthe is set small, for example, about 1 to 2v, the threshold voltages of 31 P-M(l J J and N-Mo8 J ; 1, 1 v □, 1 and V □ W is the conventional fall motion (normally 1v@degree), and if you change only the buy to K, then one human power signal (voltage) IN-V, N-
2, In OV, P-Mo8j J and! 1-M0B
If both J1 are in the on state, a DC through current will occur, and the low power consumption which is the original characteristic of C-MO8 will be lost. Therefore, P-Mo8J J and N-Mo
8S2 threshold voltage jV I and vth, I
q) It is necessary to lose the installation HP constant. That is, the voltage VIN ""v
When □, P-Mo8J 1 is ty(C-MO8 circuit S
3 output is "0" level), 1v□, 1≧V
□−■□ ・・・・・・(4). Also vxw
” VH, (when D, N-Mo8 J 2 ; 75 4 on- (C-Mo1 iil path JJO output is rlJ level), k is y01≧V,, --(5)), so ^Physically Hiro, 1vthp l ≧＆o
This can be done by setting v s'thw≧Q, 8V. Note that ζ0IVI and vsix are MO! ! ) The surface concentration of Thungista hy 31.1:I can be obtained by conventional techniques such as .

仁のような電気特性を有するＣ−Ｍｏ１　ｗＡ路１Ｊに
おいて高速性を保持するために、上記の出力パνファＷ
ｊｉ＊Ｉ４が必要となる。まずＣ−ＭＯ８回路ＳＳＯ回
路動作の速度、すなわちスイ、チングの過度時間ｔ、１
（立上がり時間１ｒおよび立下が〕時間＊１）ａ一般に
下記の様な関係Ｃ１−負荷容量 夏９．：ノースｅドレイン電流 さらＫＩ□を飽和電流とすれば、 ■３ｋｌ　”　Ｋ（％ｍ　−Ｖ＊　ｈ　）”　　　　、
、・・、、　（７）ｖ５．：ｒ−ト・ソース間電圧 となる。従って従来Ｃ）′Ｉ６速Ｃ−Ｍ□ａＩｇ回路に
対して’ｔｗの増加を押え、高速性を保持するには、単
位負荷容量あ九〕の”Ｄｌｌを低下させない緑にする必
！！がある。異体的には、まず、立上少時間ｔ、につい
て、すなわちＶ□Ｗ”ｖｆ＆で、Ｐ−Ｍｏ８Ｊｊがオン
の場合、七〇ｆ−）−ソース間電圧Ｖ、、、は、 １’Ｖ’、、、ＬｗｓＶ、、−Ｖ！＆＝５−０．８＝４
．２Ｖ　　−（８Ｊとなる。゛と０１Ｖ、、、ｌは従来
の高速Ｃ−ＭＯ８（４Ｖ　：　ｖｌｌｌ　！　４　Ｖ　
ａ　Ｖ、　＆　！　Ｉ　Ｖ　）と比較した場合、＃ｌと
んど差がないため、上記式（７）よ’）’／Ｈ，ｓすｆ
ｌｂチＰ−Ｍｏ８　Ｊ　Ｊ　（２）　ｊＶ、ｈｌ　（Ｚ
）変化分が夏Ｄａの値、つｔシ立上シ時間１．に影響す
る。ところで上記の様に、低消費電力性の点からｊＶ　
　Ｉ≧＆ＯＶと設定されたが、いｔ　Ｉｖｔｈｐｌ　”
３．Ｏｖとすると、上記式（７）　、　（８）よ）（Ｉ
ｖ　　１−ＩＶ、、、Ｉ）’−（４，２−３）”−１，
４４−（９）ｓ となる。同様に従来の高速Ｃ−ＭＯ８では（ｌｖｇ＠ｐ
ｌ−１ｖ、、、ｌ）”　−（４−ｉ）２すｓ　　・・・
Ｃ４となる。とζろで、通常Ｃ−ＭＯＢインバータの（
集積回路）の出力が菖ＭＩＣ外部素子を駆動するｋは、
負荷容ＪＩＣＬが大きな値となる。ここではＣ１さ２０
．ＰＦと仮定する。一方Ｃ−ＭＯ８回路ＩＪの負荷容量
ＣＬ＃′ｉＩＣ内部であるから、その値は小さくＣＬユ
ＩＰＦとする。従って立上シ時間嶋が従来の高速Ｃ−Ｍ
Ｏ８と同一であるには、従来のＰ−Ｍｏ８の夏□の係数
をＫＰ′とした場合、上記式（６）　、　（７）　、　
（９３、αＢ　Ｂ　ｐ−Ｍｏ５　ｓ　Ｚ　（２）Ｋ。In order to maintain high speed in the C-Mo1 wA path 1J, which has electrical characteristics similar to that of
ji*I4 is required. First, the speed of the C-MO8 circuit SSO circuit operation, that is, the transient time of switching and switching, t,1
(Rise time 1r and fall time) Time*1) a Generally, the relationship C1 - load capacity summer 9. : North e drain current, and if KI□ is the saturation current,
,..., (7) v5. : The r-to-source voltage. Therefore, in order to suppress the increase in 'tw and maintain high speed for the conventional C)'I 6-speed C-M□aIg circuit, it is necessary to make the unit load capacity A9's green so that it does not reduce the Dll. Differently, first, for a short startup time t, that is, when P-Mo8Jj is on at V□W''vf&, the voltage between 70f-) and source V, , is 1'V',,,LwsV,,-V!&=5-0.8=4
．． 2V - (8J.゛ and 01V,,,l is the conventional high speed C-MO8 (4V: vllll! 4V
a V, &! When compared with I V
lb Chi P-Mo8 J J (2) jV, hl (Z
) The change is the value of summer Da, and the start-up time 1. affect. By the way, as mentioned above, from the point of view of low power consumption, jV
It was set as I≧&OV, but it is not Ivthpl”
3. If Ov, then the above equations (7) and (8))(I
v 1-IV,,,I)'-(4,2-3)"-1,
44-(9)s. Similarly, in the conventional high-speed C-MO8 (lvg@p
l-1v,,,l)"-(4-i)2s...
It becomes C4. and ζ, the normal C-MOB inverter (
The output of the integrated circuit (integrated circuit) drives the external element of the irises MIC.
The load capacity JICL becomes a large value. Here C1 is 20
．． Assume that PF. On the other hand, since it is inside the load capacitance CL#'iIC of the C-MO8 circuit IJ, its value is small and is set to CL-IPF. Therefore, the start-up time is the same as the conventional high-speed C-M.
In order to be the same as O8, if the coefficient of summer □ of conventional P-Mo8 is KP', then the above equations (6), (7),
(93, αB B p-Mo5 s Z (2)K.

は に？　　＝　ＫＰ’　曝−喝□　：：０．３　Ｋ、’　
　　　　軸・　・−ａカ２０　１．４４ となる。ここで出力信号ＯＵＴの立上多時間’ｒ。Hani? = KP' Exposure □ ::0.3 K,'
Axis...-a force 20 1.44. Here, the rise time of the output signal OUT is 'r.

はトランジスタ３５を介するため、 Ｋ、　Ｗ　０．６　Ｋ、’　　　　　　　・・・・・・
（２）とする。is passed through the transistor 35, so K, W 0.6 K,'...
(2).

次に立下シ時１ｉｔ−について、すなわちｖＩｌｌ　”
ｖＩＭでＮ−Ｍｏ８　ＪＪがオン０−１ｎ合には、Ｎ−
Ｍｏ８Ｊ２のｒ−）・ソース間電圧ｖ５１は、ｖｇ、、
　ｓ＊　ｖｘｌＫ”−２，ｏ　ｖ　　　　・−−−−−
（１となる。ζｏ　ｖ、、、は従来Ｏ高速Ｃ−ＭＯ８（
ｖｘ、≧４Ｖ）と比較した一合１．２４７！１以上の走
があることから立下少時間ｔ、に大きく影響する。Next, for 1it- at the falling edge, that is, vIll”
When N-Mo8 JJ is on 0-1n in vIM, N-Mo8
The r-) source voltage v51 of Mo8J2 is vg,
s* vxlK"-2, o v ・----
(1. ζo v, , is the conventional O high-speed C-MO8 (
Since there is a run of 1.247!1 or more compared to Vx, ≧4V), it has a large effect on the falling short time t.

とζろで上記の様にｖｔｈ＊≧（Ｌ８Ｖからｖｏつ≠（
Ｌ８Ｖとした一合、上記式（２）よル（Ｖｇｓｍ−”１
１ｍ）”−（２，０−０，８）”ｘｌ、４４　　”ＩＬ
◆となる。同様に従来の高速Ｃ−ＭＯ８回路のＶ、ｈ）
Ｉ　−（１］Ｖ　トｔｔＬハ、（Ｖ　ｗ−Ｖ＠１ｍ）’
ｍ（４−１）”＝９　　　・・１１となる。従りて立下
少時間ｔｆが従来の高速Ｃ−ＭＯＩｉｉと同値であるに
は、従来ＯＮ−ＭＯ８のＩ□の係数を一′とした場合、
上記式（６）　＃　（７）　、　（ｎ　。and ζro as above, vth*≧(L8V to votsu≠(
When L8V is set, the above formula (2) is used (Vgsm-"1
1m)”-(2,0-0,8)”xl, 44”IL
◆. Similarly, V, h) of the conventional high-speed C-MO8 circuit
I - (1] V tottL, (V w-V@1m)'
m(4-1)"=9...11. Therefore, in order for the short fall time tf to be the same as that of the conventional high-speed C-MOIii, the coefficient of I□ of the conventional ON-MO8 should be set to 1'. if you did this,
The above formula (6) # (7) , (n.

（２）よ３１　Ｎ−Ｍｏ１　Ｊ　；ＩＩのに１はｉｃ、
　ｍＫｗ’　＠　　＠　−サＱ、　３　Ｋ、Ｉ　　　・
・、　、、、　Ｈ２Ｏ１，４４ となる。(2) yo31 N-Mo1 J; II's 1 is ic,
mKw' @ @ -SaQ, 3 K, I ・
・, ,,, H2O1,44.

このように、Ｃ−ＭＯ１回路３３の出力４ｊ号φの立上
が少時間１ｒおよび立下が少時間ｔｔが従来の高速Ｃ−
ＭＯ８回路に対応する縁にＰ−Ｍｏ８１１−およびＮ−
Ｍｏ８　Ｊ　１１のに、およびに１を設定できるが、外
部素子を駆動する本来の出力信号ＯＵＴの立上が〕時間
ら。および立下が少時間’ｆｅは出カバｙ７ア細路３４
によりて決定される。すなわちまず出力信号ＯＵＴの立
上が少時間ｔｒ、ＩＩｉ、信号φが供給されるバイーー
ラト２ンゾスタＪ５の電流増幅率β（この場合工書ツタ
接地増幅率）に依存し、そのトランジスタ３５の電ａ駆
動力はに′・Ｉに相尚する。通常ａｐｎ）ツンジスタは
Ｃ−Ｍｏ８工程で装造されるときの！＝５０〜１００で
あるため、電流駆動力は十分にあ〕、立上が少時間ｔｒ
、ｔ−ｔｒの値にするの紘容易にできるものである。さ
らに出力信号国テの立下が少時間ｔ、。はＮ−Ｍｏ８Ｊ
＃の！□の係数に、　　に依存する。すなわち負荷容量
Ｃ１冨 を従来のＣ−ＭＯＢｕ路と同値（２０ＰＦ）とした場合
、 Ｋ、　：＝に７・旦・−！−：＝６に、’　　−−−−
Ｃ１２）１　　　　２０　１．４４ となる、そして通常のＣ−Ｍｏ８工程ではμＰ：μＮ＝
１：２およびＷＰ：ＷＮＮ２２１０様な傾向があるため
、上記式（２）　ｅ　（３）　ａα擾、（ロ）によル、
Ｐ−ＭＯＢ　Ｊ　Ｊ　、　Ｎ−ＭＯＢ　Ｊ　２お本びＮ
−Ｍｏ８４６の各に、　、　Ｋ、　＃　Ｋ、　　の比率
、すなわちチャネ諺 ル幅Ｗ、Ｗ、＃Ｗ、、に換算シテ Ｗ　　”Ｗ　　−４：　１　　　　　　・−−−−−（
４ｐ４ａ　　　ｗ Ｗ、：Ｗ、、閣１：２０　　・・・・・・（６）となる
、なお、上記式（至）はｖｔｈＭユ０．５ｖ根ｋｔで下
げ光場金には、Ｗｘ：Ｗｘ、−１：１２でもよいＯ 上記の様に、’ｒＴＩ、の電気特性（入出力電圧峙性）
に完全適合性を得るために、Ｃ−ＭＯ８１！ｌ！回路の
回路閾値電圧ｖｔｈｅを小さくしても（例えば１Ｖｔｈ
、Ｉ　を大暑＜　Ｌ、ＫＰヲ小すくスル）、出力１１！
号の立上りｉ間’ｒｏおよび立下少時間’ｆｏは一流増
一率の大きいバイポーラトランジスタ、およびＣ−ＭＯ
ｇＱ路のＮ−Ｍｏ８（２）Ｉ、、Ｏ係ＨＫ。In this way, the rise of the output 4j φ of the C-MO1 circuit 33 takes a short time 1r and the fall takes a short time tt, compared to the conventional high-speed C-MO1 circuit 33.
P-Mo811- and N- on the edge corresponding to the MO8 circuit
Mo8 J 11, and can be set to 1, but the rise of the original output signal OUT that drives the external element takes a certain amount of time. And the fall is short time'fe is out cover y7a alley 34
Determined by That is, the rise of the output signal OUT for a short time depends on the current amplification factor β (in this case, the ground amplification factor) of the Virato 2 sensor J5 to which the signal φ is supplied, and the current a of the transistor 35 The driving force is comparable to 2'·I. Normally apn) When Tunjista is assembled in the C-Mo8 process! = 50 to 100, the current driving force is sufficient], and the startup time is short.
, t-tr can be easily set. Furthermore, the output signal TE falls for a short time t. is N-Mo8J
#of! It depends on the coefficient of □. In other words, if the load capacitance C1 is set to the same value as the conventional C-MOBu path (20PF), then K, := is 7・dan・−! -:=6,' ----
C12) 1 20 1.44, and in the normal C-Mo8 process μP:μN=
Since there is a tendency like 1:2 and WP:WNN2210, the above formula (2) e (3) aα, (b),
P-MOB J J, N-MOB J 2 book N
-For each of Mo846, the ratio of , K, #K, that is, the channel width W, W, #W, , converted into the width W ``W -4: 1 ・-------(
4p4a w W, :W,, Kaku1:20 ......(6), and the above formula (to) is vthM yu 0.5v root kt, and the lowering light field is Wx:Wx , -1:12 may be O As mentioned above, the electrical characteristics of 'rTI (input/output voltage resistance)
To obtain full compatibility with C-MO81! l! Even if the circuit threshold voltage vthe of the circuit is made small (for example, 1Vth
, I is very hot < L, KP is small), output 11!
The rising time i of the signal 'ro' and the falling time 'fo' are bipolar transistors with a large first-class increase rate, and C-MO.
N-Mo8(2)I,,O HK of gQ path.

の大きいＮ−Ｍｏ８からなる出カバ、７ア１ｇ１ｊｌＩ
Ｉ８によって小さくすることができ、高速性を失うこと
の桑いＣ−Ｍｏ８インバータを構成できるものである。Out cover consisting of large N-Mo8, 7a1g1jlI
It is possible to configure a C-Mo8 inverter that can be made smaller by using I8 and loses high speed performance.

ところで上記第４図に示す回路において、Ｖ、、ａｍ５
ＶＯ１ｌ、入力信号ＩＮがＶ、、（−１０ｖ）ｏ場合、
Ｐ−Ｍｏ８Ｊ　１ＯＰ−）バイアスが（ｖｘ＋ｎ、−ｖ
ｎｉ）　：３　Ｖとなるため、Ｐ−Ｍｏ８　Ｊ　１　（
Ｄ閾値零圧ＩＶ、ｈ、ｌをａ、ＯＶ以上に設定しないと
前記した直流貫通電流が発生するととになる。したがっ
て、Ｖ□、５Ｖに同定されている時、Ｉｖｔｈｐｌ≧ａ
、ｏｖｔｃｉｔ定すれば低消費電力性は保たれる。しか
しながら、何部かの原因で、九とえば電池による駆動の
際に電池の消耗が進んでＶ　が５ｖから３ｖに低下する
と、第４図Ｏ路Ｄ では動作を保障することができないという欠点がある。By the way, in the circuit shown in FIG. 4 above, V, , am5
When VO1l and input signal IN are V, (-10v)o,
P-Mo8J 1OP-) bias is (vx+n, -v
ni): 3 V, so P-Mo8 J 1 (
If the D threshold zero voltages IV, h, and l are not set to a, OV or more, the above-mentioned DC through current will occur. Therefore, when V□ is identified as 5V, Ivthpl≧a
, ovtcit, low power consumption can be maintained. However, for some reason, for example, when the battery is driven by a battery, if the battery wears down and V drops from 5V to 3V, the operation cannot be guaranteed in Figure 4, path D. be.

この発明は上記のような事情を考慮してなされたもので
あシ、その目的とするところは、ＴＴＬ回路との７完全
適金性に対応する電気特性を有するとともに電源電圧が
正常の値から低下した場合でも動作を保障することがで
きかつ電力消費量も少ない相補［ＭＯ８論理回路を提供
することにある。This invention was made in consideration of the above-mentioned circumstances, and its purpose is to have electrical characteristics that correspond to the 7 perfect compatibility with TTL circuits, and to reduce the power supply voltage from the normal value. An object of the present invention is to provide a complementary [MO8] logic circuit that can guarantee operation even when power is degraded and consumes less power.

以下、Ｓ＊を参照してこの発−の一実施例を説明する。An example of this generation will be described below with reference to S*.

第５図はこの発明に係る相補型ＭＯｓ論理回路を９４図
と同様にＣ−Ｍｏ８インバータに実施し大ものであル、
籐４図の回路と対応する箇所には同じ符号を付してその
説明は省略する。この回路が第４図ＯＨ路と異なるとこ
ろは、Ｃ−ＭＯ８回路ＪＪの出力端である８点と電源Ｖ
□印加点との間に信号ＩＮｔ−ｒ−）入力とするもう１
＠４りＰ−ＭＯＩＩＪＦを挿入したところにあシ、この
Ｐ−ＭｏｌＪ　Ｆ（Ｄ閾値電圧は製造ノロセスによって
Ｃ−ＭＯ１１回路ｓＪ内のＰ−ＭＯＢＪｌと異なるよう
に設定される。すなわち、たとえば従来技術によれば、
Ｐ−Ｍｏ８Ｊ　ＪとＮ−ＭＯＪｉ　Ｊ　ｊと〇−比は４
：１に設定され、かつＰ−Ｍｏ８ＪＪＯ閾値電圧Ｖ、、
、３１は−ａ、ｏｖ＠＊に、Ｎ−ＭＯＩＪｊ４Ｄ閾値亀
圧Ｖ、ｈ、　ｊ　Ｊは０．８ｖ椙度にそれぞれ設定され
、入力信号ＩＮ（／、１入力電圧ｖＩＩＩ”’ＧＶ＠ｖ
、、ｓｗαｓｖｏ条件の下で最適動作が行なわれるよう
に設計される。そして新たに追加されたＰ−Ｍｏ８　Ｊ
７の閾値電圧ｖ、に、　ｌ　Ｆは−１，０ｖ程度に設定
され、かつＰ−ＭＯＩＪＪ、Ｐ−Ｍｏ８ｊＦのｇ、比は
、Ｅｌｍ　Ｐ　３１　ニー、３７藁４：１に設定される
。FIG. 5 shows a large-scale complementary MOs logic circuit according to the present invention implemented in a C-Mo8 inverter in the same way as in FIG. 94.
The same reference numerals are given to the parts corresponding to the circuit in Figure 4, and the explanation thereof will be omitted. The difference between this circuit and the OH path in Figure 4 is that the 8 points that are the output ends of the C-MO8 circuit JJ and the power supply V
□Another signal INt-r-) is input between the application point and the
@4 Where P-MOIIJF is inserted, this P-MolJ F(D threshold voltage is set to be different from P-MOBJl in C-MO11 circuit sJ due to manufacturing process. In other words, for example, in the prior art According to
P-Mo8J J and N-MOJi J j and 〇-ratio is 4
: set to 1, and P-Mo8JJO threshold voltage V, .
, 31 are set to -a, ov@*, N-MOIJj4D threshold voltage V, h, j J are set to 0.8V, respectively, and the input signal IN(/, 1 input voltage vIII'''GV@v
, , swαsvo conditions. And the newly added P-Mo8 J
The threshold voltage v of 7, lF is set to about -1.0v, and the ratio of g of P-MOIJJ and P-Mo8jF is set to 4:1.

ζＯような構成において、いま、ＶＤＤＷ　５　Ｖ　％
入力信号！Ｎが２．０’ＶＣ”ｖＩＭ）’Ｄ時、ｐ−Ｍ
ｏ８ＪＪは完全にオフ、Ｎ−ＭＯａｊ　ｊは完全にオン
となる。この時、Ｐ−Ｍｏ８３　ＦａオンするがＮ−Ｍ
ｏ８Ｊ　Ｊに比べて十分にｇ１値が小さいため、Ｃ−Ｍ
Ｏ８回路３３の出力信号φはははｒＯＪレベルとなる。In a configuration like ζO, now VDDW 5 V %
input signal! When N is 2.0'VC"vIM)'D, p-M
o8JJ is completely off, and N-MOajj is completely on. At this time, P-Mo83Fa turns on, but N-M
Since the g1 value is sufficiently small compared to o8J J, C-M
The output signal φ of the O8 circuit 33 becomes rOJ level.

なお、この時、Ｐ−ＭＯａＪｆｌがオンしているために
直流Ｘ通電流が生じるが、電圧ＶＤ、低下時の動作を保
障するためにＰ−ＭＯＩＩＪＦを設けずに、Ｐ−Ｍｏ８
３１の閾値電圧ｖ、、、　ａ　ｉを単純に小さくした場
合に比べれば十分に小さな値とすることができる。すな
わち、直流貫通電流”ＩＩＫＩ　（Ｄ＠Ｃ）は次のよう
な比例式で表わすことができ、 Ｉ、、（Ｄ、Ｃ）”ｇ、ｐ（Ｖｎｐ−ｖｌｉｌ　　ｌｖ
、、、Ｉ）”　””Ｐ−ＭｏｌＪ　Ｊのら値−１３１は
Ｐ−Ｍｏ８ｊ　７の一値’ｎ１ｙ３７の４倍であるため
に、Ｐ−ＭＯＢＪ７を設は大場合に生じるＭ通ｉ！流は
設けない場合に比べて小さくすることができる。Note that at this time, since P-MOaJfl is on, a DC
Compared to the case where the threshold voltages v, . That is, the DC through current "IIKI (D@C) can be expressed by the following proportional equation, I, , (D, C)"g, p(Vnp-vlil lv
,,,I)"""P-MolJJ's value -131 is four times the value 'n1y37 of P-Mo8j7, so when P-MOBJ7 is set, the can be made smaller than when it is not provided.

次にＶ、が低下して３．８ｖになった時に、入力信号Ｉ
Ｎ寓α８ｖ（Ｉｌ＝ｖ１）が入力すルト、Ｐ−ＭＯＢＪ
　Ｊはオンしないが、Ｐ−Ｍｏ８３Ｆはオンする。すな
わち、電圧Ｖ□が３．８ｖに低下すると、Ｐ−Ｍｏ８３
　Ｆを設けない場合に祉出力信号φは「１」レベルとは
ならないが、Ｐ−ＭＯＢＪＰによって電流経路が作られ
るためφは「１」レベルとなる。この時、Ｐ−Ｍｏ８Ｊ
Ｆを流れる電流”ＩＩＩＰ　３７は、 ■ｎ５ｙｉｙ　”＃Ｈ１ｐ１７（ｖＤｎ−ｖ＊Ｌ−ＩＶ
＠ｈｒ３７１）”４・すｍ？！１・・・（ハ） となる。Next, when V decreases to 3.8V, the input signal I
Root input by Neg α8v (Il=v1), P-MOBJ
J does not turn on, but P-Mo83F does. That is, when the voltage V□ decreases to 3.8v, P-Mo83
If F is not provided, the output signal φ will not be at the "1" level, but since a current path is created by P-MOBJP, φ will be at the "1" level. At this time, P-Mo8J
The current “IIIP 37 flowing through F is ■n5yiy”#H1p17(vDn-v*L-IV
@hr371) "4・sum?! 1...(c)".

一方、Ｖ、、富５Ｖ　、ｖ、、＝ｏ、ｓｖでｐ−ｍｏｓ
ｘｌ、ｓｒがともにオンする時の各ドレイン電流ｌ６１
１２墨１・Ｉ□２，７紘、 ＩＤＩＰＳＳ”、４４’ｍＰ３１　　−−−−−−ｆｉ
−ＩＤＩ？！７″１ｏ、２４ｙｍ、Ａ、　　　　−１−
＠となシ、この両ドレイン電６１ｃの和電流が流れるわ
けで、あるから、’ｍＰ！１　”　ｇｍＰ５７−４　：
　１を代入し−（ｖＤＤ＝ｓｖｏｔｗとＶＤＤ”　３．
８　Ｖの時の駆動能力を比較すると、 となる。すなわち、ｖＤＤ；５ｖの時に比べてなル、出
力信号φの立上シ時間が大きくなるが、一般にＣ−ＭＯ
８回路に限らず、電源電圧が低下するとスイッチング時
間が増大することは轟然のことであシ同題とはならない
。On the other hand, p-mos with V,, wealth 5V, v, , = o, sv
Each drain current l61 when both xl and sr are turned on
12 ink 1・I□2,7 hiro, IDIPSS", 44'mP31 -------fi
-IDI? ! 7″1o, 24ym, A, -1-
@tonashi, the sum of these two drain currents 61c flows, so 'mP! 1” gmP57-4:
Substitute 1 - (vDD=svotw and VDD" 3.
Comparing the driving capabilities at 8 V, we get: In other words, the rise time of the output signal φ is longer than when vDD is 5V, but generally C-MO
It is a matter of course that the switching time increases when the power supply voltage decreases, regardless of whether the circuit is connected to 8 circuits or not.

まえ、上記の説明ではｖＤＤが３．８ｖまで低下した場
合であるが、ｖＤＤ　＞　ｖＩＬ　　ＩＶ＠ｊｙ３７１
　＝１．８ＶＣ）関係を満たすよりなり０の値であれば
動作を保障でき、■　　が上記と同様に−１，０ｔｂｌ
Ｐ！７ Ｖに設定されていればｖＤＤが２Ｖ楊１ｉに低下し　　
゛ても動作することになる。しかもＰ−Ｍｏ８３１と３
１の４此の設定によル、入力レベル変化に伴なう直流貫
通電流は小さく押さえることができる。First, in the above explanation, the case is that vDD has decreased to 3.8V, but vDD > vIL IV@jy371
= 1.8VC) If it satisfies the relationship, operation can be guaranteed if the value is 0, and ■ is -1,0tbl as above.
P! If it is set to 7V, vDD will drop to 2VYang1i.
It will also work. Moreover, P-Mo831 and 3
1-4 With these settings, it is possible to keep the direct current through current that accompanies changes in the input level to a small level.

このように上記実施例によれば、ＴＴＬ回路との完全適
合性゛に対応する電気特性を有するとともに電源電圧が
正常の値から低下した場合でも動作を保障することがで
き、しかも電力消費意を小さくおさえることができる。As described above, the above embodiment has electrical characteristics that are fully compatible with TTL circuits, and can guarantee operation even when the power supply voltage drops from its normal value, while reducing power consumption. It can be kept small.

１１．６図はこの発明の他の実施例Ｏ構成図である。こ
の実施例回路では上記バイポーラ型のｍｐｙａ　）ラン
ジスタ３５の代ルにダーリントント２ンノスタＪａを設
けて、動作の高速化を図るようにしえものである。Figure 11.6 is a block diagram of another embodiment O of the present invention. In this embodiment circuit, a Darlington transistor Ja is provided in place of the bipolar transistor 35 to speed up the operation.

第７図および＃Ｉ８図はそれぞれこの発明の他の実施例
の構成図であシ、第７図の実施例ではこの発明をＣ−Ｍ
ｏ８　　ＮＯＲ回路に、麹８−の実施例ではこの発明を
Ｃ−Ｍｏ８　ＮＡＮＤ回路にそれぞれ実施したものであ
る。すなわち、第７１の副路では直列接続された２イー
のＰ−Ｍｏ８４１　。FIG. 7 and #I8 are block diagrams of other embodiments of the present invention, and the embodiment of FIG.
The present invention is implemented in the o8 NOR circuit and in the Koji8- embodiment, the present invention is implemented in the C-Mo8 NAND circuit. That is, in the 71st sub-path, 2E P-Mo841 are connected in series.

４２と並列接続された２個のＮ−Ｍｏ８４　Ｊ　。42 and two N-Mo84J connected in parallel.

４４か、らなるＣ−Ａｔ１Ｏ８Ｎ０Ｒｆ−）　４６　（
Ｄ出力端　　　　・と、電源ｖＤＤとｏＩＢに入力イｍ
号ＩＮＩ　、ＩＮＩをｒ−）入カドｆル２　ｉｍｏｐ−
ｍｏｓ　４　ｇ　、　４　Ｆを直列挿入し、さらにｎｐ
ｎ　）ランジスタ４８の；レクタを＊ｇｖＤＤに、ヘー
スを上記Ｃ−ＭＯ８ＮＯＲｒ−）４５の出力−にそれぞ
れ接続し、このトランジスタ４８のエミッタと他方の電
源Ｖｌｌとの間に入力信号ＩＮＩ　、ＩＮｊを？−）入
力とする２個ＯＮ−ＭＯ８４９、５０を並列挿入して出
力バッファ回路５１を構成している。44 or C-At1O8N0Rf-) 46 (
D output terminal ・Input input to power supply vDD and oIB
No. INI, INI r-) input card f2 imop-
Insert mos 4 g, 4 F in series, and further np
n) The resistor of the transistor 48 is connected to *gvDD and the base thereof is connected to the output of the C-MO8NORr-) 45, respectively, and input signals INI and INj are connected between the emitter of this transistor 48 and the other power supply Vll. -) The output buffer circuit 51 is constructed by inserting two ON-MOs 849 and 50 in parallel as input.

また第８図の回路では並列接続された２個Ｐ−ＭＯ８６
Ｊ　、６２と直列接続された２個のＮ−Ｍｏ８ｊｊ、ｇ
４とからなるＣ−Ｍｏ８ＮＡＮＤダート−５の出力端と
、電源ｖＤＤとの間に入力信号ＩＮＪ　、ｌＮ２ｔｌ−
ダート入力とする２個のＰ−ＭＯ８６６ｍ６７１を並列
仲人し、ざらにｎｐｕ　）　をンジスタ６８のコレクタ
を′屯源ｖＤＤに、ベースを上記Ｃ−ＭＯ８１（ＡＮＤ
ゲート６５の出力端にそれぞれ接続し、仁のトランジス
タ６８のエミ／りと他方の電源ｖ、、との間に入力信号
ＩＮＩ。In addition, in the circuit of Fig. 8, two P-MO86s are connected in parallel.
J, 2 N-Mo8jj, g connected in series with 62
Input signals INJ, IN2tl- are connected between the output terminal of the C-Mo8NAND dart-5 consisting of 4 and the power supply vDD.
Connect the two P-MO866m671 as dirt inputs in parallel, connect the collector of the register 68 to 'tungenvDD', and connect the base to the above C-MO81 (AND).
An input signal INI is connected to the output terminals of the gates 65, respectively, and between the emitters of the two transistors 68 and the other power supply v, .

ＩＮＪをｒ−）入力とする２個ＩＺ）Ｎ−ＭＯＢ　６９
　。2 pieces IZ) N-MOB 69 with INJ as r-) input
.

１０を直列挿入して出カバｙ７７回’Ｎｔ７１１に構成
している。そして第７図に示す回路ではＰ−ＭＯＢ４１
．４２の閾値電圧を等しく設定しかつＰ−ＭＯＢ４　＃
　、４　Ｆの閾−電圧を尋しく設定した上で、Ｐ−ＭＯ
Ｂ４　ｇ　、４　ｙの１＃値電圧をＰ−ＭＯ８４１ｍ４
１のものよルも大きく（絶対１ｋを小さく）設定するこ
とによって電源電圧■。低下時の動作を保障している。10 are inserted in series and the output is y77 times'Nt711. In the circuit shown in Fig. 7, P-MOB41
．． 42 threshold voltages are set equal and P-MOB4 #
, 4 After setting the threshold voltage of F, P-MO
B4 g, 4 y 1# value voltage P-MO841m4
By setting the value of 1 to a larger value (smaller the absolute value of 1k), the power supply voltage can be increased. Guarantees operation when the voltage drops.

同様に第８図に示す回路でもＰ−ＭＯＢ　６１　、６　
Ｊの閾値電圧を等しく設定しかつＰ−ＭＯＢ　６　ｇ　
、　６１（ｔ）閾値電圧を醇しく設定した上で、Ｐ−Ｍ
Ｏ８ｔ６．ｔｓｙの閾値電圧をＰ−ＭＯＢ６１，６；ｌ
のものよシを大きく（絶対値を小さく）設定することに
よりてＶ□低下時における動作管保−している。なお、
Ｐ−ＭＯＢ　４　Ｊ　＃　４　Ｊ　、　Ｇ　Ｊ　ｊ６　
ＪそれぞれとＰ−ＭＯ８４１ｉ＃４Ｆ　、６６．６Ｆそ
れぞれのｇｎｌ比を前記と同様にＰ−ＭＯＢ　４１　、
４　Ｊ　、　６１　。Similarly, in the circuit shown in FIG. 8, P-MOB 61, 6
Set the threshold voltages of J equal and P-MOB 6 g
, 61(t) After setting the threshold voltage generously, P-M
O8t6. tsy threshold voltage P-MOB61,6;l
By setting a larger value (smaller absolute value) than the value of V□, operation can be maintained when V□ decreases. In addition,
P-MOB 4 J # 4 J, G J j6
The gnl ratios of J and P-MO841i#4F and 66.6F were changed to P-MOB 41 and 66.6F in the same manner as above.
4 J, 61.

−２−が大きくなるように収足することによって直流Ｘ
ｍｍ電音小さくシ′−力消費量をおさえることができる
。DC X
mm It is possible to reduce the electric noise and reduce the force consumption.

縞９図はこの先四の他の実施例の構成図である。この実
−例回路では前ｈ口第４図の回路において、・出力バッ
ファｌ１１２１ｋＩ３４の出力端と１に源Ｖ□との間に
入力信号ＩＮをｆ−）入力とする指値の比軟的大きなＰ
−ＭＯ８８１を挿入するようにしたものである。すなわ
ち、とのＰ−ＭＯＢ１１を挿入することによって、バイ
ポーラ型の鳳ν鳳トランジスタ３６のベース・エンツタ
間ノ願方向電位差によシ出力信号ＯＵＴに生じるオフセ
ット電圧を補正している。Figure 9 shows the configuration of the next four other embodiments. In this example circuit, in the circuit shown in FIG.
-MO881 is inserted. That is, by inserting the P-MOB 11, the offset voltage generated in the output signal OUT due to the potential difference between the base and the terminal of the bipolar transistor 36 is corrected.

ｊ１１０図および偽１１図はそれぞれこの発明の他の実
施例の構成図であシ、前記第７図の回路および第８図の
回路に上記第９図の回路と同様に出力信号ＯＵＴに生じ
るオフセット電圧を補正するＦＩＴを挿入するようにし
たものである。Figure j110 and Figure 11 are respectively block diagrams of other embodiments of the present invention, and the circuit of Figure 7 and the circuit of Figure 8 have an offset that occurs in the output signal OUT in the same way as the circuit of Figure 9. An FIT is inserted to correct the voltage.

すなわち、第１０図の実り例回路では、出力バッファ回
路５１の出力端と′ｗｔｄｉｊｖ、、との間に入力信号
ＩＮＪ　、ＩＮｘをｒ−）入力とする指値の比較的大き
な２個のＰ−ＭＯＢ１１２．８３ｆ：直列挿入し、また
第１１図の夾麺例回路では、４゜出力７１７７回路ｒ１
の出力−と電源ｖＤＤとの間に入力信号ＩＮＪ　、ＩＮ
Ｊをダート入力とする指値の比較的大きな２個のＰ−Ｍ
ＯＢ　８４　。That is, in the example circuit shown in FIG. 10, two P-MOBs 112 with relatively large limit prices are connected between the output terminal of the output buffer circuit 51 and 'wtdijv, . .83f: Inserted in series, and in the example circuit of Fig. 11, 4° output 7177 circuit r1
Input signals INJ and IN are connected between the output of - and the power supply vDD.
Two P-Ms with relatively large limit prices with J as dart input
OB 84.

８５を並列挿入することによって、それぞれの目的を達
成するようにしたものである。By inserting 85 in parallel, each purpose is achieved.

なお、ヒの発明は上記実施例に限定されるもので杜なく
、たとえに第７図および第１０図の実施例回路において
、それぞれ直列ｗｃ続された各２個のＰ−ＭＯＢ　４７
　、４２および４６．４７は電源ｖｓｍとＣ−ＭＯＢ　
Ｎ０ＩＩ”　−）　４５　（２）出力端との間で独立し
た電流経路を形成する場合について説明したが、これは
Ｐ−ＭＯＢ　４１　、　Ｊ　；ｌの直列接続点とＰ−Ｍ
ＯＢ４６．４ｆｌの直列Ｍｌｉｐｘ点とを接続するよう
にしてもよい。It should be noted that the invention is not limited to the above-mentioned embodiment, and for example, in the embodiment circuits of FIGS. 7 and 10, two P-MOBs 47 connected in series are used.
, 42 and 46.47 are power supply vsm and C-MOB
(2) The case where an independent current path is formed between the output end and the P-MOB 41, J;l series connection point and the P-M
The series Mlipx point of OB46.4fl may be connected.

以上説明したようにこの発明によれｉ；ｌ’、ＴＴＬ回
路との完全適°合性に対応する電気特性を有するととも
に電源電圧が正常の値から低下した一合でも動作を保障
でき、かつ電力消費量も少ない相補１１Ｍ０ｉ１論理閏
路を提供することができる。As explained above, the present invention has electrical characteristics that are fully compatible with TTL circuits, can guarantee operation even when the power supply voltage drops from its normal value, and can A complementary 11M0i1 logic jump with low consumption can be provided.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の高速Ｃ−ＭＯ８回路によるＴＴＬ。 回路のコンデチプル化を説明するための図、第２図・は
従来の高速Ｃ！−ＭＯＢインバータの回路図、第３１図
はその電気的特性を説明するえめの図、第４図はこの発
明の途中の過程で開発された相補＠ＭＯＢ論理圏論理横
路図、第５図はこの発明の一実施例の回路構成図、第６
図ないし第１１図はそれぞれζＯ発Ｗ１４の他の実施例
の構成図である。 ３１、Ｉｒ、４１．４１．４６ｅ４’１．６１゜＃　Ｊ
　ｅ　６６　ｍ　ｇ　Ｆ　＃　ｌ　Ｊ　ｅ　Ｊｉ　Ｊ　
＃　８　Ｊ　＃　Ｊｌ　４　ｍａｓ−ｐ型Ｍ０８トツｙ
Ｎｘり（Ｐ−ＭＯＢ　）、Ｊ　Ｊ　＊　Ｊ　６　＊　４
　Ｊ　ｓ　４４　＃　４　ＩＩ　ｍ　ｌ　Ｏ＃　６　Ｊ
　ｅｔ；　４．　ｔｉ　ｊｌ、　Ｆ　ｅ　−４１１１Ｍ
Ｏ８）？ｙレジスタＮ−ＭＯＢ）、Ｊ　Ｊ−Ｃ−ＭＯ８
回路、５４ｍ１ｌｅ１１−・出力２１７１回路、１８，
４１．６８−・パイＩ−ツ戴のりａトランジスタ、ＪＪ
−ダーリントントランジスタ、４５・・・Ｃ−ＭＯ８Ｎ
ＯＲｒ−）、　６　　Ｊ　−Ｃ−ＭＯＳ　ＮＡＮＤｒ−
）。 出願人代理人　弁理士　細注　武　彦 ＤＤ ｓｓ 第４図 第５図 第６１ 手続補正書 ゛　　　５゛乙；二、１０ 昭和　年　月　日 特許庁長官　　島　１）番　樹　　殿 １、事件の表示 特−１１８５６−１７８１６２号 ２、発明の名称 相Ｉｌｉ型ＭＯ＆＠理回路 ３、補正をする者 事件との関係　特許出願人 （３０７）　　東京芝浦電気株式会社 ４、代理人 ６、補正の対象 明細書 ７、補正の内容 （１）　　特許請求の範囲を別紙の通り訂正する。 （２）明細書のＩ８４頁第１０行目に「入力電圧Ｉ　Ｌ
≦Ｉ　Ｖ　Ｊとあるを「入力電圧ＶｘＬりＩＶＪと訂正
す°る。 ２、特許請求の範囲 （１）少なくとも各１個のＰ型ＭＯ８）ランジスタおよ
びＮ型ＭＯ８）ランノスタからなり、ＴＴＬ論理回路の
入出力電圧特性に対応してＰ型Ｍ　０８　、）ランジス
タとＮ型ＭＯ８）ランジスタのコンダクタンス比および
各閾値電圧を設定して構成される相補型ＭＯ８回路と、
上記相補型Ｍ０８回路の出力端と高電位印加点との間に
挿入され、ｆ−）が上記相補型ＭＯ８回路の入力端に接
続されかつ閾値電圧が上記相補型Ｍ０８回路内のＰ型Ｍ
Ｏ８）ランジスタと異なるように設定された少なくとも
１個のＰ型ＭＯ８）ランジスタとを具備したことを特徴
とする相補型ＭＯ８論理回路。 （２）少なくとも各１個のＰ型ＭＯ８）ランジスタおよ
びＮ型ＭＯ８）ランジスタからなり、ＴＴＬ論理回路の
入出力特性に対応してＰ型ＭＯ８）ランジスタとＮ型Ｍ
Ｏ８）ランジスタのコンダクタンス比および各閾値電圧
を設定して構成される相補型ＭＯ８回路と、上記相補型
ＭＯ８回路の出力端と高電位印加点と相補型ＭＯ８回路
内のＰ型ＭＯ８）ランノスタと異なるよ、うに設定され
たＰ型ＭＯ８）ランジズタと、上記相補型ＭＯ８回路の
出力端の信号がペースに供給されるバイポーラトランジ
スタおよび上記相補ｇＭ０８回路の入力端の信号ばｒ−
）に供給される少なくとも１個のＮ型ＭＯ８）ランジス
タとを高電位印加点と低電位印加点との間に直列挿入し
てなり上記相補型Ｍ０８回路の出力端における論理信号
に対応する信号を出力する出方・ぐツファ回路とを具備
したことを特徴とする相補型ＭＯ８論理回路。 （３）前記出力・々ラファ回路は、その出方端と尚電位
印加点との間にｒ−）が前記相補型ＭＯ８回路の入力端
に接続されたＰ型ＭＯ８）ランジスタをさらに具備する
ことを特徴とする特許請求の範囲！１２項に記載の相補
型ＭＯ８論理回路。Figure 1 shows TTL using a conventional high-speed C-MO8 circuit. Figure 2 is a diagram for explaining the condechipleization of the circuit. - A circuit diagram of the MOB inverter, Fig. 31 is a diagram explaining its electrical characteristics, Fig. 4 is a complementary @MOB logic circle logic diagram developed during the course of this invention, and Fig. 5 is this diagram. Circuit configuration diagram of an embodiment of the invention, No. 6
11 through 11 are configuration diagrams of other embodiments of the ζO source W14, respectively. 31, Ir, 41.41.46e4'1.61゜# J
e 66 m g F # l J e Ji J
# 8 J # Jl 4 mas-p type M08 totsuy
Nxri (P-MOB), J J * J 6 * 4
J s 44 # 4 II m l O # 6 J
et; 4. ti jl, F e -4111M
O8)? y register N-MOB), J JC-MO8
Circuit, 54m1le11-・Output 2171 circuit, 18,
41.68-・Piece-type a transistor, JJ
-Darlington transistor, 45...C-MO8N
ORr-), 6 J-C-MOS NANDr-
). Applicant's agent Patent attorney Detailed notes Takehiko DD ss Figure 4 Figure 5 Figure 61 Procedural amendment ゛ 5゛B; -11856-178162 No. 2, Name of the invention Phase Ili type MO & @ logic circuit 3, Relationship with the case of the person making the amendment Patent applicant (307) Tokyo Shibaura Electric Co., Ltd. 4, Agent 6, Specification subject to amendment 7 , Contents of amendment (1) The scope of claims is amended as shown in the attached sheet. (2) On page I84, line 10 of the specification, “Input voltage I L
≦I V J is corrected as "input voltage VxL ≤ IVJ." 2. Claims (1) A TTL logic circuit consisting of at least one P-type MO8) transistor and one N-type MO8) Lannostar. A complementary MO8 circuit configured by setting the conductance ratio and each threshold voltage of the P-type M08, ) transistor and N-type MO8) transistor in accordance with the input/output voltage characteristics of the transistor;
is inserted between the output terminal of the complementary M08 circuit and the high potential application point, f-) is connected to the input terminal of the complementary MO8 circuit, and the threshold voltage is the P-type M in the complementary M08 circuit.
O8) A complementary MO8 logic circuit, characterized in that it comprises at least one P-type MO8) transistor configured differently. (2) Consists of at least one P-type MO8) transistor and one N-type MO8) transistor, corresponding to the input/output characteristics of the TTL logic circuit, a P-type MO8) transistor and an N-type MMOS transistor.
O8) A complementary MO8 circuit configured by setting the conductance ratio of the transistor and each threshold voltage, and the output terminal and high potential application point of the complementary MO8 circuit and the P-type MO8 in the complementary MO8 circuit are different from the runnostar. , a P-type MO8 transistor set as shown in FIG.
) is inserted in series between the high potential application point and the low potential application point to generate a signal corresponding to the logic signal at the output end of the complementary M08 circuit. A complementary MO8 logic circuit characterized in that it is equipped with an output output circuit and a output circuit. (3) The output/rapha circuit further includes a P-type MO8 transistor between its output end and the potential application point, with r-) connected to the input end of the complementary MO8 circuit. Claims characterized by! Complementary MO8 logic circuit according to item 12.

Claims (3)

【特許請求の範囲】[Claims] （１）　　少なくとも４１個のＰ型ＭＯ８）ランジスタ
およびＮ［ＭＯａ）ランジスタからなシ、ＴＴＬ論理回
路の入出力電圧特性に対応してＰＷＭＯＳトランジスタ
とＮ屋Ｍｏ１）ランジスタのコンダクタンス比および各
閾値電圧を設定して構成される相補１１ＭＯ８＠路と、
上記相補型ＭＯＳｉ２路の出力端と高電位印加点との間
に押入され、ｙ　−トが上記相補ｆｉＭ０８回路の入力
端に接続されかつ閾値電圧が上記相補型ＭＯ８回路内の
Ｐ型ＭＯ８ト２ンジスタと異々るように設定された少な
くとも一、１個のＰ製ＭＯ８）ランジスタとをバ倫した
ことを特徴とする相補［ＭＯ８論理回路。(1) At least 41 P-type MO8) transistors and N[MOa) transistors, and the conductance ratio and each threshold voltage of the PWMOS transistor and N[MOa] transistor are determined in accordance with the input/output voltage characteristics of the TTL logic circuit. A complementary 11MO8@ path configured by setting,
It is inserted between the output end of the complementary MOSi2 circuit and the high potential application point, and the Y-to is connected to the input end of the complementary MOSi2 circuit, and the threshold voltage is the P-type MOSi2 in the complementary MO8 circuit. A complementary [MO8 logic circuit] characterized in that it is integrated with at least one P-made MO8) transistor set differently from the transistor. （２）　　少なくとも各１個のＰ型ＭＯ８）ランノスタ
およびＮｆｆ１Ｍ０８）ｊンジスタからなル、ＴＴＬ論
理回路の入出力特性に対応してｆ’ｍＭＯ８）ランジス
タとＮＷＭＯ８）ランジスタのコンダクタンス−比およ
び各閾値電圧を設定して構成される相補型ＭＯ８回路と
、上記相補ｊｉｌ１ＭＯ８回路の出力”端と高電位印加
点との間に挿入され、ｒ−）が上記相補型ＭＯ８回路内
ＯＰＩＩＭＯＢ）ランジスタと異なるように設定された
ＰＩＩＭＯ８）ランジスタと、゛上記相補型Ｍ０８回路
の出力端の信号が°ベースに供給されるパイーーラトラ
ンジスタおよび上記相補型Ｍｏ１１回路の入力端の信号
がダートに供給される少なくとも１個のＮ１１ＭＯ８）
９ンジスタとを高電位印加点と低電位印加点との間に直
列挿入してなシ上記相補１１ＭＯ８回路の出力端におけ
る論理信号に対応する信号な出力する出力２１７７回路
とを具備したことを特徴とする相補型ＭＯＢ論理回路。(2) At least one P-type MO8) transistor and one Nff1M08) transistor, and the conductance ratio and each threshold voltage of the f'mMO8) transistor and NWMO8) transistor, corresponding to the input/output characteristics of the TTL logic circuit. is inserted between the output terminal of the complementary MO8 circuit and the high potential application point, so that r-) is different from the OPIIMOB) transistor in the complementary MO8 circuit. The set PIIMO8) transistor, ゛The signal at the output end of the complementary M08 circuit is supplied to the base, and the signal at the input end of the complementary Mo11 circuit is supplied to the dart. N11MO8)
9 transistors are inserted in series between a high potential application point and a low potential application point, and an output 2177 circuit that outputs a signal corresponding to the logic signal at the output end of the complementary 11 MO8 circuit. Complementary MOB logic circuit. （３）前記出力２１７７回路は、その出力端と高電位印
加点との間に？−）が前記相補型ｈｉｏａ回路の入力端
に接続され九Ｐ型Ｍ０８トランジスタをさらに具備する
こと−を特徴とする特許請求の範囲第２項に記載の相補
ｍＭｏ５論理回路。(3) Is the output 2177 circuit connected between its output terminal and the high potential application point? 3. The complementary mMo5 logic circuit according to claim 2, further comprising a 9P type M08 transistor connected to the input terminal of the complementary HIOA circuit.