JPS5880929A - Complementary mos logical circuit - Google Patents
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- JPS5880929A JPS5880929A JP56178162A JP17816281A JPS5880929A JP S5880929 A JPS5880929 A JP S5880929A JP 56178162 A JP56178162 A JP 56178162A JP 17816281 A JP17816281 A JP 17816281A JP S5880929 A JPS5880929 A JP S5880929A
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- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
Description
【発明の詳細な説明】
この発明は入出力に、TTL及び0M08回路を接続す
る事が可能で、しかもmcl電圧が低下した場合でも動
作を保障することができる相補型MOIi論理回路に関
する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a complementary MOIi logic circuit that can connect TTL and 0M08 circuits to input and output, and can guarantee operation even when the mcl voltage drops.
一般に相補IIMO&)ランジスタ(以下C−MOBと
称する゛)回路からなる集積回路は、低消費電力、高雑
音余裕度、および広動作電圧範囲等の多くの利点を有し
ている。ところで、とのC−MO8回路はバイポーラト
ランジスタによって構成されるTTL回路と比軟して低
速動作であるため、上記のような特徴をもちながら比軟
的低速動作の応用面においてのみTTL回路に置き換え
使用されてきた。しかしながら、近年、値組加工技術お
よび回路技術等の進歩により尚逮動作の可能&C−MO
8回路が実現されるようになシ、このような高速C−M
08回路の低油Sk4力特性を利用してTTI、回−の
−電力消費素子と置換し比較的低消費電力性をイするL
S−TTL(L41W Pow@r 8eh@ttky
TTL )等のTTLlt21路と組み合せて、低消
費電力と高速動作尋の利点を有する回路を構成すること
が試みられている。Integrated circuits, generally comprised of complementary IIMO&) transistor (hereinafter referred to as C-MOB) circuits, have many advantages such as low power consumption, high noise margin, and wide operating voltage range. By the way, the C-MO8 circuit operates at a slower speed than a TTL circuit composed of bipolar transistors, so although it has the above-mentioned characteristics, it can be replaced with a TTL circuit only in applications of relatively low-speed operation. has been used. However, in recent years, advances in value set processing technology and circuit technology have made it possible to perform arresting operations &C-MO.
8 circuits are being realized, such high-speed C-M
Utilizing the low oil Sk4 power characteristics of the 08 circuit, it replaces the TTI and circuit's power consumption elements and achieves relatively low power consumption.
S-TTL (L41W Pow@r 8eh@ttky
Attempts have been made to construct a circuit that has the advantages of low power consumption and high-speed operation by combining it with a TTLlt21 circuit such as TTL (TTL).
ところ、で、LS−TTL等のTTL回路の電気特性は
、例えば電−′−圧v、、=svo場合、出力電圧ノハ
イレペル(「H」レベル)VoNajllt2v程度で
めシ、また出力電圧のローレベル(r L J vへh
) V、Lは取入;6j O,8V前後である。これ
に対してC−MO8回路の電気特性はVIID −5V
(0M合、入力電圧vIll (r HJレベ1図に
示すように、全体のシステムがLS−TTL回路1〕で
構成され、その中で消費電5f、が過大な部分を高速C
−MOB回kk612で置き換える場合に紘、上記のよ
うにTTL回路とC−MO8回路の電気特性の柘違から
、C−MO8回路12の前段に外圧回路勢のインター7
傭−ス回路13が必要となる。このインターフェース回
路ISを不要として、TTL回路との完全コンパチブル
(適合)化のできる萬速C−MO8回路を実現するには
、その電気特性をTTL回路の出力特性に適合するよう
に改善する必要があシ、例えはvj)DI1g5vノ場
合、前記TTLQM(D出力t/ ヘkに合わせるよう
にV□さ2vおよびVI&!0.8Vにすることが必要
である。By the way, the electrical characteristics of a TTL circuit such as LS-TTL are, for example, when the voltage is v,, = svo, the output voltage is at a high level ("H" level) of about 2v, and the output voltage is at a low level. (r L J v to h
) V and L are intake; 6j O, around 8V. On the other hand, the electrical characteristics of the C-MO8 circuit are VIID -5V
(If 0M, input voltage vIll (r HJ level 1 As shown in the figure, the whole system is composed of LS-TTL circuit 1), in which the part with excessive power consumption 5f is connected to high-speed C
- When replacing the MOB circuit with kk612, due to the difference in electrical characteristics between the TTL circuit and the C-MO8 circuit as mentioned above, the external pressure circuit interface 7 is installed before the C-MO8 circuit 12.
A leased circuit 13 is required. In order to realize a multi-speed C-MO8 circuit that is completely compatible with TTL circuits without the need for this interface circuit IS, it is necessary to improve its electrical characteristics to match the output characteristics of TTL circuits. For example, in the case of DI1g5v, it is necessary to set V□2v and VI&!0.8V to match the TTLQM (D output t/hek).
第2図は通常の高速C−MO8インバータを示すもので
、−源電圧V□(高電位)、VB(低電位)間にpHM
OB)ランジスタ(以下P−MO8と称する)21−お
よびNWMO8)ランジスタ(以下N−MOgと称する
)22が直列挿入され、それヤれ(DI’−)には共通
に入力信号INが供給される。さらにN−MO8JJの
ドレインとP−MO8j Jのドレインとの共通接続点
から信号OUTが出力される。このよりなC−MO&イ
ンバータは第3図に示すような入力電圧(vxN)−出
力電圧(vowt)特性を有している。この1路では電
源電圧V□において出力レペ^が反転するときの入力電
圧V□が回路閾値電圧Vthcとなる。そしてこの回路
閾値電圧vtheはP−MO821およびN−MO8J
1が飽和動作時において下記の橡な式で表現される。Figure 2 shows a normal high-speed C-MO8 inverter.
OB) transistor (hereinafter referred to as P-MO8) 21- and NWMO8) transistor (hereinafter referred to as N-MOg) 22 are inserted in series, and the input signal IN is commonly supplied to them (DI'-). . Further, a signal OUT is output from a common connection point between the drain of N-MO8JJ and the drain of P-MO8jJ. This C-MO & inverter has input voltage (vxN)-output voltage (vowt) characteristics as shown in FIG. In this one path, the input voltage V□ when the output REP^ is inverted at the power supply voltage V□ becomes the circuit threshold voltage Vthc. And this circuit threshold voltage vthe is P-MO821 and N-MO8J
1 at the time of saturated operation is expressed by the following elegant formula.
V、、MS N −MOS +7)Nl1milV@h
1 ;p −MU 8 (7)閾イi−圧さらにに’
a K’はP−MO8およびN−MO8のソース・ドレ
イン電流”Dliの係数で、である。V,,MS N-MOS +7)Nl1milV@h
1;p-MU 8 (7) Threshold i-pressure and further'
aK' is a coefficient of the source-drain current "Dli" of P-MO8 and N-MO8, and is.
W W ’P−MoilおよびN−MO8O各チャ
ネPI )l ・
ル幅
L L @P−MOBおよびN−M(>8の各チャ
ネジ参 N ・
ル長
@ox:?−)雛化展の長さ
*ox :9−率
μP、μN:正孔および亀子の4!r実効移動度従って
上記の体に高速C−MO8回路(インノ(−タ)O入力
電圧V□e VKLO電気特性を改善、例えばV□■S
として、■□≧4vを2vにす。W W 'P-Moil and N-MO8O each channel PI) L L @P-MOB and N-M (>8 each channel PI) L length @ox:?-) Length of hatching exhibition Sa*ox: 9-rate μP, μN: 4 of hole and Kameko! r Effective mobility Therefore, in the above body, high-speed C-MO8 circuit (inno(-ta) O input voltage V□e VKLO improves electrical characteristics, e.g. V□■S
As, ■□≧4v is set to 2v.
るには、すなわちvtkeを小さくするには上記式(1
)から明らかな様に、Ivthylを大きくし、またに
、を小さく (P−Mo8 j JのコンダクタンスI
、を小さく)すればよい。しかしながら、このようにI
vthtlを大きく、およびに、を小さくするように電
気4I性を変更させると、高速C−MOSインバータの
動作における例えば立上が多時間tオは電気特性の変更
前と比較して長くなシ、^速性が失なわれることになる
。すなわち従来のC−MO8回路では高速性およびTT
L回路との完全適合性を共に有することは困離であった
。In other words, to reduce vtke, use the above formula (1
), it is clear that by increasing Ivthyl and decreasing (P-Mo8 j conductance I of J
, can be made smaller). However, like this I
If the electrical characteristics are changed by increasing vthtl and decreasing , for example, the startup time in the operation of a high-speed C-MOS inverter will be longer than before the change in the electrical characteristics. ^ Speed will be lost. In other words, the conventional C-MO8 circuit has high speed and TT
It has been difficult to have complete compatibility with the L circuit.
そこで本発明者ら紘以前に、TTLd路との完全適合性
に対応する電気4I8:および高速動作が可能な相補1
1M0B論理回路を開発し喪。この回路は昭和s6年特
許願第26376号の出−に係る明細書に記載されそい
るものであるが、その構成は#I411に示す通ルであ
、る。すなわち、この回路紘C−MO8インバータであ
ル、電蝕電圧Vmi e v、、藺にP−Mo831
オヨびN−MOB12を直列接続してなるC−MO8回
路s3が設けられる。eノP−Mo831 >ヨびN−
Mo8J2のそれぞれのf−)には共通に入力信号IN
が供給され、またN−MOB BJのドレインとP−M
o881のドレインとの共通接続点から出力される信号
φは出力バッファ回路・34内0A4dl−5型O勘p
nト5ンノスタ35のベースに供給される。この出カバ
、7ア回ll18J4はトランジスタ35のコレクタに
%掠vDDが供給され、そのエミ、りがN−Mo536
を介して電源電圧v、1に接続される様に構成され、こ
のN−。Therefore, the present inventors and others previously proposed an electric 4I8, which corresponds to complete compatibility with the TTLd path, and a complementary 1, which is capable of high-speed operation.
Developed 1M0B logic circuit and mourned. This circuit is almost described in the specification of Patent Application No. 26376 issued in 1939, and its configuration is as shown in #I411. In other words, in this circuit Hiro C-MO8 inverter, the galvanic voltage Vmi e v, and P-Mo831
A C-MO8 circuit s3 formed by connecting two N-MOBs 12 in series is provided. enoP-Mo831 > Yobi N-
Each f-) of Mo8J2 has an input signal IN in common.
is supplied, and the drain of N-MOB BJ and P-M
The signal φ output from the common connection point with the drain of o881 is the output buffer circuit 0A4dl-5 type O in the output buffer circuit 34
It is supplied to the base of the 5-inch nozzle 35. This output cover, 7 times 118J4, is supplied with %vDD to the collector of the transistor 35, and its emitter is N-Mo536.
is configured to be connected to the power supply voltage v,1 via this N-.
Mo8J#のダートには入力信号INが供給される。モ
して出力バッ7ア回路44内のトランジスタJ5のエミ
ッタとN−MOS J6のドレインとの接続点から信号
OUTが出方される。An input signal IN is supplied to the dart of Mo8J#. A signal OUT is then output from the connection point between the emitter of the transistor J5 in the output buffer circuit 44 and the drain of the N-MOS J6.
このよりなC−Mo8インバータにおいて、いま仮に電
源電圧vDD=+=5vのとき、入力電圧v、、 w
2. OV オよびv、L=o、svであるTTI。In this C-Mo8 inverter, if the power supply voltage vDD=+=5v, the input voltage v,,w
2. OV TTI where o and v, L=o, sv.
回路の出力レベルに一合する条件で、C−MO8回路s
Jの正常な回路動作がなされる様な電気特性が設定され
る必要がある。すなわちC−MO8回路の閾値電圧Vい
。を小さくするものであるが、従来のC−Mo8f四セ
スによりてC−MOB回路が構成されて、その囲路Ii
4値電圧Vtheが例えば1〜2v程度に小さく設定さ
れる一合、上記式(1)よ31 P−M(l J Jお
よびN−Mo8 J ;1の閾値電圧1v□、1および
V□Wが従来の伏動(通常1v@度)で、K、まえはに
買のみを変更すると1人力信号(電圧)IN−V、N−
2,OVでは、P−Mo8j Jおよび!1−M0B
J 1は共にオン状艙となシ、直流貫通電流が発生して
、C−MO8本来の特性である低消費電力性が失われる
ことになる。そのためP−Mo8J JおよびN−Mo
8S2それヤれの閾値電圧jV Iおよびvth、I
q)設置hP
定をi失する必要がある。すなわち電圧VIN ””v
□のときP−Mo8J 1が、ty(C−MO8回路S
3の出力は「0」レベル)となるには、1v□、1≧V
□−■□ ・・・・・・(4)である。またvxw
” VH,(DときN−Mo8 J 2 ;75 4オ
ン−(C−Mo1 iil路JJO出力はrlJレベル
)となるkは、
y01≧V、、 −−(5)
であ〕、従りて^体的に紘、1vthp l ≧&o
v s’thw≧Q、8V、に設定すればよ−ことにな
る。なお、ζ0IVIおよびvsixはMO!!)ツン
ジスタhy
31.1:Iの表面濃lt:i/)μ−ル勢の従来技術
によつて得ることがで亀る。C-MO8 circuits under conditions that match the output level of the circuit.
It is necessary to set the electrical characteristics so that the circuit of J can operate normally. That is, the threshold voltage V of the C-MO8 circuit. However, the C-MOB circuit is constructed by the conventional C-Mo8f four channels, and its surrounding circuit Ii
If the four-value voltage Vthe is set small, for example, about 1 to 2v, the threshold voltages of 31 P-M(l J J and N-Mo8 J ; 1, 1 v □, 1 and V □ W is the conventional fall motion (normally 1v@degree), and if you change only the buy to K, then one human power signal (voltage) IN-V, N-
2, In OV, P-Mo8j J and! 1-M0B
If both J1 are in the on state, a DC through current will occur, and the low power consumption which is the original characteristic of C-MO8 will be lost. Therefore, P-Mo8J J and N-Mo
8S2 threshold voltage jV I and vth, I
q) It is necessary to lose the installation HP constant. That is, the voltage VIN ""v
When □, P-Mo8J 1 is ty(C-MO8 circuit S
3 output is "0" level), 1v□, 1≧V
□−■□ ・・・・・・(4). Also vxw
” VH, (when D, N-Mo8 J 2 ; 75 4 on- (C-Mo1 iil path JJO output is rlJ level), k is y01≧V,, --(5)), so ^Physically Hiro, 1vthp l ≧&o
This can be done by setting v s'thw≧Q, 8V. Note that ζ0IVI and vsix are MO! ! ) The surface concentration of Thungista hy 31.1:I can be obtained by conventional techniques such as .
仁のような電気特性を有するC−Mo1 wA路1Jに
おいて高速性を保持するために、上記の出力パνファW
ji*I4が必要となる。まずC−MO8回路SSO回
路動作の速度、すなわちスイ、チングの過度時間t、1
(立上がり時間1rおよび立下が〕時間*1)a一般に
下記の様な関係C1−負荷容量
夏9.:ノースeドレイン電流
さらKI□を飽和電流とすれば、
■3kl ” K(%m −V* h )” 、
、・・、、 (7)v5.:r−ト・ソース間電圧
となる。従って従来C)′I6速C−M□aIg回路に
対して’twの増加を押え、高速性を保持するには、単
位負荷容量あ九〕の”Dllを低下させない緑にする必
!!がある。異体的には、まず、立上少時間t、につい
て、すなわちV□W”vf&で、P−Mo8Jjがオン
の場合、七〇f−)−ソース間電圧V、、、は、
1’V’、、、LwsV、、−V!&=5−0.8=4
.2V −(8Jとなる。゛と01V、、、lは従来
の高速C−MO8(4V : vlll ! 4 V
a V、 & ! I V )と比較した場合、#lと
んど差がないため、上記式(7)よ’)’/H,sすf
lbチP−Mo8 J J (2) jV、hl (Z
)変化分が夏Daの値、つtシ立上シ時間1.に影響す
る。ところで上記の様に、低消費電力性の点からjV
I≧&OVと設定されたが、いt Ivthpl ”
3.Ovとすると、上記式(7) 、 (8)よ)(I
v 1−IV、、、I)’−(4,2−3)”−1,
44−(9)s
となる。同様に従来の高速C−MO8では(lvg@p
l−1v、、、l)” −(4−i)2すs ・・・
C4となる。とζろで、通常C−MOBインバータの(
集積回路)の出力が菖MIC外部素子を駆動するkは、
負荷容JICLが大きな値となる。ここではC1さ20
.PFと仮定する。一方C−MO8回路IJの負荷容量
CL#′iIC内部であるから、その値は小さくCLユ
IPFとする。従って立上シ時間嶋が従来の高速C−M
O8と同一であるには、従来のP−Mo8の夏□の係数
をKP′とした場合、上記式(6) 、 (7) 、
(93、αB B p−Mo5 s Z (2)K。In order to maintain high speed in the C-Mo1 wA path 1J, which has electrical characteristics similar to that of
ji*I4 is required. First, the speed of the C-MO8 circuit SSO circuit operation, that is, the transient time of switching and switching, t,1
(Rise time 1r and fall time) Time*1) a Generally, the relationship C1 - load capacity summer 9. : North e drain current, and if KI□ is the saturation current,
,..., (7) v5. : The r-to-source voltage. Therefore, in order to suppress the increase in 'tw and maintain high speed for the conventional C)'I 6-speed C-M□aIg circuit, it is necessary to make the unit load capacity A9's green so that it does not reduce the Dll. Differently, first, for a short startup time t, that is, when P-Mo8Jj is on at V□W''vf&, the voltage between 70f-) and source V, , is 1'V',,,LwsV,,-V!&=5-0.8=4
.. 2V - (8J.゛ and 01V,,,l is the conventional high speed C-MO8 (4V: vllll! 4V
a V, &! When compared with I V
lb Chi P-Mo8 J J (2) jV, hl (Z
) The change is the value of summer Da, and the start-up time 1. affect. By the way, as mentioned above, from the point of view of low power consumption, jV
It was set as I≧&OV, but it is not Ivthpl”
3. If Ov, then the above equations (7) and (8))(I
v 1-IV,,,I)'-(4,2-3)"-1,
44-(9)s. Similarly, in the conventional high-speed C-MO8 (lvg@p
l-1v,,,l)"-(4-i)2s...
It becomes C4. and ζ, the normal C-MOB inverter (
The output of the integrated circuit (integrated circuit) drives the external element of the irises MIC.
The load capacity JICL becomes a large value. Here C1 is 20
.. Assume that PF. On the other hand, since it is inside the load capacitance CL#'iIC of the C-MO8 circuit IJ, its value is small and is set to CL-IPF. Therefore, the start-up time is the same as the conventional high-speed C-M.
In order to be the same as O8, if the coefficient of summer □ of conventional P-Mo8 is KP', then the above equations (6), (7),
(93, αB B p-Mo5 s Z (2)K.
は
に? = KP’ 曝−喝□ ::0.3 K、’
軸・ ・−aカ20 1.44
となる。ここで出力信号OUTの立上多時間’r。Hani? = KP' Exposure □ ::0.3 K,'
Axis...-a force 20 1.44. Here, the rise time of the output signal OUT is 'r.
はトランジスタ35を介するため、
K、 W 0.6 K、’ ・・・・・・
(2)とする。is passed through the transistor 35, so K, W 0.6 K,'...
(2).
次に立下シ時1it−について、すなわちvIll ”
vIMでN−Mo8 JJがオン0−1n合には、N−
Mo8J2のr−)・ソース間電圧v51は、vg、、
s* vxlK”−2,o v ・−−−−−
(1となる。ζo v、、、は従来O高速C−MO8(
vx、≧4V)と比較した一合1.247!1以上の走
があることから立下少時間t、に大きく影響する。Next, for 1it- at the falling edge, that is, vIll”
When N-Mo8 JJ is on 0-1n in vIM, N-Mo8
The r-) source voltage v51 of Mo8J2 is vg,
s* vxlK"-2, o v ・----
(1. ζo v, , is the conventional O high-speed C-MO8 (
Since there is a run of 1.247!1 or more compared to Vx, ≧4V), it has a large effect on the falling short time t.
とζろで上記の様にvth*≧(L8Vからvoつ≠(
L8Vとした一合、上記式(2)よル(Vgsm−”1
1m)”−(2,0−0,8)”xl、44 ”IL
◆となる。同様に従来の高速C−MO8回路のV、h)
I −(1]V トttLハ、(V w−V@1m)’
m(4−1)”=9 ・・11となる。従りて立下
少時間tfが従来の高速C−MOIiiと同値であるに
は、従来ON−MO8のI□の係数を一′とした場合、
上記式(6) # (7) 、 (n 。and ζro as above, vth*≧(L8V to votsu≠(
When L8V is set, the above formula (2) is used (Vgsm-"1
1m)”-(2,0-0,8)”xl, 44”IL
◆. Similarly, V, h) of the conventional high-speed C-MO8 circuit
I - (1] V tottL, (V w-V@1m)'
m(4-1)"=9...11. Therefore, in order for the short fall time tf to be the same as that of the conventional high-speed C-MOIii, the coefficient of I□ of the conventional ON-MO8 should be set to 1'. if you did this,
The above formula (6) # (7) , (n.
(2)よ31 N−Mo1 J ;IIのに1はic、
mKw’ @ @ −サQ、 3 K、I ・
・、 、、、 H2O1,44
となる。(2) yo31 N-Mo1 J; II's 1 is ic,
mKw' @ @ -SaQ, 3 K, I ・
・, ,,, H2O1,44.
このように、C−MO1回路33の出力4j号φの立上
が少時間1rおよび立下が少時間ttが従来の高速C−
MO8回路に対応する縁にP−Mo811−およびN−
Mo8 J 11のに、およびに1を設定できるが、外
部素子を駆動する本来の出力信号OUTの立上が〕時間
ら。および立下が少時間’feは出カバy7ア細路34
によりて決定される。すなわちまず出力信号OUTの立
上が少時間tr、IIi、信号φが供給されるバイーー
ラト2ンゾスタJ5の電流増幅率β(この場合工書ツタ
接地増幅率)に依存し、そのトランジスタ35の電a駆
動力はに′・Iに相尚する。通常apn)ツンジスタは
C−Mo8工程で装造されるときの!=50〜100で
あるため、電流駆動力は十分にあ〕、立上が少時間tr
、t−trの値にするの紘容易にできるものである。さ
らに出力信号国テの立下が少時間t、。はN−Mo8J
#の!□の係数に、 に依存する。すなわち負荷容量
C1冨
を従来のC−MOBu路と同値(20PF)とした場合
、
K、 :=に7・旦・−!−:=6に、’ −−−−
C12)1 20 1.44
となる、そして通常のC−Mo8工程ではμP:μN=
1:2およびWP:WNN2210様な傾向があるため
、上記式(2) e (3) aα擾、(ロ)によル、
P−MOB J J 、 N−MOB J 2お本びN
−Mo846の各に、 、 K、 # K、 の比率
、すなわちチャネ諺
ル幅W、W、#W、、に換算シテ
W ”W −4: 1 ・−−−−−(
4p4a w
W、:W、、閣1:20 ・・・・・・(6)となる
、なお、上記式(至)はvthMユ0.5v根ktで下
げ光場金には、Wx:Wx、−1:12でもよいO
上記の様に、’rTI、の電気特性(入出力電圧峙性)
に完全適合性を得るために、C−MO81!l!回路の
回路閾値電圧vtheを小さくしても(例えば1Vth
、I を大暑< L、KPヲ小すくスル)、出力11!
号の立上りi間’roおよび立下少時間’foは一流増
一率の大きいバイポーラトランジスタ、およびC−MO
gQ路のN−Mo8(2)I、、O係HK。In this way, the rise of the output 4j φ of the C-MO1 circuit 33 takes a short time 1r and the fall takes a short time tt, compared to the conventional high-speed C-MO1 circuit 33.
P-Mo811- and N- on the edge corresponding to the MO8 circuit
Mo8 J 11, and can be set to 1, but the rise of the original output signal OUT that drives the external element takes a certain amount of time. And the fall is short time'fe is out cover y7a alley 34
Determined by That is, the rise of the output signal OUT for a short time depends on the current amplification factor β (in this case, the ground amplification factor) of the Virato 2 sensor J5 to which the signal φ is supplied, and the current a of the transistor 35 The driving force is comparable to 2'·I. Normally apn) When Tunjista is assembled in the C-Mo8 process! = 50 to 100, the current driving force is sufficient], and the startup time is short.
, t-tr can be easily set. Furthermore, the output signal TE falls for a short time t. is N-Mo8J
#of! It depends on the coefficient of □. In other words, if the load capacitance C1 is set to the same value as the conventional C-MOBu path (20PF), then K, := is 7・dan・−! -:=6,' ----
C12) 1 20 1.44, and in the normal C-Mo8 process μP:μN=
Since there is a tendency like 1:2 and WP:WNN2210, the above formula (2) e (3) aα, (b),
P-MOB J J, N-MOB J 2 book N
-For each of Mo846, the ratio of , K, #K, that is, the channel width W, W, #W, , converted into the width W ``W -4: 1 ・-------(
4p4a w W, :W,, Kaku1:20 ......(6), and the above formula (to) is vthM yu 0.5v root kt, and the lowering light field is Wx:Wx , -1:12 may be O As mentioned above, the electrical characteristics of 'rTI (input/output voltage resistance)
To obtain full compatibility with C-MO81! l! Even if the circuit threshold voltage vthe of the circuit is made small (for example, 1Vth
, I is very hot < L, KP is small), output 11!
The rising time i of the signal 'ro' and the falling time 'fo' are bipolar transistors with a large first-class increase rate, and C-MO.
N-Mo8(2)I,,O HK of gQ path.
の大きいN−Mo8からなる出カバ、7ア1g1jlI
I8によって小さくすることができ、高速性を失うこと
の桑いC−Mo8インバータを構成できるものである。Out cover consisting of large N-Mo8, 7a1g1jlI
It is possible to configure a C-Mo8 inverter that can be made smaller by using I8 and loses high speed performance.
ところで上記第4図に示す回路において、V、、am5
VO1l、入力信号INがV、、(−10v)o場合、
P−Mo8J 1OP−)バイアスが(vx+n、−v
ni) :3 Vとなるため、P−Mo8 J 1 (
D閾値零圧IV、h、lをa、OV以上に設定しないと
前記した直流貫通電流が発生するととになる。したがっ
て、V□、5Vに同定されている時、Ivthpl≧a
、ovtcit定すれば低消費電力性は保たれる。しか
しながら、何部かの原因で、九とえば電池による駆動の
際に電池の消耗が進んでV が5vから3vに低下する
と、第4図O路D
では動作を保障することができないという欠点がある。By the way, in the circuit shown in FIG. 4 above, V, , am5
When VO1l and input signal IN are V, (-10v)o,
P-Mo8J 1OP-) bias is (vx+n, -v
ni): 3 V, so P-Mo8 J 1 (
If the D threshold zero voltages IV, h, and l are not set to a, OV or more, the above-mentioned DC through current will occur. Therefore, when V□ is identified as 5V, Ivthpl≧a
, ovtcit, low power consumption can be maintained. However, for some reason, for example, when the battery is driven by a battery, if the battery wears down and V drops from 5V to 3V, the operation cannot be guaranteed in Figure 4, path D. be.
この発明は上記のような事情を考慮してなされたもので
あシ、その目的とするところは、TTL回路との7完全
適金性に対応する電気特性を有するとともに電源電圧が
正常の値から低下した場合でも動作を保障することがで
きかつ電力消費量も少ない相補[MO8論理回路を提供
することにある。This invention was made in consideration of the above-mentioned circumstances, and its purpose is to have electrical characteristics that correspond to the 7 perfect compatibility with TTL circuits, and to reduce the power supply voltage from the normal value. An object of the present invention is to provide a complementary [MO8] logic circuit that can guarantee operation even when power is degraded and consumes less power.
以下、S*を参照してこの発−の一実施例を説明する。An example of this generation will be described below with reference to S*.
第5図はこの発明に係る相補型MOs論理回路を94図
と同様にC−Mo8インバータに実施し大ものであル、
籐4図の回路と対応する箇所には同じ符号を付してその
説明は省略する。この回路が第4図OH路と異なるとこ
ろは、C−MO8回路JJの出力端である8点と電源V
□印加点との間に信号INt−r−)入力とするもう1
@4りP−MOIIJFを挿入したところにあシ、この
P−MolJ F(D閾値電圧は製造ノロセスによって
C−MO11回路sJ内のP−MOBJlと異なるよう
に設定される。すなわち、たとえば従来技術によれば、
P−Mo8J JとN−MOJi J jと〇−比は4
:1に設定され、かつP−Mo8JJO閾値電圧V、、
、31は−a、ov@*に、N−MOIJj4D閾値亀
圧V、h、 j Jは0.8v椙度にそれぞれ設定され
、入力信号IN(/、1入力電圧vIII”’GV@v
、、swαsvo条件の下で最適動作が行なわれるよう
に設計される。そして新たに追加されたP−Mo8 J
7の閾値電圧v、に、 l Fは−1,0v程度に設定
され、かつP−MOIJJ、P−Mo8jFのg、比は
、Elm P 31 ニー、37藁4:1に設定される
。FIG. 5 shows a large-scale complementary MOs logic circuit according to the present invention implemented in a C-Mo8 inverter in the same way as in FIG. 94.
The same reference numerals are given to the parts corresponding to the circuit in Figure 4, and the explanation thereof will be omitted. The difference between this circuit and the OH path in Figure 4 is that the 8 points that are the output ends of the C-MO8 circuit JJ and the power supply V
□Another signal INt-r-) is input between the application point and the
@4 Where P-MOIIJF is inserted, this P-MolJ F(D threshold voltage is set to be different from P-MOBJl in C-MO11 circuit sJ due to manufacturing process. In other words, for example, in the prior art According to
P-Mo8J J and N-MOJi J j and 〇-ratio is 4
: set to 1, and P-Mo8JJO threshold voltage V, .
, 31 are set to -a, ov@*, N-MOIJj4D threshold voltage V, h, j J are set to 0.8V, respectively, and the input signal IN(/, 1 input voltage vIII'''GV@v
, , swαsvo conditions. And the newly added P-Mo8 J
The threshold voltage v of 7, lF is set to about -1.0v, and the ratio of g of P-MOIJJ and P-Mo8jF is set to 4:1.
ζOような構成において、いま、VDDW 5 V %
入力信号!Nが2.0’VC”vIM)’D時、p−M
o8JJは完全にオフ、N−MOaj jは完全にオン
となる。この時、P−Mo83 FaオンするがN−M
o8J Jに比べて十分にg1値が小さいため、C−M
O8回路33の出力信号φはははrOJレベルとなる。In a configuration like ζO, now VDDW 5 V %
input signal! When N is 2.0'VC"vIM)'D, p-M
o8JJ is completely off, and N-MOajj is completely on. At this time, P-Mo83Fa turns on, but N-M
Since the g1 value is sufficiently small compared to o8J J, C-M
The output signal φ of the O8 circuit 33 becomes rOJ level.
なお、この時、P−MOaJflがオンしているために
直流X通電流が生じるが、電圧VD、低下時の動作を保
障するためにP−MOIIJFを設けずに、P−Mo8
31の閾値電圧v、、、 a iを単純に小さくした場
合に比べれば十分に小さな値とすることができる。すな
わち、直流貫通電流”IIKI (D@C)は次のよう
な比例式で表わすことができ、
I、、(D、C)”g、p(Vnp−vlil lv
、、、I)” ””P−MolJ Jのら値−131は
P−Mo8j 7の一値’n1y37の4倍であるため
に、P−MOBJ7を設は大場合に生じるM通i!流は
設けない場合に比べて小さくすることができる。Note that at this time, since P-MOaJfl is on, a DC
Compared to the case where the threshold voltages v, . That is, the DC through current "IIKI (D@C) can be expressed by the following proportional equation, I, , (D, C)"g, p(Vnp-vlil lv
,,,I)"""P-MolJJ's value -131 is four times the value 'n1y37 of P-Mo8j7, so when P-MOBJ7 is set, the can be made smaller than when it is not provided.
次にV、が低下して3.8vになった時に、入力信号I
N寓α8v(Il=v1)が入力すルト、P−MOBJ
Jはオンしないが、P−Mo83Fはオンする。すな
わち、電圧V□が3.8vに低下すると、P−Mo83
Fを設けない場合に祉出力信号φは「1」レベルとは
ならないが、P−MOBJPによって電流経路が作られ
るためφは「1」レベルとなる。この時、P−Mo8J
Fを流れる電流”IIIP 37は、
■n5yiy ”#H1p17(vDn−v*L−IV
@hr371)”4・すm?!1・・・(ハ)
となる。Next, when V decreases to 3.8V, the input signal I
Root input by Neg α8v (Il=v1), P-MOBJ
J does not turn on, but P-Mo83F does. That is, when the voltage V□ decreases to 3.8v, P-Mo83
If F is not provided, the output signal φ will not be at the "1" level, but since a current path is created by P-MOBJP, φ will be at the "1" level. At this time, P-Mo8J
The current “IIIP 37 flowing through F is ■n5yiy”#H1p17(vDn-v*L-IV
@hr371) "4・sum?! 1...(c)".
一方、V、、富5V 、v、、=o、svでp−mos
xl、srがともにオンする時の各ドレイン電流l61
12墨1・I□2,7紘、
IDIPSS”、44’mP31 −−−−−−fi
−IDI?!7″1o、24ym、A、 −1−
@となシ、この両ドレイン電61cの和電流が流れるわ
けで、あるから、’mP!1 ” gmP57−4 :
1を代入し−(vDD=svotwとVDD” 3.
8 Vの時の駆動能力を比較すると、
となる。すなわち、vDD;5vの時に比べてなル、出
力信号φの立上シ時間が大きくなるが、一般にC−MO
8回路に限らず、電源電圧が低下するとスイッチング時
間が増大することは轟然のことであシ同題とはならない
。On the other hand, p-mos with V,, wealth 5V, v, , = o, sv
Each drain current l61 when both xl and sr are turned on
12 ink 1・I□2,7 hiro, IDIPSS", 44'mP31 -------fi
-IDI? ! 7″1o, 24ym, A, -1-
@tonashi, the sum of these two drain currents 61c flows, so 'mP! 1” gmP57-4:
Substitute 1 - (vDD=svotw and VDD" 3.
Comparing the driving capabilities at 8 V, we get: In other words, the rise time of the output signal φ is longer than when vDD is 5V, but generally C-MO
It is a matter of course that the switching time increases when the power supply voltage decreases, regardless of whether the circuit is connected to 8 circuits or not.
まえ、上記の説明ではvDDが3.8vまで低下した場
合であるが、vDD > vIL IV@jy371
=1.8VC)関係を満たすよりなり0の値であれば
動作を保障でき、■ が上記と同様に−1,0tbl
P!7
Vに設定されていればvDDが2V楊1iに低下し
゛ても動作することになる。しかもP−Mo831と3
1の4此の設定によル、入力レベル変化に伴なう直流貫
通電流は小さく押さえることができる。First, in the above explanation, the case is that vDD has decreased to 3.8V, but vDD > vIL IV@jy371
= 1.8VC) If it satisfies the relationship, operation can be guaranteed if the value is 0, and ■ is -1,0tbl as above.
P! If it is set to 7V, vDD will drop to 2VYang1i.
It will also work. Moreover, P-Mo831 and 3
1-4 With these settings, it is possible to keep the direct current through current that accompanies changes in the input level to a small level.
このように上記実施例によれば、TTL回路との完全適
合性゛に対応する電気特性を有するとともに電源電圧が
正常の値から低下した場合でも動作を保障することがで
き、しかも電力消費意を小さくおさえることができる。As described above, the above embodiment has electrical characteristics that are fully compatible with TTL circuits, and can guarantee operation even when the power supply voltage drops from its normal value, while reducing power consumption. It can be kept small.
11.6図はこの発明の他の実施例O構成図である。こ
の実施例回路では上記バイポーラ型のmpya )ラン
ジスタ35の代ルにダーリントント2ンノスタJaを設
けて、動作の高速化を図るようにしえものである。Figure 11.6 is a block diagram of another embodiment O of the present invention. In this embodiment circuit, a Darlington transistor Ja is provided in place of the bipolar transistor 35 to speed up the operation.
第7図および#I8図はそれぞれこの発明の他の実施例
の構成図であシ、第7図の実施例ではこの発明をC−M
o8 NOR回路に、麹8−の実施例ではこの発明を
C−Mo8 NAND回路にそれぞれ実施したものであ
る。すなわち、第71の副路では直列接続された2イー
のP−Mo841 。FIG. 7 and #I8 are block diagrams of other embodiments of the present invention, and the embodiment of FIG.
The present invention is implemented in the o8 NOR circuit and in the Koji8- embodiment, the present invention is implemented in the C-Mo8 NAND circuit. That is, in the 71st sub-path, 2E P-Mo841 are connected in series.
42と並列接続された2個のN−Mo84 J 。42 and two N-Mo84J connected in parallel.
44か、らなるC−At1O8N0Rf−) 46 (
D出力端 ・と、電源vDDとoIBに入力イm
号INI 、INIをr−)入カドfル2 imop−
mos 4 g 、 4 Fを直列挿入し、さらにnp
n )ランジスタ48の;レクタを*gvDDに、ヘー
スを上記C−MO8NORr−)45の出力−にそれぞ
れ接続し、このトランジスタ48のエミッタと他方の電
源Vllとの間に入力信号INI 、INjを?−)入
力とする2個ON−MO849、50を並列挿入して出
力バッファ回路51を構成している。44 or C-At1O8N0Rf-) 46 (
D output terminal ・Input input to power supply vDD and oIB
No. INI, INI r-) input card f2 imop-
Insert mos 4 g, 4 F in series, and further np
n) The resistor of the transistor 48 is connected to *gvDD and the base thereof is connected to the output of the C-MO8NORr-) 45, respectively, and input signals INI and INj are connected between the emitter of this transistor 48 and the other power supply Vll. -) The output buffer circuit 51 is constructed by inserting two ON-MOs 849 and 50 in parallel as input.
また第8図の回路では並列接続された2個P−MO86
J 、62と直列接続された2個のN−Mo8jj、g
4とからなるC−Mo8NANDダート−5の出力端と
、電源vDDとの間に入力信号INJ 、lN2tl−
ダート入力とする2個のP−MO866m671を並列
仲人し、ざらにnpu ) をンジスタ68のコレクタ
を′屯源vDDに、ベースを上記C−MO81(AND
ゲート65の出力端にそれぞれ接続し、仁のトランジス
タ68のエミ/りと他方の電源v、、との間に入力信号
INI。In addition, in the circuit of Fig. 8, two P-MO86s are connected in parallel.
J, 2 N-Mo8jj, g connected in series with 62
Input signals INJ, IN2tl- are connected between the output terminal of the C-Mo8NAND dart-5 consisting of 4 and the power supply vDD.
Connect the two P-MO866m671 as dirt inputs in parallel, connect the collector of the register 68 to 'tungenvDD', and connect the base to the above C-MO81 (AND).
An input signal INI is connected to the output terminals of the gates 65, respectively, and between the emitters of the two transistors 68 and the other power supply v, .
INJをr−)入力とする2個IZ)N−MOB 69
。2 pieces IZ) N-MOB 69 with INJ as r-) input
.
10を直列挿入して出カバy77回’Nt711に構成
している。そして第7図に示す回路ではP−MOB41
.42の閾値電圧を等しく設定しかつP−MOB4 #
、4 Fの閾−電圧を尋しく設定した上で、P−MO
B4 g 、4 yの1#値電圧をP−MO841m4
1のものよルも大きく(絶対1kを小さく)設定するこ
とによって電源電圧■。低下時の動作を保障している。10 are inserted in series and the output is y77 times'Nt711. In the circuit shown in Fig. 7, P-MOB41
.. 42 threshold voltages are set equal and P-MOB4 #
, 4 After setting the threshold voltage of F, P-MO
B4 g, 4 y 1# value voltage P-MO841m4
By setting the value of 1 to a larger value (smaller the absolute value of 1k), the power supply voltage can be increased. Guarantees operation when the voltage drops.
同様に第8図に示す回路でもP−MOB 61 、6
Jの閾値電圧を等しく設定しかつP−MOB 6 g
、 61(t)閾値電圧を醇しく設定した上で、P−M
O8t6.tsyの閾値電圧をP−MOB61,6;l
のものよシを大きく(絶対値を小さく)設定することに
よりてV□低下時における動作管保−している。なお、
P−MOB 4 J # 4 J 、 G J j6
JそれぞれとP−MO841i#4F 、66.6Fそ
れぞれのgnl比を前記と同様にP−MOB 41 、
4 J 、 61 。Similarly, in the circuit shown in FIG. 8, P-MOB 61, 6
Set the threshold voltages of J equal and P-MOB 6 g
, 61(t) After setting the threshold voltage generously, P-M
O8t6. tsy threshold voltage P-MOB61,6;l
By setting a larger value (smaller absolute value) than the value of V□, operation can be maintained when V□ decreases. In addition,
P-MOB 4 J # 4 J, G J j6
The gnl ratios of J and P-MO841i#4F and 66.6F were changed to P-MOB 41 and 66.6F in the same manner as above.
4 J, 61.
−2−が大きくなるように収足することによって直流X
mm電音小さくシ′−力消費量をおさえることができる
。DC X
mm It is possible to reduce the electric noise and reduce the force consumption.
縞9図はこの先四の他の実施例の構成図である。この実
−例回路では前h口第4図の回路において、・出力バッ
ファl1121kI34の出力端と1に源V□との間に
入力信号INをf−)入力とする指値の比軟的大きなP
−MO881を挿入するようにしたものである。すなわ
ち、とのP−MOB11を挿入することによって、バイ
ポーラ型の鳳ν鳳トランジスタ36のベース・エンツタ
間ノ願方向電位差によシ出力信号OUTに生じるオフセ
ット電圧を補正している。Figure 9 shows the configuration of the next four other embodiments. In this example circuit, in the circuit shown in FIG.
-MO881 is inserted. That is, by inserting the P-MOB 11, the offset voltage generated in the output signal OUT due to the potential difference between the base and the terminal of the bipolar transistor 36 is corrected.
j110図および偽11図はそれぞれこの発明の他の実
施例の構成図であシ、前記第7図の回路および第8図の
回路に上記第9図の回路と同様に出力信号OUTに生じ
るオフセット電圧を補正するFITを挿入するようにし
たものである。Figure j110 and Figure 11 are respectively block diagrams of other embodiments of the present invention, and the circuit of Figure 7 and the circuit of Figure 8 have an offset that occurs in the output signal OUT in the same way as the circuit of Figure 9. An FIT is inserted to correct the voltage.
すなわち、第10図の実り例回路では、出力バッファ回
路51の出力端と′wtdijv、、との間に入力信号
INJ 、INxをr−)入力とする指値の比較的大き
な2個のP−MOB112.83f:直列挿入し、また
第11図の夾麺例回路では、4゜出力7177回路r1
の出力−と電源vDDとの間に入力信号INJ 、IN
Jをダート入力とする指値の比較的大きな2個のP−M
OB 84 。That is, in the example circuit shown in FIG. 10, two P-MOBs 112 with relatively large limit prices are connected between the output terminal of the output buffer circuit 51 and 'wtdijv, . .83f: Inserted in series, and in the example circuit of Fig. 11, 4° output 7177 circuit r1
Input signals INJ and IN are connected between the output of - and the power supply vDD.
Two P-Ms with relatively large limit prices with J as dart input
OB 84.
85を並列挿入することによって、それぞれの目的を達
成するようにしたものである。By inserting 85 in parallel, each purpose is achieved.
なお、ヒの発明は上記実施例に限定されるもので杜なく
、たとえに第7図および第10図の実施例回路において
、それぞれ直列wc続された各2個のP−MOB 47
、42および46.47は電源vsmとC−MOB
N0II” −) 45 (2)出力端との間で独立し
た電流経路を形成する場合について説明したが、これは
P−MOB 41 、 J ;lの直列接続点とP−M
OB46.4flの直列Mlipx点とを接続するよう
にしてもよい。It should be noted that the invention is not limited to the above-mentioned embodiment, and for example, in the embodiment circuits of FIGS. 7 and 10, two P-MOBs 47 connected in series are used.
, 42 and 46.47 are power supply vsm and C-MOB
(2) The case where an independent current path is formed between the output end and the P-MOB 41, J;l series connection point and the P-M
The series Mlipx point of OB46.4fl may be connected.
以上説明したようにこの発明によれi;l’、TTL回
路との完全適°合性に対応する電気特性を有するととも
に電源電圧が正常の値から低下した一合でも動作を保障
でき、かつ電力消費量も少ない相補11M0i1論理閏
路を提供することができる。As explained above, the present invention has electrical characteristics that are fully compatible with TTL circuits, can guarantee operation even when the power supply voltage drops from its normal value, and can A complementary 11M0i1 logic jump with low consumption can be provided.
第1図は従来の高速C−MO8回路によるTTL。
回路のコンデチプル化を説明するための図、第2図・は
従来の高速C!−MOBインバータの回路図、第31図
はその電気的特性を説明するえめの図、第4図はこの発
明の途中の過程で開発された相補@MOB論理圏論理横
路図、第5図はこの発明の一実施例の回路構成図、第6
図ないし第11図はそれぞれζO発W14の他の実施例
の構成図である。
31、Ir、41.41.46e4’1.61゜# J
e 66 m g F # l J e Ji J
# 8 J # Jl 4 mas−p型M08トツy
Nxり(P−MOB )、J J * J 6 * 4
J s 44 # 4 II m l O# 6 J
et; 4. ti jl、 F e −4111M
O8)?yレジスタN−MOB)、J J−C−MO8
回路、54m1le11−・出力2171回路、18,
41.68−・パイI−ツ戴のりaトランジスタ、JJ
−ダーリントントランジスタ、45・・・C−MO8N
ORr−)、 6 J −C−MOS NANDr−
)。
出願人代理人 弁理士 細注 武 彦
DD
ss
第4図
第5図
第61
手続補正書
゛ 5゛乙;二、10
昭和 年 月 日
特許庁長官 島 1)番 樹 殿
1、事件の表示
特−11856−178162号
2、発明の名称
相Ili型MO&@理回路
3、補正をする者
事件との関係 特許出願人
(307) 東京芝浦電気株式会社
4、代理人
6、補正の対象
明細書
7、補正の内容
(1) 特許請求の範囲を別紙の通り訂正する。
(2)明細書のI84頁第10行目に「入力電圧I L
≦I V Jとあるを「入力電圧VxLりIVJと訂正
す°る。
2、特許請求の範囲
(1)少なくとも各1個のP型MO8)ランジスタおよ
びN型MO8)ランノスタからなり、TTL論理回路の
入出力電圧特性に対応してP型M 08 、)ランジス
タとN型MO8)ランジスタのコンダクタンス比および
各閾値電圧を設定して構成される相補型MO8回路と、
上記相補型M08回路の出力端と高電位印加点との間に
挿入され、f−)が上記相補型MO8回路の入力端に接
続されかつ閾値電圧が上記相補型M08回路内のP型M
O8)ランジスタと異なるように設定された少なくとも
1個のP型MO8)ランジスタとを具備したことを特徴
とする相補型MO8論理回路。
(2)少なくとも各1個のP型MO8)ランジスタおよ
びN型MO8)ランジスタからなり、TTL論理回路の
入出力特性に対応してP型MO8)ランジスタとN型M
O8)ランジスタのコンダクタンス比および各閾値電圧
を設定して構成される相補型MO8回路と、上記相補型
MO8回路の出力端と高電位印加点と相補型MO8回路
内のP型MO8)ランノスタと異なるよ、うに設定され
たP型MO8)ランジズタと、上記相補型MO8回路の
出力端の信号がペースに供給されるバイポーラトランジ
スタおよび上記相補gM08回路の入力端の信号ばr−
)に供給される少なくとも1個のN型MO8)ランジス
タとを高電位印加点と低電位印加点との間に直列挿入し
てなり上記相補型M08回路の出力端における論理信号
に対応する信号を出力する出方・ぐツファ回路とを具備
したことを特徴とする相補型MO8論理回路。
(3)前記出力・々ラファ回路は、その出方端と尚電位
印加点との間にr−)が前記相補型MO8回路の入力端
に接続されたP型MO8)ランジスタをさらに具備する
ことを特徴とする特許請求の範囲!12項に記載の相補
型MO8論理回路。Figure 1 shows TTL using a conventional high-speed C-MO8 circuit. Figure 2 is a diagram for explaining the condechipleization of the circuit. - A circuit diagram of the MOB inverter, Fig. 31 is a diagram explaining its electrical characteristics, Fig. 4 is a complementary @MOB logic circle logic diagram developed during the course of this invention, and Fig. 5 is this diagram. Circuit configuration diagram of an embodiment of the invention, No. 6
11 through 11 are configuration diagrams of other embodiments of the ζO source W14, respectively. 31, Ir, 41.41.46e4'1.61゜# J
e 66 m g F # l J e Ji J
# 8 J # Jl 4 mas-p type M08 totsuy
Nxri (P-MOB), J J * J 6 * 4
J s 44 # 4 II m l O # 6 J
et; 4. ti jl, F e -4111M
O8)? y register N-MOB), J JC-MO8
Circuit, 54m1le11-・Output 2171 circuit, 18,
41.68-・Piece-type a transistor, JJ
-Darlington transistor, 45...C-MO8N
ORr-), 6 J-C-MOS NANDr-
). Applicant's agent Patent attorney Detailed notes Takehiko DD ss Figure 4 Figure 5 Figure 61 Procedural amendment ゛ 5゛B; -11856-178162 No. 2, Name of the invention Phase Ili type MO & @ logic circuit 3, Relationship with the case of the person making the amendment Patent applicant (307) Tokyo Shibaura Electric Co., Ltd. 4, Agent 6, Specification subject to amendment 7 , Contents of amendment (1) The scope of claims is amended as shown in the attached sheet. (2) On page I84, line 10 of the specification, “Input voltage I L
≦I V J is corrected as "input voltage VxL ≤ IVJ." 2. Claims (1) A TTL logic circuit consisting of at least one P-type MO8) transistor and one N-type MO8) Lannostar. A complementary MO8 circuit configured by setting the conductance ratio and each threshold voltage of the P-type M08, ) transistor and N-type MO8) transistor in accordance with the input/output voltage characteristics of the transistor;
is inserted between the output terminal of the complementary M08 circuit and the high potential application point, f-) is connected to the input terminal of the complementary MO8 circuit, and the threshold voltage is the P-type M in the complementary M08 circuit.
O8) A complementary MO8 logic circuit, characterized in that it comprises at least one P-type MO8) transistor configured differently. (2) Consists of at least one P-type MO8) transistor and one N-type MO8) transistor, corresponding to the input/output characteristics of the TTL logic circuit, a P-type MO8) transistor and an N-type MMOS transistor.
O8) A complementary MO8 circuit configured by setting the conductance ratio of the transistor and each threshold voltage, and the output terminal and high potential application point of the complementary MO8 circuit and the P-type MO8 in the complementary MO8 circuit are different from the runnostar. , a P-type MO8 transistor set as shown in FIG.
) is inserted in series between the high potential application point and the low potential application point to generate a signal corresponding to the logic signal at the output end of the complementary M08 circuit. A complementary MO8 logic circuit characterized in that it is equipped with an output output circuit and a output circuit. (3) The output/rapha circuit further includes a P-type MO8 transistor between its output end and the potential application point, with r-) connected to the input end of the complementary MO8 circuit. Claims characterized by! Complementary MO8 logic circuit according to item 12.
Claims (3)
およびN[MOa)ランジスタからなシ、TTL論理回
路の入出力電圧特性に対応してPWMOSトランジスタ
とN屋Mo1)ランジスタのコンダクタンス比および各
閾値電圧を設定して構成される相補11MO8@路と、
上記相補型MOSi2路の出力端と高電位印加点との間
に押入され、y −トが上記相補fiM08回路の入力
端に接続されかつ閾値電圧が上記相補型MO8回路内の
P型MO8ト2ンジスタと異々るように設定された少な
くとも一、1個のP製MO8)ランジスタとをバ倫した
ことを特徴とする相補[MO8論理回路。(1) At least 41 P-type MO8) transistors and N[MOa) transistors, and the conductance ratio and each threshold voltage of the PWMOS transistor and N[MOa] transistor are determined in accordance with the input/output voltage characteristics of the TTL logic circuit. A complementary 11MO8@ path configured by setting,
It is inserted between the output end of the complementary MOSi2 circuit and the high potential application point, and the Y-to is connected to the input end of the complementary MOSi2 circuit, and the threshold voltage is the P-type MOSi2 in the complementary MO8 circuit. A complementary [MO8 logic circuit] characterized in that it is integrated with at least one P-made MO8) transistor set differently from the transistor.
およびNff1M08)jンジスタからなル、TTL論
理回路の入出力特性に対応してf’mMO8)ランジス
タとNWMO8)ランジスタのコンダクタンス−比およ
び各閾値電圧を設定して構成される相補型MO8回路と
、上記相補jil1MO8回路の出力”端と高電位印加
点との間に挿入され、r−)が上記相補型MO8回路内
OPIIMOB)ランジスタと異なるように設定された
PIIMO8)ランジスタと、゛上記相補型M08回路
の出力端の信号が°ベースに供給されるパイーーラトラ
ンジスタおよび上記相補型Mo11回路の入力端の信号
がダートに供給される少なくとも1個のN11MO8)
9ンジスタとを高電位印加点と低電位印加点との間に直
列挿入してなシ上記相補11MO8回路の出力端におけ
る論理信号に対応する信号な出力する出力2177回路
とを具備したことを特徴とする相補型MOB論理回路。(2) At least one P-type MO8) transistor and one Nff1M08) transistor, and the conductance ratio and each threshold voltage of the f'mMO8) transistor and NWMO8) transistor, corresponding to the input/output characteristics of the TTL logic circuit. is inserted between the output terminal of the complementary MO8 circuit and the high potential application point, so that r-) is different from the OPIIMOB) transistor in the complementary MO8 circuit. The set PIIMO8) transistor, ゛The signal at the output end of the complementary M08 circuit is supplied to the base, and the signal at the input end of the complementary Mo11 circuit is supplied to the dart. N11MO8)
9 transistors are inserted in series between a high potential application point and a low potential application point, and an output 2177 circuit that outputs a signal corresponding to the logic signal at the output end of the complementary 11 MO8 circuit. Complementary MOB logic circuit.
加点との間に?−)が前記相補型hioa回路の入力端
に接続され九P型M08トランジスタをさらに具備する
こと−を特徴とする特許請求の範囲第2項に記載の相補
mMo5論理回路。(3) Is the output 2177 circuit connected between its output terminal and the high potential application point? 3. The complementary mMo5 logic circuit according to claim 2, further comprising a 9P type M08 transistor connected to the input terminal of the complementary HIOA circuit.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56178162A JPS5880929A (en) | 1981-11-06 | 1981-11-06 | Complementary mos logical circuit |
DE8282101282T DE3274039D1 (en) | 1981-02-25 | 1982-02-19 | Complementary mosfet logic circuit |
EP82101282A EP0058958B1 (en) | 1981-02-25 | 1982-02-19 | Complementary mosfet logic circuit |
CA000396984A CA1188755A (en) | 1981-02-25 | 1982-02-24 | Complementary mosfet logic circuit |
US06/652,429 US4558234A (en) | 1981-02-25 | 1984-09-20 | Complementary MOSFET logic circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP56178162A JPS5880929A (en) | 1981-11-06 | 1981-11-06 | Complementary mos logical circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
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JPH0216063B2 JPH0216063B2 (en) | 1990-04-16 |
Family
ID=16043702
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country | Link |
---|---|
JP (1) | JPS5880929A (en) |
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JPH0216063B2 (en) | 1990-04-16 |
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