JPS5880767A - Dividing device for galois field - Google Patents
Dividing device for galois fieldInfo
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- G06F7/72—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic
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Abstract
Description
この発明はガロア体における除算装置に関し、特に、0
,1の2元から構成され2を法とする加算および乗算を
要素とするガロア体GF(2”)上で除算するガロア体
番こおける除算装置番こ関する。
周知のようlこ、ガロア体(2”)は0.1の2元から
構成され、後述の表に示される2を法(以下mod2と
称す)とする加算および乗算で定義された系のことを言
う。
表は、m o d 2を定義とする加算および乗算の関
係を示す。
表
このように定義されたガロア体(2)は例えばコンピュ
ータおよび通信システム等のディジタル情報を自動的に
訂正する誤り訂正符号等に利用されている。誤り訂正符
号の符号器および復号器の回路は除算回路を基本として
いる。
第1図は従来のガロア体における除算装置10のブロッ
ク図を示す。除算装@10は逆光発生回路11および乗
算回路12から構成される。逆光発生回路11は入力端
子13からの除数(a)か入力されたことに応じて逆光
(a−IJを求める。逆光(1”)および入力端子14
からの被除数(h)は乗算回路12で乗算される。換言
すれば、乗算回路12はc = h x a、7’ =
−を求める。なお、除数(a)および被除数(b)はガ
ロア体(2°)で示される次数(n)の原始多項式を満
足する仮想的な根(α)で表わされる。逆光発生回路1
1はn入力n出力の記憶用メモリ(例えばリードオンメ
モリフあるいはプログラムロジックアレイ(以下PLA
と称す)等で構成される。
しかし、従来の除算装置10では、逆光発生回路11に
入力される除数(aJの原始多項式の次数(DJが大き
くなるに伴い、逆光発生回路11の回路規模が大きくな
りかつ高価になるという欠点があった。
@2図は従来のその他のガロア体における除算装置20
のブロック図を示す。構成において、除算装置20は除
算回路21.22にコントロール回路23が接続される
とともに、除算回路22iこコントロール回路23と接
続された検出回路24が接続される。除算回路21はパ
ルスが入力される毎に被除数Ch)を根αで除算するも
のである。
除算回路22はパルスが入力される毎に除数(a)を根
αで除算するものである。コントロール回路23は検出
回路24が除算回路224t−バール・ス−か一人力→
Fれ竜−11・に→層数−41つ−を一根−1・で−餘
優酬−t一番−仁の−てトおるー。・−−一・ン・トー
ク−ルー回路2−3−は検出−回−路−2−4−が除算
・回〜路−・2−2出力(−)の根α0を検出する才で
除真回α
路21.22にパルスを同時1こ順次与えるものである
。
なお、除算回路21.22は後述の第3図で詳細に述べ
るが、一般にガロア体(2n)で示される原始多項式の
次数(DJに等しい段数をもつシフトレジスタ、J京始
多項式の係数に応じて開放あるいは結線する係数器(図
示せず)、およびmad2の加算器から構成される。
第3図は除算回路21が例えばガロア体(24)で示さ
れる原始多項式x4+x+iの場合の具体的な回路図を
示す。図において、除算回路21はシフトレジスタと加
算器とを含む。シフトレジスタはD形フリップフロップ
(以下DFFと称す)211〜214から構成される。
r) F F 211の出力端はr)FF212,21
3および加算器215を介してT) F F 214の
入力端(こ接続されるととも(こ、T) FF 214
の出力端が加算器215およびr)FF211の入力端
(こ接続される。r)F p211〜214は丁)FF
211から順次番こ原始多項式の高次の係数が入力され
る。換謹すれば、I)FF211〜214はコントロー
ル回路23からパルスが並列約6こ各々入力される毎に
原始多項式の高次の係数(D F F 211 )から
順次に低次の係数(DFF21□)4)ヘシフトする。
以下、除算回路22では除算回路21と同様に構成され
るのでその詳細な説明を省略するとともに、除算回路2
1に含まれる各回路構成の参照番号の10の位の1を2
番こ置き換えて説明する。
なお、乗算回路の場合は図示していないが第3図におい
て低次の係数(DFF214,1から順次に高次の係数
(I)FF211)ヘシフトする。
第4図はガロア体(24)で示される原始多項式X’+
X+1の各元のコードを図解的に示す図である。一般を
こガロア体(2n)で示される次数(n)の原始多項式
の各元のコードは原始多項式G(x )が0を満足する
仮想的な根をαとすると、0を含む根αのべき乗で表わ
せる2n個の相異なる元O1α’ (=2”J 、α1
・・・α2n−2を構成する。従−って、ガロア体(2
4)で示される原始多項式x4十x+1の各元のコード
はG(x)=x’+X+1=0、換言すればGC(1)
=α+(X +l = Q =(mad(a4+α+1
ノブから第4図に示すよつに2−16個の相異なる元を
構成する。なお、第4図で示す各ビット系列の0,1は
多項式の未知数X(α)の係数0.1を表わし、第3図
で示すDFF211〜214に入力される。
第5図は従来の除算装置20における/、oルス入力毎
The present invention relates to a division device in a Galois field, and in particular, to a division device in a Galois field.
, 1, and whose elements are addition and multiplication modulo 2. This relates to a division device number for a Galois field number GF (2"), whose elements are addition and multiplication modulo 2. As is well known, the Galois field (2'') is composed of two elements of 0.1, and refers to a system defined by addition and multiplication modulo 2 (hereinafter referred to as mod 2) shown in the table below. The table shows the addition and multiplication relationships defined by m o d 2. The Galois field (2) defined in this way is used, for example, in error correction codes that automatically correct digital information in computers and communication systems. The encoder and decoder circuits of error correction codes are based on division circuits. FIG. 1 shows a block diagram of a conventional division device 10 in a Galois field. The division unit @10 is composed of a backlight generation circuit 11 and a multiplication circuit 12. The backlight generation circuit 11 calculates backlight (a-IJ) in response to the input of the divisor (a) from the input terminal 13. Backlight (1") and input terminal 14
The dividend (h) from is multiplied by the multiplication circuit 12. In other words, the multiplication circuit 12 has c = h x a, 7' =
Find -. Note that the divisor (a) and the dividend (b) are represented by virtual roots (α) that satisfy a primitive polynomial of degree (n) expressed in a Galois field (2°). Backlight generation circuit 1
1 is an n-input n-output storage memory (e.g. read-on memory or program logic array (hereinafter PLA)).
), etc. However, the conventional dividing device 10 has the drawback that as the divisor (order of the primitive polynomial of aJ (DJ) increases), the circuit scale of the backlight generation circuit 11 becomes larger and the cost becomes higher. There was. @2 Figure shows another conventional division device 20 in Galois field.
The block diagram is shown below. In the structure, in the division device 20, a control circuit 23 is connected to the division circuits 21 and 22, and a detection circuit 24 is connected to the division circuit 22i, which is connected to the control circuit 23. The division circuit 21 divides the dividend Ch) by the root α every time a pulse is input. The division circuit 22 divides the divisor (a) by the root α every time a pulse is input. The control circuit 23 is the detection circuit 24, and the division circuit 224t-bar su-?
F Ryu - 11. → number of layers - 41 - one root - 1.・The detection circuit 2-4 is divided by the ability of the detection circuit 2-4 to detect the root α0 of the output (−) of the division circuit 2-2. Pulses are sequentially applied to the true circuit α circuits 21 and 22 at the same time. Although the division circuits 21 and 22 will be described in detail in FIG. It consists of a coefficient unit (not shown) that is open or connected, and a mad2 adder. Fig. 3 shows a specific circuit when the division circuit 21 is a primitive polynomial x4+x+i represented by a Galois field (24), for example. The figure is shown. In the figure, the division circuit 21 includes a shift register and an adder. The shift register is composed of D-type flip-flops (hereinafter referred to as DFF) 211 to 214. r) The output terminal of F F 211 is r)FF212,21
3 and the adder 215 to the input terminal of FF 214.
The output terminal of is connected to the adder 215 and the input terminal of r) FF 211.
Starting from 211, higher-order coefficients of the primitive polynomial are input in sequence. In other words, I) The FFs 211 to 214 sequentially convert the coefficients of the primitive polynomial from high order coefficients (D F F 211 ) to low order coefficients (DFF21 □ )4) Shift to. Hereinafter, since the division circuit 22 is configured similarly to the division circuit 21, a detailed explanation thereof will be omitted, and the division circuit 22 will be explained in detail.
1 in the tens place of the reference number of each circuit configuration included in 1.
I will explain by replacing the number. In the case of a multiplication circuit, although not shown, in FIG. 3, the coefficients are shifted sequentially from the low-order coefficient (DFF 214, 1 to the high-order coefficient (I) FF 211). Figure 4 shows the primitive polynomial X'+ represented by the Galois field (24).
It is a figure which shows the code of each element of X+1 diagrammatically. In general, the code of each element of a primitive polynomial of degree (n), expressed as a Galois field (2n), is 2n different elements O1α' (=2”J, α1
... constitutes α2n-2. Therefore, the Galois field (2
The code of each element of the primitive polynomial x4x+1 shown in 4) is G(x)=x'+X+1=0, in other words, GC(1)
=α+(X +l = Q =(mad(a4+α+1
From the knobs, construct 2-16 different elements as shown in FIG. Note that 0 and 1 in each bit sequence shown in FIG. 4 represent a coefficient of 0.1 of the unknown number X(α) of the polynomial, and are input to the DFFs 211 to 214 shown in FIG. FIG. 5 shows each / and o pulse input in the conventional division device 20
【こ対する除算回路21.22の除算結果を図解的に示
す図である。
次に、第2図ないし第5図を参照して従来の除算装置2
0の動作について説明する。今、被除数b(例えばα3
=1000Jを除数a(例えばα6−1100)で除算
し除算結果α”2(IIIIJを求める場合」こついて
述べる。この場合は、被除数b(α3=1000)が入
力端子14から除算回路21に入力される。換言すれば
、除算回路21は第3図に示すようにDFF211に1
、l) F F 212に01DFF213に0、D
F F 214にOが入力される。同様に、除算回路2
2は入力端子13から除数a C(X −1100)を
D F F 221 E 1、DFF222に1、DF
F223に0、I) F F 224に0が入力される
。また、除算回路21.22のDFF211〜214お
よびD F F 221〜224にはコントロール回路
23からパルスが入力される。このため、除算回路21
.22は除算回路22出力の除算結果根α0(OOOI
Jが検出回路24で検出されるまでコントロール回路2
3からノ々ルスが入力される毎に除数(りおよび被除数
(b)を根αで除算する。例えば、コントロール回路2
3から1回目のパルスか除算回路21に入力されると、
除算回路21は被除数1)(α3)を第5図番こ示すよ
うにl) F F 214の0をD F F 211ヘ
シフトし、1) F I” 211の1をl) F F
212ヘシフトし、T)FF212の0をD F F
213ヘシフトし、I) FF213の0が加算器2
15でD F F 214のOと加算されm o d
2の定義から0をDF F 214ヘシフトし根α2(
0100)を求める。
一方、除算回路22は1回目のパルスで除数a(α6)
を第5図に示すようにDFF224の0をDFF221
ヘシフトし、I) F F 221の1をDFF222
ヘシフトし、I) F F 222の1をDFF223
ヘシフトし、I) F F 223の0が加算器225
で]−) F F 224の0と加算され0をI) F
F224ヘソフトし根α5(0110)を求める。
以下、同様に除算回路21.22はパルスが与えられる
毎に除算回路22出力の除算結果を根α0(0001)
とするまで根αで除算する。そして、除算回路22出力
の除算結果が検出回路24で根αOを検出すると、コン
トロール回路23は除算回路21.22へのパルスの供
給を停止する。すなわち、この場合は、コントロール回
路23からのパルスが6回除算回路21.221こ供給
されること1こよって除算回路22出力の除算結果が根
α0となり除算回路21出力の除算結果か根α12とな
る。
しかし、従来の除算装置20では一般1こガロア体(2
”、lで示される次数(n)の原始多項式の属する指標
、換言すれは最大(2°−1)同のパルスを除算回路2
1.22に供給しなければならず次数(n)が大きくな
ると除算時間が長くなるという欠点があった。
従って、従来の除算装置では次数(n)が大きくなるに
伴い、除算時間を短かくすると除算回路の規模が大きく
なり、・一方、除算回路規模を小さくすると除算時間が
長くなるという欠点があった。
それゆえに、この発明の目的は、安価でかつ簡単な回路
栴成で、ガロア体(2)で示される次数Cn)が大きく
なっても除算回路規模の大形化を招くことなく、除算時
間を短縮できるようなガロア体の除算装置を提供するこ
とである。
この発明は要約すれば、第1の演算数(a)および第2
の演算数(hJを同期的に第1のパルスが入力される毎
にガロア体(2n)で示される次数(n)の原始多項式
を満足する仮想的な根αの第1の整数(m)乗(α1)
で演算し、第1の演算数(a)を根α1で演算したとき
の結果が根αの第2の整数(i)乗(αi)になったこ
とに応じて、そのときの第2の演算数(bJと根α1と
の演算結果を第2のパルスが入力される毎に根αで第2
の整数の絶対値(巨しに相当する回数たけ演算するよう
にしたものである。
以下番こ、第6図ないし第7図を参照してこの発明の一
実施例について説明する。
第6図はこの発明の一実施例のガロア体における除算装
置60のブロック図を示す。構成において、除算装置6
0は第6図に示すように接続される。より具体的には、
第1の演算手段の一例の除算回路61および第2の演算
手段の一例の除算回路62はパルス発生供給手段の一例
のコントロール回路63が接続される。除算回路61は
コントロール回路63と接続された検出回路64が接続
される。除算回路62はコントロール回路63と接続さ
れた第3の演算手段の一例の除算回路65 ′番こ
接続される。除算回路61はパルスが入力される電番こ
除数(aJを根αの第1の整数(m)乗(αrn Jで
除算するものである。除算回路62はパルスが入力され
る毎に被除数(bJを根α1nで除算するものである。
コントロール回路63は検出回路64乗(α弓を検出す
るまで除算回路61.62iこパ ゛ルスを同時
に順次与えるとともに、検出回路64が除算回路61出
力の根α1 を検出したことに応じて第2の整数の絶対
値(lilJに相当する個数のパルスを除算回路65に
与えるものである。除算回路65はコントロール回路6
3からの第2の整数の絶対値(IilJに相当するパル
スの個数たけ除算回路62出力(−)を根αで除算する
ものである。
なお、第1の整数(m)は第は)式番こ示すように1以
上でありかつガロア体(2n)で示される次数(nlの
原始多項式の属する指標(Iり、換言すれば一般に(2
”−])未満の関係番こ選はれる。
1≦m<l(二211−1) ・・・ (1)才だ
、第2の整数(iJは第(2)式に示すよう番こ0以上
でありかつ第1の整数(m)から1つ小さな値以下の関
係に選ばれる。
0≦i〈≦m−1・・・ (21
さら番こ、コントロール回路63から除御回路61゜6
2に与えられるパルス数には第(3)式に示すように0
以上でありかつガロア体(2)個を第1の整数(m)で
割った値未謂の関係に選ばれる。
2゜
0≦k〈−・・・ (3)
第7図はこの実施例の除算回路61が例えばガ0ア体(
2) で示される原始多項式X4+X+1 の場合の具
体的な回路図を示す。図において、除算回路61は第7
図に示すようにコントロール回路63からの1回のパル
スで従来の除算回路22が第1の整数(m)回のパルス
で除数(aJを根αで除算した結果1と同じになるよう
に構成される。
換言すれば1)フリップフロップ(以下]) FFと称
す)611は加算器615を介してループ系となり、加
算器6181こ接続される。I) I” F’ 612
は加算器616を介してループ系となり、加算器615
.6181こ接続される。I) li’ F 613は
加算算器617を介してループ系となり、加算器615
゜616.618に接続される。l) 1; F614
は加算器615.616.6171こ接続される。I)
11’ F611〜614はI) F F’ 611か
ら順次に多項式の高次の係数が入力され、コントロール
回路63からのパルスが並列的に各々入力される。毎に
多項−にの・寄−次−の係数−か−ら除算する。以下、
除肺回路62では除算回路61と同様1こ構成されるの
でその詳細な説明を省略するとともに、除算回路61に
含まれる各回路1再1成の参照番号の10の位の1を2
に置き換えて説明する。また、除算回路65は従来の除
算回路65は従来の除算回路(第3図参照)と同様(こ
構成される。
第8図はこの実施例の除算装置6oにおけるパルス入力
毎に対する除算回路61,62.65の除算結果を図解
的に示す図である。
次に、第6図ないし第8図を参照してこの実施例の除算
装置6oの動作について説明する。今、除数a(例えば
α6= 1100’)および被除数b(例えばα−1o
oo)が第(1)式の関係を満足する(0≦m<15
)第1の整数(m)の根αm(例えはα4)で各々除算
され、被除数b(α3)を除数a(α)で除算された結
果根α12(1111)を求める場合について述べる。
この場合は、除数a(α6=1100.lが入力端子1
3がら除算回路61に入力され根α4で除算される。換
言すれば、除算回路61は第8図に示すようにI) F
F 611に1 、 I’) F F 6
1 2 Hこ 1 、 I) F F 5
1 3 に 0 、1)FF614に0が入力され根
α4で除算される。同様に、除算回路62は入力端子1
4から被除数b(α3=1000)をI) F F 6
21に1 、f) F F 622に0、D F F
623 in 01D F F 624 In Oが入
力され根α で除算される。また、除算回路61゜62
のI) F F 611〜614およびl) i−1?
621〜624にはコントロール回路63から第(3)
式の関係を満足する(0≦k〈4)個数のパルスが与え
られる。このため、コントロール回路63から1回目の
パルスが除算回路61+こ入力されると、除算回路61
は第7図から除数a(α)を第8図に示すように1回の
パルスで従来の除算回路22が4回のパルスで除数(a
Jを根αで除算される結果と同じ根α(OlooJを求
める。換言すれは、■)FF611は加算器615でr
)FF611の1.1)FF612(7)1、I) l
−’ F 513 (7,) 0 、オヨび1)F F
614のOが加算されm o d 2の定義がら0と
なる。l) F F 612は加算器616でI)FF
612の1、D I=” F 613の0、およびr)
FF 614の0が加算されm o d 2の定義か
ら1となる。r)F F613ハ加算器617テI)F
F 613(7)(lヨヒDFF 614の0が加算
されmod2の定義がら〇となる。T) F F (、
l 4は加算器618でI) F F (illの1、
D F F 612の1、およびOFF61’3の0が
加算されm0d2の定義から0となる。
一方、除算回路62はコントロール回路63からの一回
のパルスで従来の除算回路21が4回のパルスで被除数
(h)を根αで除算した結果と同じ根α14 (100
1)を求める。
ところで、除算回路61出力(α2)の根αの第2の整
数(i)は2であることから第12)式の関係(0≦i
≦3)を満足している。このため、検出回路64はコン
トロール回路63に除算回路61゜62へのパルスの供
給を停止させる指令を与えるとともに、コントロール回
路63に除算回路65へ第2の整数1(2)に相当する
個数のパルスを供給させる指令を与える。その結果、除
算回路65はコントロール回路63から2回のパルスが
与えられる。従って、除算回路65は第8図Eこ示すよ
うに従来の除算回路21と同様に1回目のパルスで除算
回路62出力の根α を根αで除算し根α134
(1101)を求めるとともに、2回目のパルスで根α
13を根αでさらに除算して根α12(1111)を求
める。
このように、この実施例の除算装置60番こよれば特に
次数Cn)が大きくなる程コントロール回路63からの
パルス数が少なくて済み、除算時間を非常番こ短縮でき
る。例えば、除算装置m60において次数(n)を8お
よび第1の整数(m)を16とすると、第2の整数(1
)が0以上でありかつ15以下(0≦i ≦15)とな
るとともに、コントロール回路63からのパルス数kが
0以上でありかつ16未満(0≦にく16)となるため
、全体の/N+’ルス数は各回路へのロードパルス数を
除けば最大30個となり、従来のパルス数255(−2
°−1)と比べると約−となる。
次に、乗算回路を用いて第6図の実施例と同様の効果を
得るその他の変形例について簡単に説明する。
第9図はこの実施例の除算回路61に代用される乗算回
路91の具体的な回路図を示す。第1の変形例としては
、除算回路61.62の代わりに乗数(a)および被乗
数(b)を各々根α1で乗算する乗算回路91.92を
使用する方法である。この場合は、乗算回路91が第9
図に示すように構成される。すなわち、I) F F
911は加算器915を介してループ系となり、加算器
917.918に接続される。DFF912は加算器9
16を介してループ系となり、加算器915に接続され
る。
DFF913.914はr)FF912と同様に各々の
加算器917.918を介してループ系となり、各々の
加算器916.917に接続される。
乗算回路92は図示していないが乗算回路91と同様に
DFF921〜924および加算器925〜928が構
成される。なお、コントロール回路63、検出回路64
、および除算回路65は第6図と同様に構成される。ま
た、第1の整数(mJ、第2の整数(i)、およびパル
ス数(k)は第は)式〜第(3)式の関係に選ばれる。
第10図はこの実施例の除算装置601こおけるパルス
入力毎に対する乗算回路91.92および除算回路65
の結果を図解的に示す図である。
次に、第9図および第10図を参照してこの実施例の除
算装置60の動作について説明する。今、乗数a(α6
=1100Jおよび被乗数b(α3−1000)が各々
根α4で乗算され、根α12(1111)が求められる
場合について述べる。乗数a(α6)および被乗数h(
α3)はコントロール回路63からのパルスが乗算回路
91,921こ入力される毎に根α4と乗算される。こ
のため、乗算回路91にパルスが1つ入力されると、乗
算回路91は根α10(0111)を求める。換言すれ
ば、I) l“’F911は加算器915でDFF91
1の1およびDFF912の1が加算され0となる。T
) F F 912は加算器916でDFF912(7
)1およびl’)FF913(7)Oが加算され1とな
る。D F F 913 ハ加算器917でI) F
F 913のO,DFF911の1、およびDFF91
4のOが加算され1となる。I) F F 914は加
算器918でD F Fg 14のOおよびD F F
g 11の1が加算され1となる。
同様に、乗算回路91.92は乗算回路91出力の第2
の整数(i)が第(2)式の関係(0≦i≦3)を満足
するまでパルスが供給され根α と乗数ialおよび被
乗数(b)とを乗算する。すなわち、乗算回路91は3
回目のパルスで根α (100OJを求める。このとき
、乗算回路92出力の乗算結果は根α0(0001〕で
ある。また、検出回路64はコントロール回路63に除
算回路65へ3個のノRルスを供給するよう番こ指令を
与える。このため、除算回路65は乗算回路92出力の
根α を3同根αで除算し根α12を求める。
る方法がある。この場合は、除算回路61.62に2回
のパルスが供給され、除算回路61が根α13を求める
ととも番こ、除算回路62が根α10を求める。このた
め、乗算回路93は2回のパルスが供給され根α を求
める。
第3の変形例としては、除算回路61.62の代わりに
第1の変形例で説明した乗算回路91゜92を使用する
とともに、除算回路65の代わりに第2の変形例で説明
した乗算回路93を使用する方法である。この場合は、
乗算回路91.92番こ2回のパルスが供給され、乗肺
回路91が根α14を求めるとともに、乗算回路92が
根α11を求める。このため、乗算回路93は1回のパ
ルスが供給され根α】2を求める。
以上のよう(こ、この発明番こよれは、第1の演算数(
a)および第2の演算数(h、lを同期的に第1のパル
スが入力される毎にガロア体(2)で示される次数Cn
)の原始多項式を調定する仮想的な根αの第1の整数(
m)乗(αm)で演算し、第1の演算数(りと根α1で
演算したときの結果が根αの第2の整数fi1乗(αi
)Iこなったことに応じて、そのときの第2の演算数(
I))と根α1との演算結果を第2のパルスが入力され
る毎ζこ根αで第2の整数の絶対値(巨しに相当する回
数たけ演算することによって、安価でかつ簡単な回路構
成で、ガロア体(2n)で示される次数(n)が大きく
なっても除算回路規模の大形化を招くことなく、除御時
間を短縮できるという特有の効果が奏される。[FIG. 7] A diagram schematically showing the division results of the division circuits 21 and 22. Next, referring to FIGS. 2 to 5, the conventional division device 2 will be described.
The operation of 0 will be explained. Now, the dividend b (for example, α3
= 1000J is divided by the divisor a (for example α6-1100) to obtain the division result α''2 (IIIJ). In this case, the dividend b (α3 = 1000) is input from the input terminal 14 to the division circuit 21. In other words, the division circuit 21 inputs 1 to the DFF 211 as shown in FIG.
, l) F F 212 to 01 DFF213 to 0, D
O is input to F F 214. Similarly, division circuit 2
2 is the divisor a C (X - 1100) from the input terminal 13 D F F 221 E 1, 1 to DFF222, DF
0 is input to F223, I) 0 is input to F F 224. Furthermore, pulses are input from the control circuit 23 to the DFFs 211 to 214 and DFFs 221 to 224 of the division circuit 21.22. Therefore, the division circuit 21
.. 22 is the division result root α0 (OOOI
control circuit 2 until J is detected by detection circuit 24.
3, the divisor (ri) and the dividend (b) are divided by the root α.For example, the control circuit 2
When the first pulse from 3 is input to the division circuit 21,
The division circuit 21 shifts the dividend 1) (α3) as shown in Figure 5 from 0 of 1) F F 214 to D FF 211, and shifts 1 of 1) F F 211 to 1) F F
Shift to 212, T) 0 of FF212 D F F
Shift to 213, I) 0 of FF213 is adder 2
15 is added to O of D F F 214 and m o d
From the definition of 2, shift 0 to DF F 214 and get the root α2 (
0100). On the other hand, the division circuit 22 uses the divisor a(α6) at the first pulse.
As shown in FIG.
I) FF 221 1 to DFF 222
I) FF 222 1 to DFF 223
I) FF 223's 0 is added to the adder 225
]-) F F Added to 0 of 224 to make 0 I) F
Soften to F224 and find root α5 (0110). Similarly, the division circuits 21 and 22 divide the division result of the output of the division circuit 22 into the root α0 (0001) every time a pulse is applied.
Divide by the root α until . When the detection circuit 24 detects the root αO of the division result output from the division circuit 22, the control circuit 23 stops supplying pulses to the division circuits 21 and 22. That is, in this case, the pulse from the control circuit 23 is supplied to the division circuits 21 and 221 six times. Therefore, the division result of the output of the division circuit 22 becomes the root α0, and the division result of the output of the division circuit 21 becomes the root α12. Become. However, in the conventional division device 20, the general 1K Galois field (2
”, the index to which the primitive polynomial of degree (n) denoted by l belongs, in other words, the maximum (2°-1) is the same pulse dividing circuit 2.
1.22, and as the order (n) increases, the division time becomes longer. Therefore, in conventional division devices, as the order (n) increases, if the division time is shortened, the scale of the division circuit becomes large; -On the other hand, if the division circuit scale is decreased, the division time becomes longer. . Therefore, an object of the present invention is to create a circuit that is inexpensive and simple, and which reduces the division time without increasing the size of the division circuit even when the order Cn shown in the Galois field (2) increases. An object of the present invention is to provide a Galois field division device that can be shortened. In summary, the present invention can be summarized as follows: a first operation number (a) and a second operation number (a);
The first integer (m) of the virtual root α that satisfies the primitive polynomial of degree (n) represented by the Galois field (2n) each time the first pulse is input synchronously with the number of operations (hJ). squared (α1)
In response to the fact that the result of calculating the first operation number (a) with the root α1 is the second integer (i) power (αi) of the root α, the second The calculation result of the calculation number (bJ and the root α1 is calculated by the root α every time the second pulse is input)
The absolute value of the integer (the calculation is performed as many times as the integer). An embodiment of the present invention will be described below with reference to FIGS. 6 and 7. FIG. shows a block diagram of a division device 60 in a Galois field according to an embodiment of the present invention.
0 are connected as shown in FIG. More specifically,
A control circuit 63, which is an example of pulse generation and supply means, is connected to the division circuit 61, which is an example of the first calculation means, and the division circuit 62, which is an example of the second calculation means. A detection circuit 64 connected to a control circuit 63 is connected to the division circuit 61 . The division circuit 62 is connected to the division circuit 65', which is an example of the third arithmetic means, connected to the control circuit 63. The division circuit 61 divides the telephone number (aJ) to which the pulse is inputted by the first integer (m) power of the root α (αrn J). The control circuit 63 divides bJ by the root α1n.The control circuit 63 simultaneously and sequentially gives pulses to the division circuit 61 and 62i until the detection circuit 64th power (α bow is detected), and the detection circuit 64 divides the output of the division circuit 61. In response to the detection of the root α1, a number of pulses corresponding to the absolute value of the second integer (lilJ) is given to the division circuit 65.
The absolute value of the second integer from 3 (the number of pulses corresponding to IilJ) is divided by the output (-) of the division circuit 62 by the root α. The index (I) to which the primitive polynomial of degree (nl) is greater than or equal to 1 as shown in the figure and is represented by the Galois field (2n); in other words, generally (2n)
``-]) is selected. 1≦m<l(2211-1) ... (1) is the second integer (iJ is the number shown in equation (2)). The relationship is selected so that it is greater than or equal to 0 and less than or equal to a value one smaller than the first integer (m). 0≦i〈≦m-1... (21 Sarabanko, from the control circuit 63 to the control circuit 61゜6
The number of pulses given to 2 is 0 as shown in equation (3).
above, and the value of the Galois field (2) divided by the first integer (m) is selected as the relationship. 2゜0≦k〈-... (3) Fig. 7 shows that the division circuit 61 of this embodiment is, for example, a
2) A specific circuit diagram for the primitive polynomial X4+X+1 shown below is shown. In the figure, the division circuit 61 is the seventh
As shown in the figure, one pulse from the control circuit 63 causes the conventional division circuit 22 to generate a first integer number (m) of pulses so that the result of dividing aJ by the root α is the same as 1. In other words, 1) A flip-flop (hereinafter referred to as FF) 611 forms a loop system via an adder 615, and is connected to an adder 6181. I) I"F' 612
becomes a loop system via the adder 616, and the adder 615
.. 6181 are connected. I) li' F 613 becomes a loop system via an adder 617, and the adder 615
Connected to ゜616.618. l) 1; F614
are connected to adders 615, 616, and 6171. I)
11' F611 to 614 are inputted with high-order coefficients of the polynomial in sequence from I)FF' 611, and pulses from the control circuit 63 are inputted in parallel with each other. For each polynomial, it is divided from the coefficients of the order of -. below,
The lung deflation circuit 62 is composed of one circuit like the division circuit 61, so a detailed explanation thereof will be omitted.
Let's explain by replacing it with . Further, the conventional division circuit 65 has the same structure as the conventional division circuit (see FIG. 3). FIG. 8 shows the division circuit 61 for each pulse input in the division device 6o of this embodiment, 62.65 is a diagram schematically showing the result of division by 62.65.Next, the operation of the division device 6o of this embodiment will be explained with reference to FIGS. 1100') and dividend b (e.g. α-1o
oo) satisfies the relationship of equation (1) (0≦m<15
) The first integer (m) is divided by the root αm (for example, α4), and the dividend b (α3) is divided by the divisor a (α) to obtain the root α12 (1111). In this case, the divisor a (α6=1100.l is the input terminal 1
3 is input to the division circuit 61 and divided by the root α4. In other words, the division circuit 61 has I) F as shown in FIG.
F 611 to 1, I') F F 6
1 2 Hko 1, I) F F 5
1 3 is 0, 1) 0 is input to the FF 614 and divided by the root α4. Similarly, the division circuit 62 has input terminal 1
4 to dividend b (α3=1000) I) F F 6
1 in 21, f) F F 0 in 622, D F F
623 in 01D FF 624 In O is input and divided by the root α. In addition, the division circuit 61°62
I) F F 611-614 and l) i-1?
621 to 624 are connected from the control circuit 63 to the (3rd)
A number of pulses (0≦k<4) that satisfy the relationship shown in the equation are given. Therefore, when the first pulse is input from the control circuit 63 to the division circuit 61+, the division circuit 61+
As shown in FIG. 7, the conventional division circuit 22 calculates the divisor a(α) with one pulse as shown in FIG.
The same root α as the result of dividing J by the root α (obtains OlooJ. In other words, ■) FF611 is r
) FF611's 1.1) FF612 (7) 1, I) l
-' F 513 (7,) 0, Oyobi 1) F F
614 O's are added and becomes 0 according to the definition of m o d 2. l) FF 612 is adder 616 I) FF
612 of 1, D I=”F 613 of 0, and r)
0 of FF 614 is added and becomes 1 from the definition of m o d 2. r) F F613 Adder 617 Te I) F
F 613 (7) (l Yohi DFF 614 0 is added and the definition of mod2 becomes 〇.T) F F (,
l 4 is I) F F (1 of ill,
1 of DFF 612 and 0 of OFF61'3 are added and become 0 from the definition of m0d2. On the other hand, the division circuit 62 uses the same root α14 (100
Find 1). By the way, since the second integer (i) of the root α of the output (α2) of the division circuit 61 is 2, the relationship (0≦i
≦3). Therefore, the detection circuit 64 gives a command to the control circuit 63 to stop supplying pulses to the division circuits 61 and 62, and also causes the control circuit 63 to send the division circuit 65 a number of pulses corresponding to the second integer 1 (2). Gives a command to supply pulses. As a result, the division circuit 65 receives two pulses from the control circuit 63. Therefore, as shown in FIG. 8E, the division circuit 65 divides the root α of the output of the division circuit 62 by the root α with the first pulse, as shown in FIG. Root α at the second pulse
13 is further divided by the root α to obtain the root α12 (1111). As described above, in accordance with the division device 60 of this embodiment, the number of pulses from the control circuit 63 can be reduced as the order (Cn) becomes larger, and the division time can be shortened. For example, if the order (n) in the division device m60 is 8 and the first integer (m) is 16, then the second integer (1
) is greater than or equal to 0 and less than or equal to 15 (0≦i≦15), and the number of pulses k from the control circuit 63 is greater than or equal to 0 and less than 16 (0≦16), so that the overall / The number of N+' pulses is a maximum of 30 excluding the number of load pulses to each circuit, compared to the conventional number of pulses of 255 (-2
°-1), it becomes approximately -. Next, another modification example that uses a multiplication circuit to obtain the same effect as the embodiment shown in FIG. 6 will be briefly described. FIG. 9 shows a specific circuit diagram of a multiplication circuit 91 substituted for the division circuit 61 of this embodiment. A first modification is to use multiplication circuits 91.92 for multiplying the multiplier (a) and the multiplicand (b) by the root α1 in place of the division circuits 61.62. In this case, the multiplication circuit 91
It is configured as shown in the figure. That is, I) F F
911 becomes a loop system via an adder 915, and is connected to adders 917 and 918. DFF912 is adder 9
16 to form a loop system, and is connected to an adder 915. The DFFs 913 and 914 form a loop system via each adder 917 and 918, similar to the r) FF 912, and are connected to each adder 916 and 917. Although the multiplication circuit 92 is not shown, it includes DFFs 921 to 924 and adders 925 to 928 in the same way as the multiplication circuit 91. In addition, the control circuit 63 and the detection circuit 64
, and the division circuit 65 are constructed in the same manner as in FIG. Further, the first integer (mJ), the second integer (i), and the number of pulses (k) are selected to satisfy the relationships expressed by equations (1) to (3). FIG. 10 shows the multiplication circuits 91 and 92 and the division circuit 65 for each pulse input in the division device 601 of this embodiment.
It is a figure which shows the result graphically. Next, the operation of the division device 60 of this embodiment will be explained with reference to FIGS. 9 and 10. Now, multiplier a(α6
=1100J and the multiplicand b(α3-1000) are each multiplied by the root α4 to obtain the root α12 (1111). Multiplier a (α6) and multiplicand h (
α3) is multiplied by the root α4 every time a pulse from the control circuit 63 is input to the multiplication circuits 91 and 921. Therefore, when one pulse is input to the multiplication circuit 91, the multiplication circuit 91 calculates the root α10 (0111). In other words, I) l"'F911 is the adder 915 and DFF91
The 1 of 1 and the 1 of the DFF 912 are added to become 0. T
) F F 912 is an adder 916 and DFF 912 (7
)1 and l')FF913(7)O are added to become 1. D F F 913 I) F at adder 917
O of F 913, 1 of DFF911, and DFF91
The O of 4 is added to become 1. I) FF 914 is an adder 918 and O of DF Fg 14 and D FF
1 of g11 is added to become 1. Similarly, multiplier circuits 91 and 92 output the second output of multiplier circuit 91.
Pulses are supplied until the integer (i) of (i) satisfies the relationship (0≦i≦3) of equation (2), and the root α is multiplied by the multiplier ial and the multiplicand (b). That is, the multiplication circuit 91 has 3
The root α (100OJ) is determined by the second pulse. At this time, the multiplication result of the multiplier circuit 92 output is the root α0 (0001). The detection circuit 64 also sends the control circuit 63 to the division circuit 65 with three Norms. For this reason, the division circuit 65 divides the root α of the output of the multiplication circuit 92 by the same root α of 3 to find the root α12.In this case, the division circuit 61, 62 Two pulses are supplied to the divider circuit 61 to find the root α13, and then the divider circuit 62 finds the root α10.Therefore, the multiplier circuit 93 is supplied with two pulses to find the root α1. As a third modification, the multiplication circuits 91 and 92 described in the first modification are used instead of the division circuits 61 and 62, and the multiplication circuit described in the second modification is used instead of the division circuit 65. 93. In this case,
These two pulses are supplied to multiplier circuits 91 and 92, and the multiplier circuit 91 finds the root α14, and the multiplication circuit 92 finds the root α11. Therefore, the multiplication circuit 93 is supplied with one pulse and calculates the root α]2. As mentioned above, the number of this invention is the first operation number (
a) and the second arithmetic numbers (h, l) are synchronously calculated by the order Cn expressed by the Galois field (2) every time the first pulse is input.
) is the first integer of the virtual root α that adjusts the primitive polynomial of (
m) to the power (αm), and the result when calculating with the first operation number (ri and root α1) is the second integer fi1 power of the root α (αi
)I, depending on what happened, the second operation number at that time (
I)) and the root α1 by calculating the absolute value of the second integer at the root α every time the second pulse is input (an inexpensive and simple method). With the circuit configuration, even if the order (n) represented by the Galois field (2n) increases, the unique effect of reducing the control time without causing an increase in the size of the division circuit is achieved.
第1図は従来のガロア体における除算装置10のブロッ
ク図を示す。第2図は従来のその他のガロア体における
除算装置20のブロック図を示す。
第3図は除算回路21が例えばガロア体(24)で示さ
れる原始多項式x4−) x −)−1の場合の具体的
な回路図を示す。第4図はガロア体(24)で示される
原始多項式X’十X+1の各元のコードを図解的に示す
図である。第5図は従来の除算装置20におけるパルス
入力電番こ対する除算回路21.22の除算結果を図解
的に示す図である。第6図はこの発明の一実施例のガロ
ア体における除算装置60のブロック図を示す。第7図
はこの実施例の除算回路61が例えばガロア体(2)で
示される原始多項式!’+X+1の場合の具体的な回路
図を示す。
第8図はこの実施例の除算装置60におけるパルス入力
毎に対する除算回路61.62.65の除算結果を図解
約6こ示す図である。第9図はこの実施例の除算回路6
1に代用される乗算回路91の具体的な回路図を示す。
第10図はこの実施例の除算装@60におけるパルス入
力毎に対する乗算回路91.92および除算回路65の
結果を図解的に示す図である。
図において、61,62.65は除算回路、63はコン
トロール回路、64は検出回路を示す。
代理人 葛 野 伯 −(外1名)
手続補正書 (自発)
特許庁長官殿
1、事件の表示 特願昭 56−179521号
2、発明の名称
ガロア体における除算装置
3、補正をする者
(1)
5、補正の対象
明細書の特許請求の範囲の欄、発明の詳細な説明の欄お
よび図面の簡単な説明の欄
6、補正の内容
(1) 特許請求の範囲を別紙のとおり。
(2) 明細書第6頁第12行の[仮想的な根(α)で
」を「根(α)のべき乗で」に訂正する。
18行、第20行、第12頁第1行、第2行、第7行、
第8行、第13頁第9行、第10行、第12行、第13
行、第14頁第9行、第11行、第13行、第16行、
第15頁第1行、第16頁第2行、第17頁第9行、第
11行、第14行、第17行、第18頁第1行、第9行
、第10行、第19頁第4行、第5行、第6行、第17
行、第18行、第19行、第20頁第19行、第22頁
第2行、第6行、第7行、第19行、第23頁第1行、
第3行、第6行、第7行、第11行、第13行、第14
行、第16行、第24頁第2行、第32−
行、第5行、第11行、第13行、第14行の「根」を
削除する。
〈4) 明細書第9頁第10行、第13頁第8行、第2
4頁第9行の「仮想的な根」を「根」に訂正する。
(5) 明細書第15頁第7行の「(→2“−1)」を
「(−2″−1)」に訂正する。
(6) 明細書第16頁第4行の「yA言すれば」を「
第7図ではn−4の場合のα4除算回路の例を示してい
る。」に訂正する。
(7) 明細書第16頁第20行の「従来の除算回路6
5は従来の除算回路」を「従来の除算回路」に訂正する
。
(8) 明細書筒25頁第5行、第14行の「場合の具
体的な」を[場合でかつm=4としたときの」に訂正す
る。
以上
3−
2、特許請求の範囲
(1) ガロア体(2“)で示される次数(n)の原始
多項式を満足すLlをαとし、前記ガロア体(2”)上
で演算する除算装置において、第1のaliivIil
数(a)が入力されかつ第1のパルスが入力される毎に
根(α)の第1の整数(m )乗(αm)で前記第1の
演算数(a)を演算する第1の演算手段、
第2の演算数(b)が入力されかつ前記第1のパルスが
入力される毎に根(α)の第1の整数(m)乗(α1)
で前記第2の演算数(b)を演算する第2の演算手段、
前記第1の演算手段出力における根(α)の第2の整数
(1)乗(α1 )になったことを検出する検出手段、
前記第2の演算手段出力が入力されかつ第2のパルスが
入力される毎に第2の演算手段出力を根する第3の演算
手段、および
4−
前記第1の演算数(a)が前記第1の演算手段に入力さ
れかつ前記第2の演算数(b)が前記第2の演算手段に
入力された後、前配検出手段出JJが導出されるまで第
1の演算手段ならびに第2の演算手段の各々に同期的に
前記第1のパルスを順次与え、検出手段出力が導出され
たことに応じて前記第2のパルスを前記第2の整数の絶
対1(+11)に相当すや個数だ(プ前配第3の演算手
段に与えるパルス発生供給手段を備え、
前記第1の整数(m )は、1以上でありかつ前記原始
多項式の属する指標未満の関係に選ばれ、前記第2の整
数(+ )は、01ス上でありかつ前記第1の整数(I
ll)から1つ小さな値以下の関係に選ばれ、
前記第1のパルスは、0以上でありかつ前記ガロア体(
2” )個を前記第1の整数(a+)で割った値未満の
関係に選ばれる、ガロア体における除算装置。
(2) 前記第1の演算手段は、前記第1の演算数(a
)を除数としたときユ前記除数が入力されかつ前記第
1のパルスが入力される毎に根(α)の第1の整数(n
+)乗〈α“°)で除数を除算する第1の除算回路であ
り、
前記第2の演算手段は、前記第2の演算数(11)を被
除数としたとき、前記被除数が入力されかつ前記第1の
パルスが入力される毎に根(α)の第1の整数(In)
乗(α″)で被除数を除算する第2の除算回路であり、
前記第3の演算手段は、前記第2の除算回路出力が入力
されかつ前記第2のパルスが入力される毎に根(α)で
第2の除算回路出力を除算する第3の除算回路である、
特許請求の範囲第(12項記載のガロア体におIJる除
算装置。
(3) 前記第1の演算手段は、前記第1の演算数(a
)を除数としたとき、前記除数が入力されかつ前記第
1のパルスが入力される毎に根(α) ”の第1
の整数(m )乗(α″)と除数とを乗算する第1の乗
算回路であり、
前記第2の演算手段は、前記第2の演算数(b)を被除
数としたとき工前記被除数が入力されかつ前記第1のパ
ルスが入力される毎に根(α)の第1の整数(10)乗
(α″′)と被除数とを乗算する第2の乗算回路であり
、
前記第3の演算手段は、前記第2の乗算回路出力が入力
されかつ前記第2のパルスが入力される毎に根(α)で
第2の乗算回路出力を除算する第3の除算回路である、
特許請求の範囲第11)項記載のガロア体にお番プる除
絆装置。
(4) 前記第3の演算手段は、前記第1の整□数N)
が前記第1の整数(It)より1つ小さな値以上であり
かつO以下のとき、前記第2のパルスが入力される毎に
前記第2の演算手段出力を根(α)で前記第2の整数の
絶対(i(lit)に相当する回数だけ乗算する第3の
乗算回路である、特許請求の範囲第(2項または第(3
)項記載のガロア体における除算装置。
7−FIG. 1 shows a block diagram of a conventional division device 10 in a Galois field. FIG. 2 shows a block diagram of another conventional division device 20 in a Galois field. FIG. 3 shows a specific circuit diagram in the case where the division circuit 21 is a primitive polynomial x4-) x-)-1 represented by a Galois field (24), for example. FIG. 4 is a diagram schematically showing the code of each element of the primitive polynomial X'x+1 expressed as a Galois field (24). FIG. 5 is a diagram schematically showing the division results of the division circuits 21 and 22 for the pulse input voltage number in the conventional division device 20. FIG. 6 shows a block diagram of a division device 60 in a Galois field according to an embodiment of the present invention. FIG. 7 shows that the division circuit 61 of this embodiment is a primitive polynomial represented by a Galois field (2), for example! A specific circuit diagram in the case of '+X+1 is shown. FIG. 8 is a diagram illustrating the division results of the division circuits 61, 62, and 65 for each pulse input in the division device 60 of this embodiment. FIG. 9 shows the division circuit 6 of this embodiment.
A specific circuit diagram of a multiplication circuit 91 substituted for 1 is shown. FIG. 10 is a diagram schematically showing the results of the multiplication circuits 91 and 92 and the division circuit 65 for each pulse input in the division device @60 of this embodiment. In the figure, 61, 62, and 65 are division circuits, 63 is a control circuit, and 64 is a detection circuit. Agent: Haku Kuzuno - (1 other person) Procedural amendment (voluntary) Commissioner of the Japan Patent Office 1, Indication of the case, Japanese Patent Application No. 179521/1982, Title of the invention: Dividing device in Galois font 3, Person making the amendment ( 1) 5. Scope of Claims, Detailed Description of the Invention, and Brief Description of Drawings in the Specification Subject to Amendment 6. Contents of the Amendment (1) The claims are as shown in the attached sheet. (2) In page 6, line 12 of the specification, ``by a virtual root (α)'' is corrected to ``by a power of the root (α)''. Line 18, line 20, page 12, line 1, line 2, line 7,
Line 8, page 13, line 9, line 10, line 12, line 13
line, page 14, line 9, line 11, line 13, line 16,
Page 15, line 1, page 16, line 2, page 17, line 9, line 11, line 14, line 17, page 18, line 1, line 9, line 10, line 19. Page 4th line, 5th line, 6th line, 17th line
line, line 18, line 19, page 20, line 19, page 22, line 2, line 6, line 7, line 19, page 23, line 1,
3rd row, 6th row, 7th row, 11th row, 13th row, 14th row
Delete the "root" in line, line 16, page 24, line 2, line 32-, line 5, line 11, line 13, and line 14. <4) Specification page 9, line 10, page 13, line 8, 2
Correct "virtual root" in line 9 of page 4 to "root." (5) "(→2"-1)" on page 15, line 7 of the specification is corrected to "(-2"-1)". (6) Change “yA to say” on page 16, line 4 of the specification to “
FIG. 7 shows an example of the α4 division circuit in the case of n-4. ” is corrected. (7) “Conventional division circuit 6” on page 16, line 20 of the specification
5 corrects "conventional division circuit" to "conventional division circuit." (8) Correct "specific case" in lines 5 and 14 on page 25 of the specification to "in the case and when m=4". Above 3-2, Claim (1) In a division device that operates on the Galois field (2"), where α is Ll that satisfies a primitive polynomial of degree (n) shown in the Galois field (2"). , the first alivIil
a first operation number (a) that calculates the first operation number (a) by multiplying the root (α) by a first integer (m) to the power (αm) each time the number (a) is input and the first pulse is input; calculation means, each time the second calculation number (b) is input and the first pulse is input, the root (α) is raised to the first integer (m) power (α1);
a second arithmetic means for calculating the second arithmetic number (b); detecting that the root (α) in the output of the first arithmetic means has reached the second integer (1) power (α1); a detection means, a third calculation means which takes the second calculation means output each time the second calculation means output is inputted and a second pulse is inputted, and 4- the first calculation number (a ) is input to the first calculation means and the second calculation number (b) is input to the second calculation means, the first calculation means continues until the front detection means output JJ is derived. and sequentially apply the first pulse synchronously to each of the second calculation means, and in response to the derivation of the detection means output, the second pulse is set to the absolute 1 (+11) of the second integer. The first integer (m) is selected such that the first integer (m) is greater than or equal to 1 and less than the index to which the primitive polynomial belongs. , the second integer (+) is on the 01th path and the first integer (I
ll), and the first pulse is greater than or equal to 0 and is in the Galois field (
2") divided by the first integer (a+). (2) The first calculation means is configured to divide the first calculation number (a
) as a divisor, the first integer (n
+) is a first division circuit that divides a divisor by the power <α“°), and the second calculation means is configured such that when the second calculation number (11) is a dividend, the dividend is input and The first integer (In) of the root (α) is input every time the first pulse is input.
It is a second division circuit that divides the dividend by the power (α″), and the third calculation means calculates the root ((α″) every time the output of the second division circuit is input and the second pulse is input. a third division circuit that divides the second division circuit output by α);
Claim No. (12) A division device in a Galois field according to claim 12. (3) The first calculation means is configured to calculate the first calculation number (a
) is a divisor, the first pulse of the root (α) '' is input every time the divisor is input and the first pulse is input.
is a first multiplication circuit that multiplies an integer (m) to the power (α″) of a divisor, and the second calculation means is configured such that when the second calculation number (b) is a dividend, a second multiplication circuit that multiplies the root (α) to the first integer (10) power (α″′) by the dividend every time the first pulse is input; The calculation means is a third division circuit that divides the second multiplication circuit output by a root (α) every time the second multiplication circuit output is input and the second pulse is input.
A bond removal device that operates on a Galois field according to claim 11). (4) The third calculation means is the first integer N)
is greater than or equal to a value one smaller than the first integer (It) and less than or equal to O, each time the second pulse is input, the output of the second calculation means is divided by the root (α) of the second Claim No. 2 or No.
) is the division device in the Galois field described in the section. 7-
Claims (3)
多項式を満足する仮想的な根をαとし、前記ガロロア体
(2n)上で演算する除算装置において、第1の演算数
(a)が入力されかつ第1のパルスが入力される毎に根
(α)の第1の整数(m)乗(/21′r′)で前記第
1の演算数(a)を演算する第1の演算手段、 第2の演算数(b)が入力されかつ前記第1のパルスが
入力される毎に根(α)の第1の整数(m)乗(αrn
)で前記第2の演算数(b)を演算する第2の演算手段
、 前記第1の演算手段出力における根(α)の第2の整数
(i)乗(α怖になったことを検出する検出手段、 前記第2の演算手段出力が入力されかつ第2のパルスが
入力される毎に第2の演算手段出力を根(α)で根(α
)の第2の整数乗(α )の第2の整数の絶対値(+i
+)に相当する回数だけ演算する第3の演算手段、およ
び 前記第1の演算数(a)が前記第1の演算手段嘉こ入力
されかつ前記第2の演算数(t))が前記第2の演算手
段番こ入力された後、前記検出手段出力が導出されるま
で第1の演算手段ならび薔こ第2の演算手段の各4番こ
同期的に前記第1のパルスを順次与え、検出手段出力が
導出されたこと番こ応じて前記第2のパルスを前記第3
の演算手段に前記第2の整数の絶対値(111)に相当
する個数だけ与えるパルス発生供給手段を備え、 前記第1の整数(m)は、1以上でありかつ前記原始多
項式の属する指標未満の関係番こ選ばれ、前記第2の整
数(i)は、0以上でありかつ前記第1の整数(m)か
ら1つ小さな値以下の関係に選ばれ、 前記第1のパルスは、0以上でありかつ前記ガロア体(
2n)個を前記第1の整数(mJで割った値未満の関係
に選ばれる、ガロア体における除算装置。(1) In a division device that operates on the Galois field (2n), where α is a virtual root that satisfies a primitive polynomial of degree (n) shown in the Galois field (2n), the first operation number (a ) is input and each time a first pulse is input, the first operation number (a) is calculated by the root (α) to the first integer (m) power (/21'r'). calculation means, each time the second calculation number (b) is input and the first pulse is input, the root (α) is raised to the first integer (m) power (αrn
), a second calculation means for calculating the second calculation number (b); a detection means for detecting the output of the second calculation means by the root (α) every time the output of the second calculation means is input and the second pulse is input;
) to the second integer power (α ) to the second integer's absolute value (+i
+); and a third calculation means that calculates the number of times corresponding to After the second calculation means is inputted, the first pulse is sequentially applied synchronously to each of the first calculation means and the second calculation means until the output of the detection means is derived, The second pulse is applied to the third pulse in accordance with the number of the detection means output.
comprising means for generating and supplying pulses to the calculation means corresponding to the absolute value (111) of the second integer, the first integer (m) being greater than or equal to 1 and less than the index to which the primitive polynomial belongs. The second integer (i) is selected to be greater than or equal to 0 and less than or equal to a value one smaller than the first integer (m), and the first pulse is 0. and the Galois field (
2n) divided by the first integer (mJ);
を除数としたとき前記除数が入力されかつ前記第1のパ
ルスが入力される毎番こ根(α)の第1の整数(m>乗
(α0〕で除数を除算する第1の除算回路であり、 前記第2の演算手段は、前記第2の演算数(b)を被除
数としたとき前記被除数が入力されかつ前記第1のパル
スが入力される毎に根(α)の第1の整数(m)乗(α
1)で被除数を除算する第2の除算回路であり、 前記第3の演算手段は、前記第2の除算回路出力が入力
されかつ前記第2のパルスが入力される毎に根(α〕で
第2の除算回路出力を除算する第3の除算回路である、
特許請求の範囲第は)項記載のガロア体番こおける除算
装置。(2) The first calculation means is configured to calculate the first calculation number (aJ
is a divisor, a first division circuit divides the divisor by the first integer (m>power (α0)) of the root (α) every time the divisor is input and the first pulse is input. When the second calculation number (b) is a dividend, the second calculation means calculates the first integer of the root (α) every time the dividend is input and the first pulse is input. (m) power (α
1), and the third calculation means calculates the root (α) by the root (α) every time the output of the second division circuit is input and the second pulse is input. a third division circuit that divides the output of the second division circuit;
A division device using a Galois field number according to claim 1.
2)を除数としたとき前記除数が入力されかつ前記第1
のパルスが入力される毎に根(α)の第1の整数Cm)
乗(αm)と除数とを乗算する第1の乗算回路であり、 前記第2の演算手段は、前記第2の演算数(b)を被蹄
数としたとき前記被除数が入力されかつ前記第1のパル
スが入力される毎に根(α)の第1の整数(frlJ乗
(lシと被除数とを乗算する第2の乗算回路であり、 前記第3の演算手段は、前記第2の乗算回路出力が入力
されかつ前記第2のパルスが入力される毎に根(α)で
第2の乗算回路出力を除算する第3の除算回路である、
特許請求の範囲第112項記載のガロア体における除算
装置。 +41 前記第3の演算手段は、前記第2の整数mが
前記第1の整数(m)よ6す1つ小さな値以上でありか
つ0以下のとき、前記第2のパルスが入力される毎番こ
前記第2の演算手段出力を根(αプで前記第2の整数の
絶対値(111)に相当する回数たけ乗算する第3の乗
算回路である、特許請求の範囲第12)項または第(3
)項記載のガロア体における除算装置。(3) The first calculation means is configured to calculate the first calculation number (
2) is a divisor, the divisor is input and the first
The first integer Cm of the root (α) is input every time a pulse of
A first multiplication circuit that multiplies a power (αm) by a divisor, and the second calculation means receives the dividend when the second calculation number (b) is a hoof number, and a second multiplication circuit that multiplies the root (α) by a first integer (frlJ(l) and the dividend each time a pulse of 1 is input; a third division circuit that divides the second multiplication circuit output by the root (α) every time the multiplication circuit output is input and the second pulse is input;
A division device in a Galois field according to claim 112. +41 When the second integer m is a value smaller than the first integer (m) by 6 and is less than or equal to 0, the third arithmetic means calculates the value every time the second pulse is input. Claim 12, which is a third multiplication circuit that multiplies the output of the second arithmetic means by the root (α) a number of times corresponding to the absolute value (111) of the second integer; or 3rd (3rd
) is the division device in the Galois field described in the section.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56179521A JPS5880767A (en) | 1981-11-06 | 1981-11-06 | Dividing device for galois field |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56179521A JPS5880767A (en) | 1981-11-06 | 1981-11-06 | Dividing device for galois field |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5880767A true JPS5880767A (en) | 1983-05-14 |
Family
ID=16067223
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56179521A Pending JPS5880767A (en) | 1981-11-06 | 1981-11-06 | Dividing device for galois field |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5880767A (en) |
-
1981
- 1981-11-06 JP JP56179521A patent/JPS5880767A/en active Pending
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