JPS5880767A - Dividing device for galois field - Google Patents

Abstract

PURPOSE:To decrease the time required for a division, by performing the operations by a frequency equivalent to the absolute value (i) for the result of operation between the operand (b) and the root alpha<m> in response to the fact that the result of operation between the operand (a) and the root alpha<m> is equal to the integer (i) and the power alpha<i> of the root alpha and every time the pulse is fed. CONSTITUTION:A control circuit 63 applies the pulses to the divider circuits 61 and 62 at one time until a detecting circuit 64 detects the integer (i) and the power alpha<i> of the root alpha of the output alpha<2/m> of the circuit 61 and in response to the fact that the circuit 64 detects the root alpha<i> of the output of the circuit 61. At the same time, the pulses of a number equivalent to the absolute value¦i¦of the integer (i) are applied to a divider circuit 65 in response to the fact that the circuit 64 detects the root alpha<i> of the output of the circuit 61. The circuit 65 divides the output alpha<b/m> of the circuit 62 by the root alpha by a frequency equivalent to the number of pulses corresponding to the¦i¦of the circuit 63.

Description

【発明の詳細な説明】[Detailed description of the invention]

この発明はガロア体における除算装置に関し、特に、０
，１の２元から構成され２を法とする加算および乗算を
要素とするガロア体ＧＦ（２”）上で除算するガロア体
番こおける除算装置番こ関する。 周知のようｌこ、ガロア体（２”）は０．１の２元から
構成され、後述の表に示される２を法（以下ｍｏｄ２と
称す）とする加算および乗算で定義された系のことを言
う。 表は、ｍ　ｏ　ｄ　２を定義とする加算および乗算の関
係を示す。 表 このように定義されたガロア体（２）は例えばコンピュ
ータおよび通信システム等のディジタル情報を自動的に
訂正する誤り訂正符号等に利用されている。誤り訂正符
号の符号器および復号器の回路は除算回路を基本として
いる。 第１図は従来のガロア体における除算装置１０のブロッ
ク図を示す。除算装＠１０は逆光発生回路１１および乗
算回路１２から構成される。逆光発生回路１１は入力端
子１３からの除数（ａ）か入力されたことに応じて逆光
（ａ−ＩＪを求める。逆光（１”）および入力端子１４
からの被除数（ｈ）は乗算回路１２で乗算される。換言
すれば、乗算回路１２はｃ　＝　ｈ　ｘ　ａ、７’　＝
−を求める。なお、除数（ａ）および被除数（ｂ）はガ
ロア体（２°）で示される次数（ｎ）の原始多項式を満
足する仮想的な根（α）で表わされる。逆光発生回路１
１はｎ入力ｎ出力の記憶用メモリ（例えばリードオンメ
モリフあるいはプログラムロジックアレイ（以下ＰＬＡ
と称す）等で構成される。 しかし、従来の除算装置１０では、逆光発生回路１１に
入力される除数（ａＪの原始多項式の次数（ＤＪが大き
くなるに伴い、逆光発生回路１１の回路規模が大きくな
りかつ高価になるという欠点があった。 ＠２図は従来のその他のガロア体における除算装置２０
のブロック図を示す。構成において、除算装置２０は除
算回路２１．２２にコントロール回路２３が接続される
とともに、除算回路２２ｉこコントロール回路２３と接
続された検出回路２４が接続される。除算回路２１はパ
ルスが入力される毎に被除数Ｃｈ）を根αで除算するも
のである。 除算回路２２はパルスが入力される毎に除数（ａ）を根
αで除算するものである。コントロール回路２３は検出
回路２４が除算回路２２４ｔ−バール・ス−か一人力→
Ｆれ竜−１１・に→層数−４１つ−を一根−１・で−餘
優酬−ｔ一番−仁の−てトおるー。・−−一・ン・トー
ク−ルー回路２−３−は検出−回−路−２−４−が除算
・回〜路−・２−２出力（−）の根α０を検出する才で
除真回α 路２１．２２にパルスを同時１こ順次与えるものである
。 なお、除算回路２１．２２は後述の第３図で詳細に述べ
るが、一般にガロア体（２ｎ）で示される原始多項式の
次数（ＤＪに等しい段数をもつシフトレジスタ、Ｊ京始
多項式の係数に応じて開放あるいは結線する係数器（図
示せず）、およびｍａｄ２の加算器から構成される。 第３図は除算回路２１が例えばガロア体（２４）で示さ
れる原始多項式ｘ４＋ｘ＋ｉの場合の具体的な回路図を
示す。図において、除算回路２１はシフトレジスタと加
算器とを含む。シフトレジスタはＤ形フリップフロップ
（以下ＤＦＦと称す）２１１〜２１４から構成される。 ｒ）　Ｆ　Ｆ　２１１の出力端はｒ）ＦＦ２１２，２１
３および加算器２１５を介してＴ）　Ｆ　Ｆ　２１４の
入力端（こ接続されるととも（こ、Ｔ）　ＦＦ　２１４
の出力端が加算器２１５およびｒ）ＦＦ２１１の入力端
（こ接続される。ｒ）Ｆ　ｐ２１１〜２１４は丁）ＦＦ
２１１から順次番こ原始多項式の高次の係数が入力され
る。換謹すれば、Ｉ）ＦＦ２１１〜２１４はコントロー
ル回路２３からパルスが並列約６こ各々入力される毎に
原始多項式の高次の係数（Ｄ　Ｆ　Ｆ　２１１　）から
順次に低次の係数（ＤＦＦ２１□）４）ヘシフトする。 以下、除算回路２２では除算回路２１と同様に構成され
るのでその詳細な説明を省略するとともに、除算回路２
１に含まれる各回路構成の参照番号の１０の位の１を２
番こ置き換えて説明する。 なお、乗算回路の場合は図示していないが第３図におい
て低次の係数（ＤＦＦ２１４，１から順次に高次の係数
（Ｉ）ＦＦ２１１）ヘシフトする。 第４図はガロア体（２４）で示される原始多項式Ｘ’＋
Ｘ＋１の各元のコードを図解的に示す図である。一般を
こガロア体（２ｎ）で示される次数（ｎ）の原始多項式
の各元のコードは原始多項式Ｇ（ｘ　）が０を満足する
仮想的な根をαとすると、０を含む根αのべき乗で表わ
せる２ｎ個の相異なる元Ｏ１α’　（＝２”Ｊ　、α１
・・・α２ｎ−２を構成する。従−って、ガロア体（２
４）で示される原始多項式ｘ４十ｘ＋１の各元のコード
はＧ（ｘ）＝ｘ’＋Ｘ＋１＝０、換言すればＧＣ（１）
＝α＋（Ｘ　＋ｌ　＝　Ｑ　＝（ｍａｄ（ａ４＋α＋１
ノブから第４図に示すよつに２−１６個の相異なる元を
構成する。なお、第４図で示す各ビット系列の０，１は
多項式の未知数Ｘ（α）の係数０．１を表わし、第３図
で示すＤＦＦ２１１〜２１４に入力される。 第５図は従来の除算装置２０における／、ｏルス入力毎
The present invention relates to a division device in a Galois field, and in particular, to a division device in a Galois field.
, 1, and whose elements are addition and multiplication modulo 2. This relates to a division device number for a Galois field number GF (2"), whose elements are addition and multiplication modulo 2. As is well known, the Galois field (2'') is composed of two elements of 0.1, and refers to a system defined by addition and multiplication modulo 2 (hereinafter referred to as mod 2) shown in the table below. The table shows the addition and multiplication relationships defined by m o d 2. The Galois field (2) defined in this way is used, for example, in error correction codes that automatically correct digital information in computers and communication systems. The encoder and decoder circuits of error correction codes are based on division circuits. FIG. 1 shows a block diagram of a conventional division device 10 in a Galois field. The division unit @10 is composed of a backlight generation circuit 11 and a multiplication circuit 12. The backlight generation circuit 11 calculates backlight (a-IJ) in response to the input of the divisor (a) from the input terminal 13. Backlight (1") and input terminal 14
The dividend (h) from is multiplied by the multiplication circuit 12. In other words, the multiplication circuit 12 has c = h x a, 7' =
Find -. Note that the divisor (a) and the dividend (b) are represented by virtual roots (α) that satisfy a primitive polynomial of degree (n) expressed in a Galois field (2°). Backlight generation circuit 1
1 is an n-input n-output storage memory (e.g. read-on memory or program logic array (hereinafter PLA)).
), etc. However, the conventional dividing device 10 has the drawback that as the divisor (order of the primitive polynomial of aJ (DJ) increases), the circuit scale of the backlight generation circuit 11 becomes larger and the cost becomes higher. There was. @2 Figure shows another conventional division device 20 in Galois field.
The block diagram is shown below. In the structure, in the division device 20, a control circuit 23 is connected to the division circuits 21 and 22, and a detection circuit 24 is connected to the division circuit 22i, which is connected to the control circuit 23. The division circuit 21 divides the dividend Ch) by the root α every time a pulse is input. The division circuit 22 divides the divisor (a) by the root α every time a pulse is input. The control circuit 23 is the detection circuit 24, and the division circuit 224t-bar su-?
F Ryu - 11. → number of layers - 41 - one root - 1.・The detection circuit 2-4 is divided by the ability of the detection circuit 2-4 to detect the root α0 of the output (−) of the division circuit 2-2. Pulses are sequentially applied to the true circuit α circuits 21 and 22 at the same time. Although the division circuits 21 and 22 will be described in detail in FIG. It consists of a coefficient unit (not shown) that is open or connected, and a mad2 adder. Fig. 3 shows a specific circuit when the division circuit 21 is a primitive polynomial x4+x+i represented by a Galois field (24), for example. The figure is shown. In the figure, the division circuit 21 includes a shift register and an adder. The shift register is composed of D-type flip-flops (hereinafter referred to as DFF) 211 to 214. r) The output terminal of F F 211 is r)FF212,21
3 and the adder 215 to the input terminal of FF 214.
The output terminal of is connected to the adder 215 and the input terminal of r) FF 211.
Starting from 211, higher-order coefficients of the primitive polynomial are input in sequence. In other words, I) The FFs 211 to 214 sequentially convert the coefficients of the primitive polynomial from high order coefficients (D F F 211 ) to low order coefficients (DFF21 □ )4) Shift to. Hereinafter, since the division circuit 22 is configured similarly to the division circuit 21, a detailed explanation thereof will be omitted, and the division circuit 22 will be explained in detail.
1 in the tens place of the reference number of each circuit configuration included in 1.
I will explain by replacing the number. In the case of a multiplication circuit, although not shown, in FIG. 3, the coefficients are shifted sequentially from the low-order coefficient (DFF 214, 1 to the high-order coefficient (I) FF 211). Figure 4 shows the primitive polynomial X'+ represented by the Galois field (24).
It is a figure which shows the code of each element of X+1 diagrammatically. In general, the code of each element of a primitive polynomial of degree (n), expressed as a Galois field (2n), is 2n different elements O1α' (=2”J, α1
... constitutes α2n-2. Therefore, the Galois field (2
The code of each element of the primitive polynomial x4x+1 shown in 4) is G(x)=x'+X+1=0, in other words, GC(1)
=α+(X +l = Q =(mad(a4+α+1
From the knobs, construct 2-16 different elements as shown in FIG. Note that 0 and 1 in each bit sequence shown in FIG. 4 represent a coefficient of 0.1 of the unknown number X(α) of the polynomial, and are input to the DFFs 211 to 214 shown in FIG. FIG. 5 shows each / and o pulse input in the conventional division device 20

【こ対する除算回路２１．２２の除算結果を図解的に示
す図である。 次に、第２図ないし第５図を参照して従来の除算装置２
０の動作について説明する。今、被除数ｂ（例えばα３
＝１０００Ｊを除数ａ（例えばα６−１１００）で除算
し除算結果α”２（ＩＩＩＩＪを求める場合」こついて
述べる。この場合は、被除数ｂ（α３＝１０００）が入
力端子１４から除算回路２１に入力される。換言すれば
、除算回路２１は第３図に示すようにＤＦＦ２１１に１
、ｌ）　Ｆ　Ｆ　２１２に０１ＤＦＦ２１３に０、Ｄ　
Ｆ　Ｆ　２１４にＯが入力される。同様に、除算回路２
２は入力端子１３から除数ａ　Ｃ（Ｘ　−１１００）を
Ｄ　Ｆ　Ｆ　２２１　Ｅ　１、ＤＦＦ２２２に１、ＤＦ
Ｆ２２３に０、Ｉ）　Ｆ　Ｆ　２２４に０が入力される
。また、除算回路２１．２２のＤＦＦ２１１〜２１４お
よびＤ　Ｆ　Ｆ　２２１〜２２４にはコントロール回路
２３からパルスが入力される。このため、除算回路２１
．２２は除算回路２２出力の除算結果根α０（ＯＯＯＩ
Ｊが検出回路２４で検出されるまでコントロール回路２
３からノ々ルスが入力される毎に除数（りおよび被除数
（ｂ）を根αで除算する。例えば、コントロール回路２
３から１回目のパルスか除算回路２１に入力されると、
除算回路２１は被除数１）（α３）を第５図番こ示すよ
うにｌ）　Ｆ　Ｆ　２１４の０をＤ　Ｆ　Ｆ　２１１ヘ
シフトし、１）　Ｆ　Ｉ”　２１１の１をｌ）　Ｆ　Ｆ
　２１２ヘシフトし、Ｔ）ＦＦ２１２の０をＤ　Ｆ　Ｆ
　２１３ヘシフトし、Ｉ）　ＦＦ２１３の０が加算器２
１５でＤ　Ｆ　Ｆ　２１４のＯと加算されｍ　ｏ　ｄ　
２の定義から０をＤＦ　Ｆ　２１４ヘシフトし根α２（
０１００）を求める。 一方、除算回路２２は１回目のパルスで除数ａ（α６）
を第５図に示すようにＤＦＦ２２４の０をＤＦＦ２２１
ヘシフトし、Ｉ）　Ｆ　Ｆ　２２１の１をＤＦＦ２２２
ヘシフトし、Ｉ）　Ｆ　Ｆ　２２２の１をＤＦＦ２２３
ヘシフトし、Ｉ）　Ｆ　Ｆ　２２３の０が加算器２２５
で］−）　Ｆ　Ｆ　２２４の０と加算され０をＩ）　Ｆ
Ｆ２２４ヘソフトし根α５（０１１０）を求める。 以下、同様に除算回路２１．２２はパルスが与えられる
毎に除算回路２２出力の除算結果を根α０（０００１）
とするまで根αで除算する。そして、除算回路２２出力
の除算結果が検出回路２４で根αＯを検出すると、コン
トロール回路２３は除算回路２１．２２へのパルスの供
給を停止する。すなわち、この場合は、コントロール回
路２３からのパルスが６回除算回路２１．２２１こ供給
されること１こよって除算回路２２出力の除算結果が根
α０となり除算回路２１出力の除算結果か根α１２とな
る。 しかし、従来の除算装置２０では一般１こガロア体（２
”、ｌで示される次数（ｎ）の原始多項式の属する指標
、換言すれは最大（２°−１）同のパルスを除算回路２
１．２２に供給しなければならず次数（ｎ）が大きくな
ると除算時間が長くなるという欠点があった。 従って、従来の除算装置では次数（ｎ）が大きくなるに
伴い、除算時間を短かくすると除算回路の規模が大きく
なり、・一方、除算回路規模を小さくすると除算時間が
長くなるという欠点があった。 それゆえに、この発明の目的は、安価でかつ簡単な回路
栴成で、ガロア体（２）で示される次数Ｃｎ）が大きく
なっても除算回路規模の大形化を招くことなく、除算時
間を短縮できるようなガロア体の除算装置を提供するこ
とである。 この発明は要約すれば、第１の演算数（ａ）および第２
の演算数（ｈＪを同期的に第１のパルスが入力される毎
にガロア体（２ｎ）で示される次数（ｎ）の原始多項式
を満足する仮想的な根αの第１の整数（ｍ）乗（α１）
で演算し、第１の演算数（ａ）を根α１で演算したとき
の結果が根αの第２の整数（ｉ）乗（αｉ）になったこ
とに応じて、そのときの第２の演算数（ｂＪと根α１と
の演算結果を第２のパルスが入力される毎に根αで第２
の整数の絶対値（巨しに相当する回数たけ演算するよう
にしたものである。 以下番こ、第６図ないし第７図を参照してこの発明の一
実施例について説明する。 第６図はこの発明の一実施例のガロア体における除算装
置６０のブロック図を示す。構成において、除算装置６
０は第６図に示すように接続される。より具体的には、
第１の演算手段の一例の除算回路６１および第２の演算
手段の一例の除算回路６２はパルス発生供給手段の一例
のコントロール回路６３が接続される。除算回路６１は
コントロール回路６３と接続された検出回路６４が接続
される。除算回路６２はコントロール回路６３と接続さ
れた第３の演算手段の一例の除算回路６５　　　′番こ
接続される。除算回路６１はパルスが入力される電番こ
除数（ａＪを根αの第１の整数（ｍ）乗（αｒｎ　Ｊで
除算するものである。除算回路６２はパルスが入力され
る毎に被除数（ｂＪを根α１ｎで除算するものである。 コントロール回路６３は検出回路６４乗（α弓を検出す
るまで除算回路６１．６２ｉこパ　　　　゛ルスを同時
に順次与えるとともに、検出回路６４が除算回路６１出
力の根α１　を検出したことに応じて第２の整数の絶対
値（ｌｉｌＪに相当する個数のパルスを除算回路６５に
与えるものである。除算回路６５はコントロール回路６
３からの第２の整数の絶対値（ＩｉｌＪに相当するパル
スの個数たけ除算回路６２出力（−）を根αで除算する
ものである。 なお、第１の整数（ｍ）は第は）式番こ示すように１以
上でありかつガロア体（２ｎ）で示される次数（ｎｌの
原始多項式の属する指標（Ｉり、換言すれば一般に（２
”−］）未満の関係番こ選はれる。 １≦ｍ＜ｌ（二２１１−１）　　　・・・　（１）才だ
、第２の整数（ｉＪは第（２）式に示すよう番こ０以上
でありかつ第１の整数（ｍ）から１つ小さな値以下の関
係に選ばれる。 ０≦ｉ〈≦ｍ−１・・・　（２１ さら番こ、コントロール回路６３から除御回路６１゜６
２に与えられるパルス数には第（３）式に示すように０
以上でありかつガロア体（２）個を第１の整数（ｍ）で
割った値未謂の関係に選ばれる。 ２゜ ０≦ｋ〈−・・・　（３） 第７図はこの実施例の除算回路６１が例えばガ０ア体（
２）　で示される原始多項式Ｘ４＋Ｘ＋１　の場合の具
体的な回路図を示す。図において、除算回路６１は第７
図に示すようにコントロール回路６３からの１回のパル
スで従来の除算回路２２が第１の整数（ｍ）回のパルス
で除数（ａＪを根αで除算した結果１と同じになるよう
に構成される。 換言すれば１）フリップフロップ（以下］）　ＦＦと称
す）６１１は加算器６１５を介してループ系となり、加
算器６１８１こ接続される。Ｉ）　Ｉ”　Ｆ’　６１２
は加算器６１６を介してループ系となり、加算器６１５
．６１８１こ接続される。Ｉ）　ｌｉ’　Ｆ　６１３は
加算算器６１７を介してループ系となり、加算器６１５
゜６１６．６１８に接続される。ｌ）　１；　Ｆ６１４
は加算器６１５．６１６．６１７１こ接続される。Ｉ）
１１’　Ｆ６１１〜６１４はＩ）　Ｆ　Ｆ’　６１１か
ら順次に多項式の高次の係数が入力され、コントロール
回路６３からのパルスが並列的に各々入力される。毎に
多項−にの・寄−次−の係数−か−ら除算する。以下、
除肺回路６２では除算回路６１と同様１こ構成されるの
でその詳細な説明を省略するとともに、除算回路６１に
含まれる各回路１再１成の参照番号の１０の位の１を２
に置き換えて説明する。また、除算回路６５は従来の除
算回路６５は従来の除算回路（第３図参照）と同様（こ
構成される。 第８図はこの実施例の除算装置６ｏにおけるパルス入力
毎に対する除算回路６１，６２．６５の除算結果を図解
的に示す図である。 次に、第６図ないし第８図を参照してこの実施例の除算
装置６ｏの動作について説明する。今、除数ａ（例えば
α６＝　１１００’）および被除数ｂ（例えばα−１ｏ
ｏｏ）が第（１）式の関係を満足する（０≦ｍ＜１５　
）第１の整数（ｍ）の根αｍ（例えはα４）で各々除算
され、被除数ｂ（α３）を除数ａ（α）で除算された結
果根α１２（１１１１）を求める場合について述べる。 この場合は、除数ａ（α６＝１１００．ｌが入力端子１
３がら除算回路６１に入力され根α４で除算される。換
言すれば、除算回路６１は第８図に示すようにＩ）　Ｆ
　Ｆ　６１１に１　、　　Ｉ’）　　Ｆ　　Ｆ　　６　
１　２　　Ｈこ　１　、　　Ｉ）　　Ｆ　　Ｆ　　５　
１　３　　に　０　、１）ＦＦ６１４に０が入力され根
α４で除算される。同様に、除算回路６２は入力端子１
４から被除数ｂ（α３＝１０００）をＩ）　Ｆ　Ｆ　６
２１に１　、ｆ）　Ｆ　Ｆ　６２２に０、Ｄ　Ｆ　Ｆ　
６２３　ｉｎ　０１Ｄ　Ｆ　Ｆ　６２４　Ｉｎ　Ｏが入
力され根α　で除算される。また、除算回路６１゜６２
のＩ）　Ｆ　Ｆ　６１１〜６１４およびｌ）　ｉ−１？
６２１〜６２４にはコントロール回路６３から第（３）
式の関係を満足する（０≦ｋ〈４）個数のパルスが与え
られる。このため、コントロール回路６３から１回目の
パルスが除算回路６１＋こ入力されると、除算回路６１
は第７図から除数ａ（α）を第８図に示すように１回の
パルスで従来の除算回路２２が４回のパルスで除数（ａ
Ｊを根αで除算される結果と同じ根α（ＯｌｏｏＪを求
める。換言すれは、■）ＦＦ６１１は加算器６１５でｒ
）ＦＦ６１１の１．１）ＦＦ６１２（７）１、Ｉ）　ｌ
−’　Ｆ　５１３　（７，）　０　、オヨび１）Ｆ　Ｆ
　６１４のＯが加算されｍ　ｏ　ｄ　２の定義がら０と
なる。ｌ）　Ｆ　Ｆ　６１２は加算器６１６でＩ）ＦＦ
６１２の１、Ｄ　Ｉ＝”　Ｆ　６１３の０、およびｒ）
　ＦＦ　６１４の０が加算されｍ　ｏ　ｄ　２の定義か
ら１となる。ｒ）Ｆ　Ｆ６１３ハ加算器６１７テＩ）Ｆ
　Ｆ　６１３（７）（ｌヨヒＤＦＦ　６１４の０が加算
されｍｏｄ２の定義がら〇となる。Ｔ）　Ｆ　Ｆ　（、
ｌ　４は加算器６１８でＩ）　Ｆ　Ｆ　（ｉｌｌの１、
Ｄ　Ｆ　Ｆ　６１２の１、およびＯＦＦ６１’３の０が
加算されｍ０ｄ２の定義から０となる。 一方、除算回路６２はコントロール回路６３からの一回
のパルスで従来の除算回路２１が４回のパルスで被除数
（ｈ）を根αで除算した結果と同じ根α１４　（１００
１）を求める。 ところで、除算回路６１出力（α２）の根αの第２の整
数（ｉ）は２であることから第１２）式の関係（０≦ｉ
≦３）を満足している。このため、検出回路６４はコン
トロール回路６３に除算回路６１゜６２へのパルスの供
給を停止させる指令を与えるとともに、コントロール回
路６３に除算回路６５へ第２の整数１（２）に相当する
個数のパルスを供給させる指令を与える。その結果、除
算回路６５はコントロール回路６３から２回のパルスが
与えられる。従って、除算回路６５は第８図Ｅこ示すよ
うに従来の除算回路２１と同様に１回目のパルスで除算
回路６２出力の根α　を根αで除算し根α１３４ （１１０１）を求めるとともに、２回目のパルスで根α
１３を根αでさらに除算して根α１２（１１１１）を求
める。 このように、この実施例の除算装置６０番こよれば特に
次数Ｃｎ）が大きくなる程コントロール回路６３からの
パルス数が少なくて済み、除算時間を非常番こ短縮でき
る。例えば、除算装置ｍ６０において次数（ｎ）を８お
よび第１の整数（ｍ）を１６とすると、第２の整数（１
）が０以上でありかつ１５以下（０≦ｉ　≦１５）とな
るとともに、コントロール回路６３からのパルス数ｋが
０以上でありかつ１６未満（０≦にく１６）となるため
、全体の／Ｎ＋’ルス数は各回路へのロードパルス数を
除けば最大３０個となり、従来のパルス数２５５（−２
°−１）と比べると約−となる。 次に、乗算回路を用いて第６図の実施例と同様の効果を
得るその他の変形例について簡単に説明する。 第９図はこの実施例の除算回路６１に代用される乗算回
路９１の具体的な回路図を示す。第１の変形例としては
、除算回路６１．６２の代わりに乗数（ａ）および被乗
数（ｂ）を各々根α１で乗算する乗算回路９１．９２を
使用する方法である。この場合は、乗算回路９１が第９
図に示すように構成される。すなわち、Ｉ）　Ｆ　Ｆ　
９１１は加算器９１５を介してループ系となり、加算器
９１７．９１８に接続される。ＤＦＦ９１２は加算器９
１６を介してループ系となり、加算器９１５に接続され
る。 ＤＦＦ９１３．９１４はｒ）ＦＦ９１２と同様に各々の
加算器９１７．９１８を介してループ系となり、各々の
加算器９１６．９１７に接続される。 乗算回路９２は図示していないが乗算回路９１と同様に
ＤＦＦ９２１〜９２４および加算器９２５〜９２８が構
成される。なお、コントロール回路６３、検出回路６４
、および除算回路６５は第６図と同様に構成される。ま
た、第１の整数（ｍＪ、第２の整数（ｉ）、およびパル
ス数（ｋ）は第は）式〜第（３）式の関係に選ばれる。 第１０図はこの実施例の除算装置６０１こおけるパルス
入力毎に対する乗算回路９１．９２および除算回路６５
の結果を図解的に示す図である。 次に、第９図および第１０図を参照してこの実施例の除
算装置６０の動作について説明する。今、乗数ａ（α６
＝１１００Ｊおよび被乗数ｂ（α３−１０００）が各々
根α４で乗算され、根α１２（１１１１）が求められる
場合について述べる。乗数ａ（α６）および被乗数ｈ（
α３）はコントロール回路６３からのパルスが乗算回路
９１，９２１こ入力される毎に根α４と乗算される。こ
のため、乗算回路９１にパルスが１つ入力されると、乗
算回路９１は根α１０（０１１１）を求める。換言すれ
ば、Ｉ）　ｌ“’Ｆ９１１は加算器９１５でＤＦＦ９１
１の１およびＤＦＦ９１２の１が加算され０となる。Ｔ
）　Ｆ　Ｆ　９１２は加算器９１６でＤＦＦ９１２（７
）１およびｌ’）ＦＦ９１３（７）Ｏが加算され１とな
る。Ｄ　Ｆ　Ｆ　９１３　ハ加算器９１７でＩ）　Ｆ　
Ｆ　９１３のＯ，ＤＦＦ９１１の１、およびＤＦＦ９１
４のＯが加算され１となる。Ｉ）　Ｆ　Ｆ　９１４は加
算器９１８でＤ　Ｆ　Ｆｇ　１４のＯおよびＤ　Ｆ　Ｆ
　ｇ　１１の１が加算され１となる。 同様に、乗算回路９１．９２は乗算回路９１出力の第２
の整数（ｉ）が第（２）式の関係（０≦ｉ≦３）を満足
するまでパルスが供給され根α　と乗数ｉａｌおよび被
乗数（ｂ）とを乗算する。すなわち、乗算回路９１は３
回目のパルスで根α　（１００ＯＪを求める。このとき
、乗算回路９２出力の乗算結果は根α０（０００１〕で
ある。また、検出回路６４はコントロール回路６３に除
算回路６５へ３個のノＲルスを供給するよう番こ指令を
与える。このため、除算回路６５は乗算回路９２出力の
根α　を３同根αで除算し根α１２を求める。 る方法がある。この場合は、除算回路６１．６２に２回
のパルスが供給され、除算回路６１が根α１３を求める
ととも番こ、除算回路６２が根α１０を求める。このた
め、乗算回路９３は２回のパルスが供給され根α　を求
める。 第３の変形例としては、除算回路６１．６２の代わりに
第１の変形例で説明した乗算回路９１゜９２を使用する
とともに、除算回路６５の代わりに第２の変形例で説明
した乗算回路９３を使用する方法である。この場合は、
乗算回路９１．９２番こ２回のパルスが供給され、乗肺
回路９１が根α１４を求めるとともに、乗算回路９２が
根α１１を求める。このため、乗算回路９３は１回のパ
ルスが供給され根α】２を求める。 以上のよう（こ、この発明番こよれは、第１の演算数（
ａ）および第２の演算数（ｈ、ｌを同期的に第１のパル
スが入力される毎にガロア体（２）で示される次数Ｃｎ
）の原始多項式を調定する仮想的な根αの第１の整数（
ｍ）乗（αｍ）で演算し、第１の演算数（りと根α１で
演算したときの結果が根αの第２の整数ｆｉ１乗（αｉ
）Ｉこなったことに応じて、そのときの第２の演算数（
Ｉ））と根α１との演算結果を第２のパルスが入力され
る毎ζこ根αで第２の整数の絶対値（巨しに相当する回
数たけ演算することによって、安価でかつ簡単な回路構
成で、ガロア体（２ｎ）で示される次数（ｎ）が大きく
なっても除算回路規模の大形化を招くことなく、除御時
間を短縮できるという特有の効果が奏される。[FIG. 7] A diagram schematically showing the division results of the division circuits 21 and 22. Next, referring to FIGS. 2 to 5, the conventional division device 2 will be described.
The operation of 0 will be explained. Now, the dividend b (for example, α3
= 1000J is divided by the divisor a (for example α6-1100) to obtain the division result α''2 (IIIJ). In this case, the dividend b (α3 = 1000) is input from the input terminal 14 to the division circuit 21. In other words, the division circuit 21 inputs 1 to the DFF 211 as shown in FIG.
, l) F F 212 to 01 DFF213 to 0, D
O is input to F F 214. Similarly, division circuit 2
2 is the divisor a C (X - 1100) from the input terminal 13 D F F 221 E 1, 1 to DFF222, DF
0 is input to F223, I) 0 is input to F F 224. Furthermore, pulses are input from the control circuit 23 to the DFFs 211 to 214 and DFFs 221 to 224 of the division circuit 21.22. Therefore, the division circuit 21
．． 22 is the division result root α0 (OOOI
control circuit 2 until J is detected by detection circuit 24.
3, the divisor (ri) and the dividend (b) are divided by the root α.For example, the control circuit 2
When the first pulse from 3 is input to the division circuit 21,
The division circuit 21 shifts the dividend 1) (α3) as shown in Figure 5 from 0 of 1) F F 214 to D FF 211, and shifts 1 of 1) F F 211 to 1) F F
Shift to 212, T) 0 of FF212 D F F
Shift to 213, I) 0 of FF213 is adder 2
15 is added to O of D F F 214 and m o d
From the definition of 2, shift 0 to DF F 214 and get the root α2 (
0100). On the other hand, the division circuit 22 uses the divisor a(α6) at the first pulse.
As shown in FIG.
I) FF 221 1 to DFF 222
I) FF 222 1 to DFF 223
I) FF 223's 0 is added to the adder 225
]-) F F Added to 0 of 224 to make 0 I) F
Soften to F224 and find root α5 (0110). Similarly, the division circuits 21 and 22 divide the division result of the output of the division circuit 22 into the root α0 (0001) every time a pulse is applied.
Divide by the root α until . When the detection circuit 24 detects the root αO of the division result output from the division circuit 22, the control circuit 23 stops supplying pulses to the division circuits 21 and 22. That is, in this case, the pulse from the control circuit 23 is supplied to the division circuits 21 and 221 six times. Therefore, the division result of the output of the division circuit 22 becomes the root α0, and the division result of the output of the division circuit 21 becomes the root α12. Become. However, in the conventional division device 20, the general 1K Galois field (2
”, the index to which the primitive polynomial of degree (n) denoted by l belongs, in other words, the maximum (2°-1) is the same pulse dividing circuit 2.
1.22, and as the order (n) increases, the division time becomes longer. Therefore, in conventional division devices, as the order (n) increases, if the division time is shortened, the scale of the division circuit becomes large; -On the other hand, if the division circuit scale is decreased, the division time becomes longer. . Therefore, an object of the present invention is to create a circuit that is inexpensive and simple, and which reduces the division time without increasing the size of the division circuit even when the order Cn shown in the Galois field (2) increases. An object of the present invention is to provide a Galois field division device that can be shortened. In summary, the present invention can be summarized as follows: a first operation number (a) and a second operation number (a);
The first integer (m) of the virtual root α that satisfies the primitive polynomial of degree (n) represented by the Galois field (2n) each time the first pulse is input synchronously with the number of operations (hJ). squared (α1)
In response to the fact that the result of calculating the first operation number (a) with the root α1 is the second integer (i) power (αi) of the root α, the second The calculation result of the calculation number (bJ and the root α1 is calculated by the root α every time the second pulse is input)
The absolute value of the integer (the calculation is performed as many times as the integer). An embodiment of the present invention will be described below with reference to FIGS. 6 and 7. FIG. shows a block diagram of a division device 60 in a Galois field according to an embodiment of the present invention.
0 are connected as shown in FIG. More specifically,
A control circuit 63, which is an example of pulse generation and supply means, is connected to the division circuit 61, which is an example of the first calculation means, and the division circuit 62, which is an example of the second calculation means. A detection circuit 64 connected to a control circuit 63 is connected to the division circuit 61 . The division circuit 62 is connected to the division circuit 65', which is an example of the third arithmetic means, connected to the control circuit 63. The division circuit 61 divides the telephone number (aJ) to which the pulse is inputted by the first integer (m) power of the root α (αrn J). The control circuit 63 divides bJ by the root α1n.The control circuit 63 simultaneously and sequentially gives pulses to the division circuit 61 and 62i until the detection circuit 64th power (α bow is detected), and the detection circuit 64 divides the output of the division circuit 61. In response to the detection of the root α1, a number of pulses corresponding to the absolute value of the second integer (lilJ) is given to the division circuit 65.
The absolute value of the second integer from 3 (the number of pulses corresponding to IilJ) is divided by the output (-) of the division circuit 62 by the root α. The index (I) to which the primitive polynomial of degree (nl) is greater than or equal to 1 as shown in the figure and is represented by the Galois field (2n); in other words, generally (2n)
``-]) is selected. 1≦m<l(2211-1) ... (1) is the second integer (iJ is the number shown in equation (2)). The relationship is selected so that it is greater than or equal to 0 and less than or equal to a value one smaller than the first integer (m). 0≦i〈≦m-1... (21 Sarabanko, from the control circuit 63 to the control circuit 61゜6
The number of pulses given to 2 is 0 as shown in equation (3).
above, and the value of the Galois field (2) divided by the first integer (m) is selected as the relationship. 2゜0≦k〈-... (3) Fig. 7 shows that the division circuit 61 of this embodiment is, for example, a
2) A specific circuit diagram for the primitive polynomial X4+X+1 shown below is shown. In the figure, the division circuit 61 is the seventh
As shown in the figure, one pulse from the control circuit 63 causes the conventional division circuit 22 to generate a first integer number (m) of pulses so that the result of dividing aJ by the root α is the same as 1. In other words, 1) A flip-flop (hereinafter referred to as FF) 611 forms a loop system via an adder 615, and is connected to an adder 6181. I) I"F' 612
becomes a loop system via the adder 616, and the adder 615
．． 6181 are connected. I) li' F 613 becomes a loop system via an adder 617, and the adder 615
Connected to ゜616.618. l) 1; F614
are connected to adders 615, 616, and 6171. I)
11' F611 to 614 are inputted with high-order coefficients of the polynomial in sequence from I)FF' 611, and pulses from the control circuit 63 are inputted in parallel with each other. For each polynomial, it is divided from the coefficients of the order of -. below,
The lung deflation circuit 62 is composed of one circuit like the division circuit 61, so a detailed explanation thereof will be omitted.
Let's explain by replacing it with . Further, the conventional division circuit 65 has the same structure as the conventional division circuit (see FIG. 3). FIG. 8 shows the division circuit 61 for each pulse input in the division device 6o of this embodiment, 62.65 is a diagram schematically showing the result of division by 62.65.Next, the operation of the division device 6o of this embodiment will be explained with reference to FIGS. 1100') and dividend b (e.g. α-1o
oo) satisfies the relationship of equation (1) (0≦m<15
) The first integer (m) is divided by the root αm (for example, α4), and the dividend b (α3) is divided by the divisor a (α) to obtain the root α12 (1111). In this case, the divisor a (α6=1100.l is the input terminal 1
3 is input to the division circuit 61 and divided by the root α4. In other words, the division circuit 61 has I) F as shown in FIG.
F 611 to 1, I') F F 6
1 2 Hko 1, I) F F 5
1 3 is 0, 1) 0 is input to the FF 614 and divided by the root α4. Similarly, the division circuit 62 has input terminal 1
4 to dividend b (α3=1000) I) F F 6
1 in 21, f) F F 0 in 622, D F F
623 in 01D FF 624 In O is input and divided by the root α. In addition, the division circuit 61°62
I) F F 611-614 and l) i-1?
621 to 624 are connected from the control circuit 63 to the (3rd)
A number of pulses (0≦k<4) that satisfy the relationship shown in the equation are given. Therefore, when the first pulse is input from the control circuit 63 to the division circuit 61+, the division circuit 61+
As shown in FIG. 7, the conventional division circuit 22 calculates the divisor a(α) with one pulse as shown in FIG.
The same root α as the result of dividing J by the root α (obtains OlooJ. In other words, ■) FF611 is r
) FF611's 1.1) FF612 (7) 1, I) l
-' F 513 (7,) 0, Oyobi 1) F F
614 O's are added and becomes 0 according to the definition of m o d 2. l) FF 612 is adder 616 I) FF
612 of 1, D I=”F 613 of 0, and r)
0 of FF 614 is added and becomes 1 from the definition of m o d 2. r) F F613 Adder 617 Te I) F
F 613 (7) (l Yohi DFF 614 0 is added and the definition of mod2 becomes 〇.T) F F (,
l 4 is I) F F (1 of ill,
1 of DFF 612 and 0 of OFF61'3 are added and become 0 from the definition of m0d2. On the other hand, the division circuit 62 uses the same root α14 (100
Find 1). By the way, since the second integer (i) of the root α of the output (α2) of the division circuit 61 is 2, the relationship (0≦i
≦3). Therefore, the detection circuit 64 gives a command to the control circuit 63 to stop supplying pulses to the division circuits 61 and 62, and also causes the control circuit 63 to send the division circuit 65 a number of pulses corresponding to the second integer 1 (2). Gives a command to supply pulses. As a result, the division circuit 65 receives two pulses from the control circuit 63. Therefore, as shown in FIG. 8E, the division circuit 65 divides the root α of the output of the division circuit 62 by the root α with the first pulse, as shown in FIG. Root α at the second pulse
13 is further divided by the root α to obtain the root α12 (1111). As described above, in accordance with the division device 60 of this embodiment, the number of pulses from the control circuit 63 can be reduced as the order (Cn) becomes larger, and the division time can be shortened. For example, if the order (n) in the division device m60 is 8 and the first integer (m) is 16, then the second integer (1
) is greater than or equal to 0 and less than or equal to 15 (0≦i≦15), and the number of pulses k from the control circuit 63 is greater than or equal to 0 and less than 16 (0≦16), so that the overall / The number of N+' pulses is a maximum of 30 excluding the number of load pulses to each circuit, compared to the conventional number of pulses of 255 (-2
°-1), it becomes approximately -. Next, another modification example that uses a multiplication circuit to obtain the same effect as the embodiment shown in FIG. 6 will be briefly described. FIG. 9 shows a specific circuit diagram of a multiplication circuit 91 substituted for the division circuit 61 of this embodiment. A first modification is to use multiplication circuits 91.92 for multiplying the multiplier (a) and the multiplicand (b) by the root α1 in place of the division circuits 61.62. In this case, the multiplication circuit 91
It is configured as shown in the figure. That is, I) F F
911 becomes a loop system via an adder 915, and is connected to adders 917 and 918. DFF912 is adder 9
16 to form a loop system, and is connected to an adder 915. The DFFs 913 and 914 form a loop system via each adder 917 and 918, similar to the r) FF 912, and are connected to each adder 916 and 917. Although the multiplication circuit 92 is not shown, it includes DFFs 921 to 924 and adders 925 to 928 in the same way as the multiplication circuit 91. In addition, the control circuit 63 and the detection circuit 64
, and the division circuit 65 are constructed in the same manner as in FIG. Further, the first integer (mJ), the second integer (i), and the number of pulses (k) are selected to satisfy the relationships expressed by equations (1) to (3). FIG. 10 shows the multiplication circuits 91 and 92 and the division circuit 65 for each pulse input in the division device 601 of this embodiment.
It is a figure which shows the result graphically. Next, the operation of the division device 60 of this embodiment will be explained with reference to FIGS. 9 and 10. Now, multiplier a(α6
=1100J and the multiplicand b(α3-1000) are each multiplied by the root α4 to obtain the root α12 (1111). Multiplier a (α6) and multiplicand h (
α3) is multiplied by the root α4 every time a pulse from the control circuit 63 is input to the multiplication circuits 91 and 921. Therefore, when one pulse is input to the multiplication circuit 91, the multiplication circuit 91 calculates the root α10 (0111). In other words, I) l"'F911 is the adder 915 and DFF91
The 1 of 1 and the 1 of the DFF 912 are added to become 0. T
) F F 912 is an adder 916 and DFF 912 (7
)1 and l')FF913(7)O are added to become 1. D F F 913 I) F at adder 917
O of F 913, 1 of DFF911, and DFF91
The O of 4 is added to become 1. I) FF 914 is an adder 918 and O of DF Fg 14 and D FF
1 of g11 is added to become 1. Similarly, multiplier circuits 91 and 92 output the second output of multiplier circuit 91.
Pulses are supplied until the integer (i) of (i) satisfies the relationship (0≦i≦3) of equation (2), and the root α is multiplied by the multiplier ial and the multiplicand (b). That is, the multiplication circuit 91 has 3
The root α (100OJ) is determined by the second pulse. At this time, the multiplication result of the multiplier circuit 92 output is the root α0 (0001). The detection circuit 64 also sends the control circuit 63 to the division circuit 65 with three Norms. For this reason, the division circuit 65 divides the root α of the output of the multiplication circuit 92 by the same root α of 3 to find the root α12.In this case, the division circuit 61, 62 Two pulses are supplied to the divider circuit 61 to find the root α13, and then the divider circuit 62 finds the root α10.Therefore, the multiplier circuit 93 is supplied with two pulses to find the root α1. As a third modification, the multiplication circuits 91 and 92 described in the first modification are used instead of the division circuits 61 and 62, and the multiplication circuit described in the second modification is used instead of the division circuit 65. 93. In this case,
These two pulses are supplied to multiplier circuits 91 and 92, and the multiplier circuit 91 finds the root α14, and the multiplication circuit 92 finds the root α11. Therefore, the multiplication circuit 93 is supplied with one pulse and calculates the root α]2. As mentioned above, the number of this invention is the first operation number (
a) and the second arithmetic numbers (h, l) are synchronously calculated by the order Cn expressed by the Galois field (2) every time the first pulse is input.
) is the first integer of the virtual root α that adjusts the primitive polynomial of (
m) to the power (αm), and the result when calculating with the first operation number (ri and root α1) is the second integer fi1 power of the root α (αi
)I, depending on what happened, the second operation number at that time (
I)) and the root α1 by calculating the absolute value of the second integer at the root α every time the second pulse is input (an inexpensive and simple method). With the circuit configuration, even if the order (n) represented by the Galois field (2n) increases, the unique effect of reducing the control time without causing an increase in the size of the division circuit is achieved.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来のガロア体における除算装置１０のブロッ
ク図を示す。第２図は従来のその他のガロア体における
除算装置２０のブロック図を示す。 第３図は除算回路２１が例えばガロア体（２４）で示さ
れる原始多項式ｘ４−）　ｘ　−）−１の場合の具体的
な回路図を示す。第４図はガロア体（２４）で示される
原始多項式Ｘ’十Ｘ＋１の各元のコードを図解的に示す
図である。第５図は従来の除算装置２０におけるパルス
入力電番こ対する除算回路２１．２２の除算結果を図解
的に示す図である。第６図はこの発明の一実施例のガロ
ア体における除算装置６０のブロック図を示す。第７図
はこの実施例の除算回路６１が例えばガロア体（２）で
示される原始多項式！’＋Ｘ＋１の場合の具体的な回路
図を示す。 第８図はこの実施例の除算装置６０におけるパルス入力
毎に対する除算回路６１．６２．６５の除算結果を図解
約６こ示す図である。第９図はこの実施例の除算回路６
１に代用される乗算回路９１の具体的な回路図を示す。 第１０図はこの実施例の除算装＠６０におけるパルス入
力毎に対する乗算回路９１．９２および除算回路６５の
結果を図解的に示す図である。 図において、６１，６２．６５は除算回路、６３はコン
トロール回路、６４は検出回路を示す。 代理人　　葛　野　伯　−（外１名） 手続補正書　（自発） 特許庁長官殿 １、事件の表示　　　　特願昭　５６−１７９５２１号
２、発明の名称 ガロア体における除算装置 ３、補正をする者 （１） ５、補正の対象 明細書の特許請求の範囲の欄、発明の詳細な説明の欄お
よび図面の簡単な説明の欄 ６、補正の内容 （１）　特許請求の範囲を別紙のとおり。 （２）　明細書第６頁第１２行の［仮想的な根（α）で
」を「根（α）のべき乗で」に訂正する。 １８行、第２０行、第１２頁第１行、第２行、第７行、
第８行、第１３頁第９行、第１０行、第１２行、第１３
行、第１４頁第９行、第１１行、第１３行、第１６行、
第１５頁第１行、第１６頁第２行、第１７頁第９行、第
１１行、第１４行、第１７行、第１８頁第１行、第９行
、第１０行、第１９頁第４行、第５行、第６行、第１７
行、第１８行、第１９行、第２０頁第１９行、第２２頁
第２行、第６行、第７行、第１９行、第２３頁第１行、
第３行、第６行、第７行、第１１行、第１３行、第１４
行、第１６行、第２４頁第２行、第３２− 行、第５行、第１１行、第１３行、第１４行の「根」を
削除する。 〈４）　明細書第９頁第１０行、第１３頁第８行、第２
４頁第９行の「仮想的な根」を「根」に訂正する。 （５）　明細書第１５頁第７行の「（→２“−１）」を
「（−２″−１）」に訂正する。 （６）　明細書第１６頁第４行の「ｙＡ言すれば」を「
第７図ではｎ−４の場合のα４除算回路の例を示してい
る。」に訂正する。 （７）　明細書第１６頁第２０行の「従来の除算回路６
５は従来の除算回路」を「従来の除算回路」に訂正する
。 （８）　明細書筒２５頁第５行、第１４行の「場合の具
体的な」を［場合でかつｍ＝４としたときの」に訂正す
る。 以上 ３− ２、特許請求の範囲 （１）　ガロア体（２“）で示される次数（ｎ）の原始
多項式を満足すＬｌをαとし、前記ガロア体（２”）上
で演算する除算装置において、第１のａｌｉｉｖＩｉｌ
数（ａ）が入力されかつ第１のパルスが入力される毎に
根（α）の第１の整数（ｍ　）乗（αｍ）で前記第１の
演算数（ａ）を演算する第１の演算手段、 第２の演算数（ｂ）が入力されかつ前記第１のパルスが
入力される毎に根（α）の第１の整数（ｍ）乗（α１）
で前記第２の演算数（ｂ）を演算する第２の演算手段、 前記第１の演算手段出力における根（α）の第２の整数
（１）乗（α１　）になったことを検出する検出手段、 前記第２の演算手段出力が入力されかつ第２のパルスが
入力される毎に第２の演算手段出力を根する第３の演算
手段、および ４− 前記第１の演算数（ａ）が前記第１の演算手段に入力さ
れかつ前記第２の演算数（ｂ）が前記第２の演算手段に
入力された後、前配検出手段出ＪＪが導出されるまで第
１の演算手段ならびに第２の演算手段の各々に同期的に
前記第１のパルスを順次与え、検出手段出力が導出され
たことに応じて前記第２のパルスを前記第２の整数の絶
対１（＋１１）に相当すや個数だ（プ前配第３の演算手
段に与えるパルス発生供給手段を備え、 前記第１の整数（ｍ　）は、１以上でありかつ前記原始
多項式の属する指標未満の関係に選ばれ、前記第２の整
数（＋　）は、０１ス上でありかつ前記第１の整数（Ｉ
ｌｌ）から１つ小さな値以下の関係に選ばれ、 前記第１のパルスは、０以上でありかつ前記ガロア体（
２”　）個を前記第１の整数（ａ＋）で割った値未満の
関係に選ばれる、ガロア体における除算装置。 （２）　前記第１の演算手段は、前記第１の演算数（ａ
　）を除数としたときユ前記除数が入力されかつ前記第
１のパルスが入力される毎に根（α）の第１の整数（ｎ
＋）乗〈α“°）で除数を除算する第１の除算回路であ
り、 前記第２の演算手段は、前記第２の演算数（１１）を被
除数としたとき、前記被除数が入力されかつ前記第１の
パルスが入力される毎に根（α）の第１の整数（Ｉｎ）
乗（α″）で被除数を除算する第２の除算回路であり、 前記第３の演算手段は、前記第２の除算回路出力が入力
されかつ前記第２のパルスが入力される毎に根（α）で
第２の除算回路出力を除算する第３の除算回路である、
特許請求の範囲第（１２項記載のガロア体におＩＪる除
算装置。 （３）　前記第１の演算手段は、前記第１の演算数（ａ
　）を除数としたとき、前記除数が入力されかつ前記第
１のパルスが入力される毎に根（α）　　　　”の第１
の整数（ｍ　）乗（α″）と除数とを乗算する第１の乗
算回路であり、 前記第２の演算手段は、前記第２の演算数（ｂ）を被除
数としたとき工前記被除数が入力されかつ前記第１のパ
ルスが入力される毎に根（α）の第１の整数（１０）乗
（α″′）と被除数とを乗算する第２の乗算回路であり
、 前記第３の演算手段は、前記第２の乗算回路出力が入力
されかつ前記第２のパルスが入力される毎に根（α）で
第２の乗算回路出力を除算する第３の除算回路である、
特許請求の範囲第１１）項記載のガロア体にお番プる除
絆装置。 （４）　前記第３の演算手段は、前記第１の整□数Ｎ）
が前記第１の整数（Ｉｔ）より１つ小さな値以上であり
かつＯ以下のとき、前記第２のパルスが入力される毎に
前記第２の演算手段出力を根（α）で前記第２の整数の
絶対（ｉ（ｌｉｔ）に相当する回数だけ乗算する第３の
乗算回路である、特許請求の範囲第（２項または第（３
）項記載のガロア体における除算装置。 ７−FIG. 1 shows a block diagram of a conventional division device 10 in a Galois field. FIG. 2 shows a block diagram of another conventional division device 20 in a Galois field. FIG. 3 shows a specific circuit diagram in the case where the division circuit 21 is a primitive polynomial x4-) x-)-1 represented by a Galois field (24), for example. FIG. 4 is a diagram schematically showing the code of each element of the primitive polynomial X'x+1 expressed as a Galois field (24). FIG. 5 is a diagram schematically showing the division results of the division circuits 21 and 22 for the pulse input voltage number in the conventional division device 20. FIG. 6 shows a block diagram of a division device 60 in a Galois field according to an embodiment of the present invention. FIG. 7 shows that the division circuit 61 of this embodiment is a primitive polynomial represented by a Galois field (2), for example! A specific circuit diagram in the case of '+X+1 is shown. FIG. 8 is a diagram illustrating the division results of the division circuits 61, 62, and 65 for each pulse input in the division device 60 of this embodiment. FIG. 9 shows the division circuit 6 of this embodiment.
A specific circuit diagram of a multiplication circuit 91 substituted for 1 is shown. FIG. 10 is a diagram schematically showing the results of the multiplication circuits 91 and 92 and the division circuit 65 for each pulse input in the division device @60 of this embodiment. In the figure, 61, 62, and 65 are division circuits, 63 is a control circuit, and 64 is a detection circuit. Agent: Haku Kuzuno - (1 other person) Procedural amendment (voluntary) Commissioner of the Japan Patent Office 1, Indication of the case, Japanese Patent Application No. 179521/1982, Title of the invention: Dividing device in Galois font 3, Person making the amendment ( 1) 5. Scope of Claims, Detailed Description of the Invention, and Brief Description of Drawings in the Specification Subject to Amendment 6. Contents of the Amendment (1) The claims are as shown in the attached sheet. (2) In page 6, line 12 of the specification, ``by a virtual root (α)'' is corrected to ``by a power of the root (α)''. Line 18, line 20, page 12, line 1, line 2, line 7,
Line 8, page 13, line 9, line 10, line 12, line 13
line, page 14, line 9, line 11, line 13, line 16,
Page 15, line 1, page 16, line 2, page 17, line 9, line 11, line 14, line 17, page 18, line 1, line 9, line 10, line 19. Page 4th line, 5th line, 6th line, 17th line
line, line 18, line 19, page 20, line 19, page 22, line 2, line 6, line 7, line 19, page 23, line 1,
3rd row, 6th row, 7th row, 11th row, 13th row, 14th row
Delete the "root" in line, line 16, page 24, line 2, line 32-, line 5, line 11, line 13, and line 14. <4) Specification page 9, line 10, page 13, line 8, 2
Correct "virtual root" in line 9 of page 4 to "root." (5) "(→2"-1)" on page 15, line 7 of the specification is corrected to "(-2"-1)". (6) Change “yA to say” on page 16, line 4 of the specification to “
FIG. 7 shows an example of the α4 division circuit in the case of n-4. ” is corrected. (7) “Conventional division circuit 6” on page 16, line 20 of the specification
5 corrects "conventional division circuit" to "conventional division circuit." (8) Correct "specific case" in lines 5 and 14 on page 25 of the specification to "in the case and when m=4". Above 3-2, Claim (1) In a division device that operates on the Galois field (2"), where α is Ll that satisfies a primitive polynomial of degree (n) shown in the Galois field (2"). , the first alivIil
a first operation number (a) that calculates the first operation number (a) by multiplying the root (α) by a first integer (m) to the power (αm) each time the number (a) is input and the first pulse is input; calculation means, each time the second calculation number (b) is input and the first pulse is input, the root (α) is raised to the first integer (m) power (α1);
a second arithmetic means for calculating the second arithmetic number (b); detecting that the root (α) in the output of the first arithmetic means has reached the second integer (1) power (α1); a detection means, a third calculation means which takes the second calculation means output each time the second calculation means output is inputted and a second pulse is inputted, and 4- the first calculation number (a ) is input to the first calculation means and the second calculation number (b) is input to the second calculation means, the first calculation means continues until the front detection means output JJ is derived. and sequentially apply the first pulse synchronously to each of the second calculation means, and in response to the derivation of the detection means output, the second pulse is set to the absolute 1 (+11) of the second integer. The first integer (m) is selected such that the first integer (m) is greater than or equal to 1 and less than the index to which the primitive polynomial belongs. , the second integer (+) is on the 01th path and the first integer (I
ll), and the first pulse is greater than or equal to 0 and is in the Galois field (
2") divided by the first integer (a+). (2) The first calculation means is configured to divide the first calculation number (a
) as a divisor, the first integer (n
+) is a first division circuit that divides a divisor by the power <α“°), and the second calculation means is configured such that when the second calculation number (11) is a dividend, the dividend is input and The first integer (In) of the root (α) is input every time the first pulse is input.
It is a second division circuit that divides the dividend by the power (α″), and the third calculation means calculates the root ((α″) every time the output of the second division circuit is input and the second pulse is input. a third division circuit that divides the second division circuit output by α);
Claim No. (12) A division device in a Galois field according to claim 12. (3) The first calculation means is configured to calculate the first calculation number (a
) is a divisor, the first pulse of the root (α) '' is input every time the divisor is input and the first pulse is input.
is a first multiplication circuit that multiplies an integer (m) to the power (α″) of a divisor, and the second calculation means is configured such that when the second calculation number (b) is a dividend, a second multiplication circuit that multiplies the root (α) to the first integer (10) power (α″′) by the dividend every time the first pulse is input; The calculation means is a third division circuit that divides the second multiplication circuit output by a root (α) every time the second multiplication circuit output is input and the second pulse is input.
A bond removal device that operates on a Galois field according to claim 11). (4) The third calculation means is the first integer N)
is greater than or equal to a value one smaller than the first integer (It) and less than or equal to O, each time the second pulse is input, the output of the second calculation means is divided by the root (α) of the second Claim No. 2 or No.
) is the division device in the Galois field described in the section. 7-

Claims (3)

【特許請求の範囲】[Claims] （１）　ガロア体（２ｎ）で示される次数（ｎ）の原始
多項式を満足する仮想的な根をαとし、前記ガロロア体
（２ｎ）上で演算する除算装置において、第１の演算数
（ａ）が入力されかつ第１のパルスが入力される毎に根
（α）の第１の整数（ｍ）乗（／２１′ｒ′）で前記第
１の演算数（ａ）を演算する第１の演算手段、 第２の演算数（ｂ）が入力されかつ前記第１のパルスが
入力される毎に根（α）の第１の整数（ｍ）乗（αｒｎ
）で前記第２の演算数（ｂ）を演算する第２の演算手段
、 前記第１の演算手段出力における根（α）の第２の整数
（ｉ）乗（α怖になったことを検出する検出手段、 前記第２の演算手段出力が入力されかつ第２のパルスが
入力される毎に第２の演算手段出力を根（α）で根（α
）の第２の整数乗（α　）の第２の整数の絶対値（＋ｉ
＋）に相当する回数だけ演算する第３の演算手段、およ
び 前記第１の演算数（ａ）が前記第１の演算手段嘉こ入力
されかつ前記第２の演算数（ｔ））が前記第２の演算手
段番こ入力された後、前記検出手段出力が導出されるま
で第１の演算手段ならび薔こ第２の演算手段の各４番こ
同期的に前記第１のパルスを順次与え、検出手段出力が
導出されたこと番こ応じて前記第２のパルスを前記第３
の演算手段に前記第２の整数の絶対値（１１１）に相当
する個数だけ与えるパルス発生供給手段を備え、 前記第１の整数（ｍ）は、１以上でありかつ前記原始多
項式の属する指標未満の関係番こ選ばれ、前記第２の整
数（ｉ）は、０以上でありかつ前記第１の整数（ｍ）か
ら１つ小さな値以下の関係に選ばれ、 前記第１のパルスは、０以上でありかつ前記ガロア体（
２ｎ）個を前記第１の整数（ｍＪで割った値未満の関係
に選ばれる、ガロア体における除算装置。(1) In a division device that operates on the Galois field (2n), where α is a virtual root that satisfies a primitive polynomial of degree (n) shown in the Galois field (2n), the first operation number (a ) is input and each time a first pulse is input, the first operation number (a) is calculated by the root (α) to the first integer (m) power (/21'r'). calculation means, each time the second calculation number (b) is input and the first pulse is input, the root (α) is raised to the first integer (m) power (αrn
), a second calculation means for calculating the second calculation number (b); a detection means for detecting the output of the second calculation means by the root (α) every time the output of the second calculation means is input and the second pulse is input;
) to the second integer power (α ) to the second integer's absolute value (+i
+); and a third calculation means that calculates the number of times corresponding to After the second calculation means is inputted, the first pulse is sequentially applied synchronously to each of the first calculation means and the second calculation means until the output of the detection means is derived, The second pulse is applied to the third pulse in accordance with the number of the detection means output.
comprising means for generating and supplying pulses to the calculation means corresponding to the absolute value (111) of the second integer, the first integer (m) being greater than or equal to 1 and less than the index to which the primitive polynomial belongs. The second integer (i) is selected to be greater than or equal to 0 and less than or equal to a value one smaller than the first integer (m), and the first pulse is 0. and the Galois field (
2n) divided by the first integer (mJ); （２）前記第１の演算手段は、前記第１の演算数（ａＪ
を除数としたとき前記除数が入力されかつ前記第１のパ
ルスが入力される毎番こ根（α）の第１の整数（ｍ＞乗
（α０〕で除数を除算する第１の除算回路であり、 前記第２の演算手段は、前記第２の演算数（ｂ）を被除
数としたとき前記被除数が入力されかつ前記第１のパル
スが入力される毎に根（α）の第１の整数（ｍ）乗（α
１）で被除数を除算する第２の除算回路であり、 前記第３の演算手段は、前記第２の除算回路出力が入力
されかつ前記第２のパルスが入力される毎に根（α〕で
第２の除算回路出力を除算する第３の除算回路である、
特許請求の範囲第は）項記載のガロア体番こおける除算
装置。(2) The first calculation means is configured to calculate the first calculation number (aJ
is a divisor, a first division circuit divides the divisor by the first integer (m>power (α0)) of the root (α) every time the divisor is input and the first pulse is input. When the second calculation number (b) is a dividend, the second calculation means calculates the first integer of the root (α) every time the dividend is input and the first pulse is input. (m) power (α
1), and the third calculation means calculates the root (α) by the root (α) every time the output of the second division circuit is input and the second pulse is input. a third division circuit that divides the output of the second division circuit;
A division device using a Galois field number according to claim 1. （３）　　前記第１の演算手段は、前記第１の演算数（
２）を除数としたとき前記除数が入力されかつ前記第１
のパルスが入力される毎に根（α）の第１の整数Ｃｍ）
乗（αｍ）と除数とを乗算する第１の乗算回路であり、 前記第２の演算手段は、前記第２の演算数（ｂ）を被蹄
数としたとき前記被除数が入力されかつ前記第１のパル
スが入力される毎に根（α）の第１の整数（ｆｒｌＪ乗
（ｌシと被除数とを乗算する第２の乗算回路であり、 前記第３の演算手段は、前記第２の乗算回路出力が入力
されかつ前記第２のパルスが入力される毎に根（α）で
第２の乗算回路出力を除算する第３の除算回路である、
特許請求の範囲第１１２項記載のガロア体における除算
装置。 ＋４１　　前記第３の演算手段は、前記第２の整数ｍが
前記第１の整数（ｍ）よ６す１つ小さな値以上でありか
つ０以下のとき、前記第２のパルスが入力される毎番こ
前記第２の演算手段出力を根（αプで前記第２の整数の
絶対値（１１１）に相当する回数たけ乗算する第３の乗
算回路である、特許請求の範囲第１２）項または第（３
）項記載のガロア体における除算装置。(3) The first calculation means is configured to calculate the first calculation number (
2) is a divisor, the divisor is input and the first
The first integer Cm of the root (α) is input every time a pulse of
A first multiplication circuit that multiplies a power (αm) by a divisor, and the second calculation means receives the dividend when the second calculation number (b) is a hoof number, and a second multiplication circuit that multiplies the root (α) by a first integer (frlJ(l) and the dividend each time a pulse of 1 is input; a third division circuit that divides the second multiplication circuit output by the root (α) every time the multiplication circuit output is input and the second pulse is input;
A division device in a Galois field according to claim 112. +41 When the second integer m is a value smaller than the first integer (m) by 6 and is less than or equal to 0, the third arithmetic means calculates the value every time the second pulse is input. Claim 12, which is a third multiplication circuit that multiplies the output of the second arithmetic means by the root (α) a number of times corresponding to the absolute value (111) of the second integer; or 3rd (3rd
) is the division device in the Galois field described in the section.