JPS588023B2 - Quantization variation correction method - Google Patents

Description

【発明の詳細な説明】 本発明はアナログ信号を２値化する際の量子化変動を補
正する量子化変動補正方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a quantization fluctuation correction method for correcting quantization fluctuations when an analog signal is binarized.

ある原パターンをもとにその複写パターンを作製した場
合、該複写パターンが前記原パターンと完全に一致して
いるか否かを検査すべき必要がしばしば生ずる。When a copy pattern is produced based on an original pattern, it is often necessary to inspect whether the copy pattern completely matches the original pattern.

例えば、半導体集積回路（ＩＣ！）を製造する場合、集
積すべき回路の原パターンをＩＣマスクとして予め作製
し、該ＩＣマスクを通．して光あるいは電子ビームによ
り半導体基板上にその集積すべき回路のパターンを形成
するが、この場合、ＩＯマスクのパターンに欠陥がない
かどうかを検査することは重要なことである。For example, when manufacturing a semiconductor integrated circuit (IC!), the original pattern of the circuit to be integrated is prepared in advance as an IC mask, and the IC mask is passed through. A pattern of a circuit to be integrated is formed on a semiconductor substrate using light or an electron beam. In this case, it is important to inspect the pattern of the IO mask for defects.

この欠陥とは具体的に、残渣、ピンホール、欠けあるい
は突き出し等がある。Specifically, this defect includes a residue, a pinhole, a chip, or a protrusion.

いずれにしても、これらの欠陥パター中に存在すれば作
成された半導体の回路動作に何らかの支障を及ぼすこと
は明らかである。In any case, it is clear that if these defects exist in the pattern, they will cause some kind of trouble to the circuit operation of the manufactured semiconductor.

従来、これらの欠陥を見出すためのパターン検査方法と
して■並列比較法、■きず修正比較法、■レーザ比較法
かあった。Conventionally, the following pattern inspection methods have been used to detect these defects: (1) Parallel comparison method, (2) Flaw repair comparison method, and (2) Laser comparison method.

■の方法は複写パターンと原パターンとを並列に並べて
比較するものであるが、相互の位置関係がμ以下の高精
度で設定されなけれはならず且つまた両者を同時に走査
する際の相互の同期が完全でなければならないので操作
が難しいという欠点かあった。Method (2) compares the copied pattern and the original pattern by arranging them in parallel, but the mutual positional relationship must be set with a high precision of less than μ, and the mutual synchronization when scanning both at the same time is required. The disadvantage was that it was difficult to operate because it had to be perfect.

■の方法は複写パターンに対し欠陥をつぶすようなＢｄ
を与えて見かけ上の原パターンを創製し、この見かけ上
の原パターンと並列比較を行なうものであるが、ある大
きさ以上の欠陥を見出すことが困難（微小欠陥の発見の
みに有効）であるという欠点があった。The method of
This method creates an apparent original pattern by giving the following information and performs parallel comparison with this apparent original pattern, but it has the drawback that it is difficult to find defects larger than a certain size (it is effective only for discovering minute defects). Ta.

■の方法はパターンに照射されたレーザが該パターンの
境界部において回折を生ずることを利用し、この回折光
の伸びの方向が異常な方向を示しだとき欠陥を見出すも
のであるが、パターンの配列方向がランダムであるよう
なパターンに対しては適用不能であり、またレーザスポ
ット径が最小で２μ程度であるので１μ以下の欠陥を問
題とする大規模集積回路（ＬＳＩ）におけるパターン検
査に対しては適用困難であるという欠点があった。Method (2) utilizes the fact that a laser beam irradiated onto a pattern causes diffraction at the boundary of the pattern, and detects defects when the direction of elongation of this diffracted light shows an abnormal direction. It is not applicable to patterns whose arrangement direction is random, and the minimum laser spot diameter is about 2μ, so it is not suitable for pattern inspection in large-scale integrated circuits (LSI) where defects of 1μ or less are a problem. The disadvantage is that it is difficult to apply.

そこで本出願人は同時損出のパターン検査方法（１）に
より前記の諸欠点を排除可能とした。Therefore, the present applicant has made it possible to eliminate the above-mentioned drawbacks by using the simultaneous loss pattern inspection method (1).

これは検査すべきパターンが存在する領域の分布情報を
得、該分布情報から前記パターンの領域の輪郭部分を示
す輪郭情報を抽出し、該輪郭情報から前記パターンの領
域の輪郭部分において該輪郭部分を構成する線分の微分
係数が不連続となる変曲点を示す変曲点情報を抽出し、
該変曲情報と予め準備された正規の基準変曲点情報とを
比較することにより前記パターンに存在する欠陥を見出
すことを特徴とするものであり、ここにおいて二値化画
像情報を、パターンを走査する走査型電子顕微鏡と該走
査型電子顕微鏡からのアナログ信号を２値化する２値化
回路によって得、輪郭情報を、抽出し、さらに変曲点情
報を、抽出することを特徴とするものである。This obtains distribution information of a region where a pattern to be inspected exists, extracts contour information indicating the contour portion of the pattern region from the distribution information, and extracts contour information indicating the contour portion of the pattern region from the contour information. Extract inflection point information indicating the inflection point where the differential coefficient of the line segment composing is discontinuous,
The method is characterized in that defects existing in the pattern are found by comparing the inflection information with regular standard inflection point information prepared in advance. A scanning electron microscope that scans and an analog signal from the scanning electron microscope that is obtained by a binarization circuit that binarizes the analog signal, extracts contour information, and further extracts inflection point information. It is.

この様なパターン検査方法において、前記２値化回路は
前記アナログ信号を所定のスライスレベルで２値化する
が、このアナログ信号は電気的にノイズを多量に含み易
くまたパターンの境界部（輪郭部分）において波形にだ
れを生じ易い。In such a pattern inspection method, the binarization circuit binarizes the analog signal at a predetermined slice level, but this analog signal tends to contain a large amount of electrical noise, and ) tends to cause droop in the waveform.

このようなノイズだれを含むアナログ信号を２値化サン
プリングすると、パターンの輪郭部分において、１ビッ
ト又は数ビットの重子化誤りを生ずることがあり、実際
にはその輪郭部分に何ら前記の変曲点が存在しないにも
かかわらず変曲点が存在するものと誤判定し、従って誤
って欠陥有りと判断してしまうという問題があった。When analog signals containing such noise droop are binarized and sampled, a one-bit or several-bit multiplexing error may occur in the contour portion of the pattern, and in reality, there is no inflection point in the contour portion. There has been a problem in that it is erroneously determined that an inflection point exists even though it does not exist, and therefore it is erroneously determined that there is a defect.

従って本発明の目的は、前記の問題を解決し得る量子化
変動補正方式を提案することである。Therefore, an object of the present invention is to propose a quantization variation correction method that can solve the above-mentioned problems.

上記目的に従い本発明はアナログ信号を異なる２つのス
ライスレベルで２値化し、一方のスライスレベルを用い
て２値化された２値化信号と他方のスライスレベルを用
いて２値化された２値化信号との排他的論理和から量子
化変動可能信号を得、前記２つのスライスレベルの中間
のスライスレベルで前記アナログ信号を２値化して得た
ビット情報を前記量子化変動可能信号の発生により反転
して出力することを特徴とするものである。In accordance with the above object, the present invention binarizes an analog signal at two different slice levels, and creates a binary signal that is binarized using one slice level and a binary signal that is binarized using the other slice level. A quantized variable signal is obtained from an exclusive OR with the quantized variable signal, and the bit information obtained by binarizing the analog signal at a slice level intermediate between the two slice levels is generated by generating the quantized variable signal. The feature is that the output is inverted.

以下図面に従って本発明を説明する。The present invention will be explained below with reference to the drawings.

先ず、本願と同時提出のパターン検査方法について第１
図から第７図に亘って詳述する。First, let's talk about the pattern inspection method submitted at the same time as the main application.
This will be explained in detail with reference to FIGS.

第１図は、本願と同時提出のパターン検査方法を実施す
るための基本構成を示すブロック図である。FIG. 1 is a block diagram showing the basic configuration for implementing the pattern inspection method submitted at the same time as the present application.

本図において、１１は被パターン検査物例えば半導体マ
スクである。In this figure, 11 is an object to be pattern inspected, for example, a semiconductor mask.

被パターン検査物（以下単に検査物と略す）１１は走査
型電子顕微鏡１２内に置かれ電子ビームＥ−Ｂによる走
査を受ける。A pattern inspected object (hereinafter simply referred to as the inspected object) 11 is placed in a scanning electron microscope 12 and is scanned by an electron beam E-B.

図中１２−１は集束レンズであり電子ビームＥ・Ｂを集
束する。In the figure, 12-1 is a focusing lens that focuses the electron beams E and B.

また１２−２は偏向器であり電子ビームＥ−Ｂを左右前
後に偏向し走査を行なわしめる。Further, 12-2 is a deflector which deflects the electron beam E-B left and right and back and forth to perform scanning.

なお、この走査は余り大きな範囲に亘っては行なえない
ので、検査物１１の全面に亘って走査を行なうには、該
検査物１１を移動台１３−Ｘおよび１３−Ｙ上に載置し
、１回の走査が終了する毎にステップモータ１４−Ｘお
よび１４−ＹによりＸ方向およびＹ方向に順次ステップ
送りする。Note that this scanning cannot be performed over a very large area, so in order to scan the entire surface of the inspection object 11, the inspection object 11 is placed on the movable tables 13-X and 13-Y, Each time one scan is completed, step motors 14-X and 14-Y sequentially step feed in the X direction and Y direction.

１５は２次電子若しくは反射電子検知器であり、検査物
１１からの２次電子等を検知する。Reference numeral 15 denotes a secondary electron or reflected electron detector, which detects secondary electrons etc. from the inspection object 11.

この検知器１５からの検知電流は検査物１１の表面のパ
ターン材質に対応して変化する。The detection current from the detector 15 changes depending on the material of the pattern on the surface of the inspection object 11.

すなわち、検査物１１上において分布するパターン領域
の分布情報が、アナログ信号として前記検知電流より得
られる。That is, distribution information of the pattern area distributed on the inspection object 11 is obtained from the detection current as an analog signal.

検査物１１上におけるパターン領域の分布を示す分布情
報はアナログ信号Ｓａとして２値化回路１６に送出され
る。Distribution information indicating the distribution of pattern areas on the inspection object 11 is sent to the binarization circuit 16 as an analog signal Sa.

このアナログ信号Ｓａは微視的にアナログ的であるが、
巨視的にはパターンの有無を示すディジタル信号である
。Although this analog signal Sa is microscopically analog,
Macroscopically, it is a digital signal that indicates the presence or absence of a pattern.

然し、ノイズ、レベル変動等により後のディジタル処理
に都合の良いデイジタル信号として使用するには不十分
でありこの２値化回路１６により純正なディジタル信号
に変換する。However, due to noise, level fluctuations, etc., the signal is insufficient to be used as a digital signal convenient for later digital processing, so the binarization circuit 16 converts it into a pure digital signal.

この２値化のサンプリングは、パターンの最小線幅を数
個以上のディジタルパルスで表わし得るようなタイミン
グをもって行なわれる。This binarization sampling is performed at such timing that the minimum line width of the pattern can be represented by several or more digital pulses.

かくして、パターン領域に対応したデイジタル信号の分
布情報が得られる。In this way, distribution information of digital signals corresponding to the pattern area can be obtained.

この分布情報は、パターン領域が“１”、パターン外領
域が“０”として表わされており、この“１”、“０”
の変化点を取り出せばパターンの輪郭のみを抽出出来る
。This distribution information is expressed as “1” in the pattern area and “0” in the area outside the pattern, and these “1”, “0”
By extracting the changing points, only the outline of the pattern can be extracted.

図において、この抽出操作を行なうのが輪郭抽出回路１
７である。In the figure, the contour extraction circuit 1 performs this extraction operation.
It is 7.

すなわち輪郭抽出回路１７はパターンの分布情報（ディ
ジタル信号Ｓｄ）からパターンの輪郭情報を抽出し、輪
郭信号Ｓｒを送出する。That is, the contour extraction circuit 17 extracts pattern contour information from the pattern distribution information (digital signal Sd) and sends out a contour signal Sr.

この段階で、予め準備された正規の基準輪郭信号とその
輪郭信号Ｓｒとを比較すれば、欠陥の有無が見出せる。At this stage, by comparing the regular reference contour signal prepared in advance with the contour signal Sr, the presence or absence of a defect can be found.

然し、この段階では、比較すべき情報量が膨大であるた
め、能率の良いパターン検査を実施し得ない。However, at this stage, the amount of information to be compared is enormous, so efficient pattern inspection cannot be performed.

そこで、前記輪郭信号Ｓｒから特徴部分のみを抽出し、
この抽出された特徴部分と予め準備された正規の基準特
徴部分とを比較すれば、比較すべき情報量は激減し、能
率良く欠陥が見出せる。Therefore, only the characteristic part is extracted from the contour signal Sr,
By comparing this extracted characteristic portion with a regular reference characteristic portion prepared in advance, the amount of information to be compared is drastically reduced and defects can be found efficiently.

ここで言う特徴部分とは変曲点のことであり、この変曲
点とは輪郭線分の微分係数が不連続となる点を意味する
。The characteristic portion referred to here refers to an inflection point, and this inflection point means a point where the differential coefficient of a contour line segment becomes discontinuous.

図において１８が変曲点抽出回路であり、輪郭信号Ｓｒ
が有する輪郭情報より前記の変曲点を抽出する。In the figure, 18 is an inflection point extraction circuit, and the contour signal Sr
The above-mentioned inflection point is extracted from the contour information possessed by.

変曲点抽出回路１８からの変曲点信号ｓｈは比較回路に
入力され、予め準備された正規の基準変曲点との比較が
行なわれる。The inflection point signal sh from the inflection point extraction circuit 18 is input to a comparison circuit, and is compared with a regular reference inflection point prepared in advance.

この比較の結果異常な変曲点が発見されれば、これがす
なわちパターンに含まれる若しくはパターン近接して現
われる欠陥である。If an abnormal inflection point is found as a result of this comparison, this is a defect included in the pattern or appearing near the pattern.

以上同時提出のパターン検査方法の原理的な説明を行な
ったので、さらに具体的な動作ならびに回路構成につい
て述べる。Having explained the principle of the simultaneously submitted pattern inspection method above, we will now discuss the specific operation and circuit configuration.

説明の都合上、検査物１１上において、電子ビームＥ・
Ｂによるある一回の走査領域内に第２図に示す如きパタ
ーンが存在しているものと仮定する。For convenience of explanation, the electron beam E.
It is assumed that a pattern as shown in FIG. 2 exists within the area scanned once by B.

第２図において、ハツチング部分２１はある任意のパタ
ーンを示し、点線２２内は一回の走査領域を示す。In FIG. 2, a hatched portion 21 indicates a certain arbitrary pattern, and a dotted line 22 indicates a single scan area.

電子ビームＥ−Ｂ（第１図）による走査が矢印Ｌ１，Ｌ
２・・・と進むとき、検知器１５を介してアナログ信号
Ｓａ（第１図）が順次送出され、例えば矢印Ｌ ｎの走
査時には、第３図Ａに示すアナログ信号Ｓａが得られる
。Scanning by electron beam E-B (Fig. 1) is indicated by arrows L1 and L.
2..., the analog signal Sa (FIG. 1) is sequentially sent out via the detector 15. For example, when scanning arrow Ln, the analog signal Sa shown in FIG. 3A is obtained.

さらに２値化回路１６（第１図）においてあるスライス
レベルＴ（第３図ＡのＴ参照）で２値化されたディジタ
ル信号ｓａ（第１図）Ｕ第３図Ｂ７）Ｓｄで表わされる
。Furthermore, it is represented by a digital signal sa (FIG. 1) U (B7) Sd in FIG. 3 which is binarized at a certain slice level T (see T in FIG. 3A) in the binarization circuit 16 (FIG. 1).

第３図ＡおよびＢの波形図は、第２図の矢印Ｌｎにおけ
る走査についてのみ示したものであり、同様の操作はＬ
１，Ｌ２・・・について値次行なわれている。The waveform diagrams in FIGS. 3A and 3B show only the scanning at arrow Ln in FIG.
1, L2, . . .

そしてＬ１，Ｌ２・・・の走査で順次得られたディジタ
ル信号Ｓｄ１，Ｓｄ２・・・は、輪郭抽出回路１７（第
１図）に入力される。The digital signals Sd1, Sd2, . . . sequentially obtained by scanning L1, L2, . . . are input to the contour extraction circuit 17 (FIG. 1).

第４Ａ図はこの輪郭抽出回路１１の基本ブロックを表わ
す図であり、図中４１はシフトレジスタ、４２は輪郭抽
出論理回路である。FIG. 4A is a diagram showing the basic blocks of this contour extraction circuit 11, in which 41 is a shift register and 42 is a contour extraction logic circuit.

シフトレジスタ４１は第４Ｂ図に示す如く３個のシフト
レジスタ４１−Ｔ， ４１−ＩＩ，および４１？ＩＩ
を縦続接続したものからなる。The shift register 41 includes three shift registers 41-T, 41-II, and 41? as shown in FIG. 4B. II
Consists of cascaded connections.

シフトレジスタ４１−Ｌ ４１−ｎ，４１−ｍはいずれ
もＮビットのシフトレジスタ（Ｎは第２図の走査幅Ｗと
分解能から定まる一定値）からなり、共通にシフトクロ
ックＯＬが印加される。The shift registers 41-L 41-n and 41-m are both N-bit shift registers (N is a constant value determined from the scanning width W and resolution in FIG. 2), and are commonly applied with a shift clock OL.

先ず、２値化回路１６（第１図）からのディジタル信号
Ｓｄのうち第１走査Ｌ１（第２図）におけるディジタル
信号Ｓｄが、順次シフトレジスタ４１−■にシフトしな
がらストアされる。First, among the digital signals Sd from the binarization circuit 16 (FIG. 1), the digital signals Sd in the first scan L1 (FIG. 2) are sequentially shifted and stored in the shift register 41-2.

第１走査Ｌ１（第２図）が終了したとき第２走査Ｌ２（
第２図）が始まり、これに対応するディジタル信号Ｓｄ
２が同じくシフトレジスタ４１−■にストアされる。When the first scan L1 (Fig. 2) is completed, the second scan L2 (
(Fig. 2) begins, and the corresponding digital signal Sd
2 is similarly stored in the shift register 41-■.

このとき、シフトレジスタ４１−Ｉをオーバーフローし
たデイジタル信号Ｓｄ１は次段のシフトレジスタ４１一
■に送られていく。At this time, the digital signal Sd1 that overflowed the shift register 41-I is sent to the next stage shift register 41-I.

従って第３走査Ｌ３（第２図）によるデイジタル信号Ｓ
ｄ３がシフトレジスタ４１−■に入力されるとき、ディ
ジタル信号Ｓｄ１はシフトレジスタ４１−■にストアさ
れ始め、デイジタル信号Ｓｄ２はシフトレジスタ４１一
ｎにストアされ始める。Therefore, the digital signal S by the third scan L3 (FIG. 2)
When d3 is input to the shift register 41-2, the digital signal Sd1 begins to be stored in the shift register 41-2, and the digital signal Sd2 begins to be stored in the shift register 41-n.

そして、以下第４走査、第５走査・・・第ｎ走査・・・
に亘って同様の操作を繰り返す。Then, the fourth scan, the fifth scan, the nth scan, etc.
Repeat the same operation.

ここで、シフトレジスタ４１−Ｌ４１−■，４１−■の
各々の末尾３ビットで構成される３×３のマスク４３に
注目する。Here, attention is paid to the 3×3 mask 43 made up of the last three bits of each of the shift registers 41-L41-■ and 41-■.

３×３のマスク４３はａ１，ａ２・・・ａ８のビットセ
ルおよびこれらによって包囲される＊のビットセルで構
成される。The 3×3 mask 43 is composed of bit cells a1, a2 . . . a8 and * bit cells surrounded by these bit cells.

この３×３マスク４３はパターンの観察窓とも言うべき
ものであり、シフトクロックＯＬが歩進するのに同期し
て、第２図の走査領域２２内を見かけ上、走査して行く
ことになる。This 3×3 mask 43 can also be called a pattern observation window, and it apparently scans the scanning area 22 in FIG. 2 in synchronization with the advancement of the shift clock OL. .

第２図中の４３は前記の３×３マスクである。43 in FIG. 2 is the aforementioned 3×3 mask.

かくして、第４Ｂ図のマスク４３内には、走査領域２２
（第２図）内の全てのパターン情報がシーケンシャルに
現われることになる。Thus, within mask 43 of FIG. 4B, scan area 22 is
All the pattern information in (Fig. 2) will appear sequentially.

例えば、第５図において、マスク４３がパターン２Ｎ第
２図のパターンに同じ）に対し見かけ上Ａの位置にある
ものとすると、シフトレジスタのマスク４３に対応する
ビットセルは第６図Ａのような“１”のみのビットパタ
ーンとなり、同様にマスク４３がパターン２１に対し見
かけ上Ｂ，０およびＤの位置にあるものとすると第６図
、Ｂ，ＣおよびＤのような“１”“０”のビットパター
ンとなる。For example, in FIG. 5, if mask 43 is apparently at position A with respect to pattern 2N (same as the pattern in FIG. If the mask 43 is assumed to be at the apparent positions B, 0 and D with respect to the pattern 21, the bit pattern will be "1" only, and "1" and "0" as shown in FIG. 6, B, C and D. becomes the bit pattern.

第５図および第６図の説明から明らかな如く、マスク４
３がパターン２１の輪郭部分に位置するとき、シフトレ
ジスタのマスク４３に対応するビットセルは“１”およ
び“０”を同時に含むビットパターンを呈する。As is clear from the explanation of FIGS. 5 and 6, the mask 4
3 is located at the outline of the pattern 21, the bit cell corresponding to the mask 43 of the shift register exhibits a bit pattern containing "1" and "0" at the same time.

ここで、マスク４３として形成されるパターンの観察窓
の中心を、ビットセル＊に定めると、該ビットセル＊が
“１”である場合にその周囲のビットセルａ１ 、
ａ３ 、 ａ５およびａ７を見たとき、もしこれらの
ビットセルのいずれか１つに“０”が含まれていれば、
該ビットセル＊はパターン２１の輪郭部分に位置してい
ることを認知す．ることか出来る。Here, if the center of the observation window of the pattern formed as the mask 43 is set at the bit cell *, when the bit cell * is "1", the surrounding bit cells a1,
When looking at a3, a5 and a7, if any one of these bit cells contains “0”,
It is recognized that the bit cell * is located at the outline of the pattern 21. I can do it.

ビットセル■が“１”であるときにその周囲のビットセ
ルａ１ 、 ａ３ 、 ａ５ 、ａ７に“０”を含
むものがあるか否かを検出するのが第４Ａ図の輪郭抽出
論理回路４２であり、第４Ｃ図にその具体的な構成を示
す。When the bit cell ■ is "1", the contour extraction logic circuit 42 in FIG. 4A detects whether or not the surrounding bit cells a1, a3, a5, and a7 contain "0". FIG. 4C shows its specific configuration.

第４Ｃ図において、ａｌ 、 ａ３ ，ａ５ 、
ａ７および＊は第４Ｂ図の対応するビットセルの入力で
あり、ａ１〜ａ７のいずれか１つに“０゛が含まれると
きナンド４４の出力は“１”であり、このときが“１”
であればアンド４５の出力は“１”となり輪郭信号Ｓｒ
として“１”を送出することになる。In FIG. 4C, al, a3, a5,
a7 and * are the inputs of the corresponding bit cells in FIG. 4B, and when any one of a1 to a7 contains "0", the output of the NAND 44 is "1";
If so, the output of AND45 becomes “1” and the contour signal Sr
As a result, "1" will be sent.

かくして、輪郭抽出信号Ｓｒが、シフトクロックＯＬに
同期してシーケンシャルに送出される。Thus, the contour extraction signal Sr is sent out sequentially in synchronization with the shift clock OL.

この輪郭信号Ｓｒを走査に同期してプロットしたとすれ
ば、パターン２１（第２図）の場合第７図の如くなる。If this contour signal Sr is plotted in synchronization with scanning, the pattern 21 (FIG. 2) will be as shown in FIG. 7.

ただし実際の回路上ではこのようなプロットは行なって
いない。However, such plotting is not performed on the actual circuit.

既に述べた変曲点とは、第７図のパターンにおいて各線
分の微分係数が不連続になる点であり、図中における○
印７１−１．７２−２．７３−３・・・７１−８が変曲
点である。The already mentioned inflection point is the point where the differential coefficient of each line segment becomes discontinuous in the pattern of Fig. 7, and the ○ in the figure
Marks 71-1.72-2.73-3...71-8 are inflection points.

もしパターンに、欠陥である欠け７２が存在したとすれ
ば、変曲点はさらに増加し、７２一Ｌ ７２−２．７２
−３．７２−４か増加した変曲点である。If there is a defective chip 72 in the pattern, the number of inflection points will further increase, and 72-L 72-2.72
-3.72-4 is an increased inflection point.

また、欠陥として突き出し７３が存在したとすれば、７
３−１ ．７３−２ ，７３−３ ． ７ ３−４なる
変曲点が、予め準備された正規の基準変曲点にさらにつ
け加えられることになる。Also, if protrusion 73 exists as a defect, 7
3-1. 73-2, 73-3. An inflection point 73-4 is further added to the regular reference inflection points prepared in advance.

この増加した僅かな数の変曲点を見出すのみで欠陥が見
出される。Defects are found only by finding this increased number of inflection points.

第７図に示した各種の変曲点は、前述したマスクと同様
のマスクにより抽出し得るが本発明と関連がないので説
明を省略する。The various inflection points shown in FIG. 7 can be extracted using a mask similar to the mask described above, but their explanation will be omitted since they are not related to the present invention.

上述したパターン検査方法のうち、本発明は特に２値化
回路１６（第１図）について述べるものである。Among the pattern inspection methods described above, the present invention particularly describes the binarization circuit 16 (FIG. 1).

２値化回路１６へ印加されるアナログ信号Ｓａ（第１図
および第３図Ａ参照）は検知器１５（第１図）から得ら
れるものであり、多量のノイズを含むと共に、パターン
の輪郭部分においてだれを生じ易い。The analog signal Sa (see FIGS. 1 and 3A) applied to the binarization circuit 16 is obtained from the detector 15 (FIG. 1), and contains a large amount of noise and the outline of the pattern. It is easy to cause sores.

このため、第３図Ａに示すスライスレベルＴによって該
アナログ信号Ｓａを２値化し且つサンプリングする際、
同図の領域■１，■２，■３，■４では正確な量子化が
行なえないことが予想される。Therefore, when the analog signal Sa is binarized and sampled by the slice level T shown in FIG. 3A,
It is expected that accurate quantization cannot be performed in areas ■1, ■2, ■3, and ■4 in the figure.

このため、１ピット相当のサンプリング化デイジタル信
号Ｓｄ（第３図Ｂ参照）が欠けてしまったりあるいは不
必要に出力されてしまったりする。For this reason, the sampled digital signal Sd (see FIG. 3B) corresponding to one pit may be missing or may be outputted unnecessarily.

この不安定なビットは後の工程で誤まって変曲点とみな
され、正確な欠陥検出が行なえなくなる。This unstable bit is erroneously regarded as an inflection point in a later process, making accurate defect detection impossible.

そこで本発明は第１図の回路内に、前述の誤まった変曲
点を消去するための量子化変動補正回路（以下単に補正
回路と略す）を挿入する。Therefore, the present invention inserts a quantization fluctuation correction circuit (hereinafter simply referred to as a correction circuit) in order to eliminate the above-mentioned erroneous inflection point in the circuit shown in FIG.

第８図は第１図のブロックに本発明の補正回路を挿入し
た状態を示すブロック図である。FIG. 8 is a block diagram showing a state in which the correction circuit of the present invention is inserted into the block of FIG. 1.

本図中、８１が補正回路である。In this figure, 81 is a correction circuit.

補正回路８１の詳細を述べる前に、原理的な説明を行な
う。Before describing the details of the correction circuit 81, the principle will be explained.

補正回路８１は検知器１５からのアナログ信号Ｓａを入
力として、二つのスライスレベルで２値化しその排他的
論理和を取ることにより量子化変動可能領域を抽出する
。The correction circuit 81 inputs the analog signal Sa from the detector 15, binarizes it at two slice levels, and extracts the quantization variable region by taking the exclusive OR.

一方、前記二つのスライスレベルの中間の強度を有する
スライスレベルで前記アナログ信号を２値化し、前記量
子化変動可能信号を第１０図に示す如きシフトレジスタ
マトリックスに一時記憶させてゆく。On the other hand, the analog signal is binarized at a slice level having an intermediate intensity between the two slice levels, and the quantized variable signal is temporarily stored in a shift register matrix as shown in FIG.

ここでパターン２値化信号を記憶するシフトレジスタマ
トリックスの末尾３×３の領域で２値化パターンの１ビ
ット程度の凹凸を検出し、そのビットが量子化変動ビッ
トの場合その凹凸をなすビットの信号を反転する。Here, irregularities of about 1 bit in the binary pattern are detected in the last 3×3 area of the shift register matrix that stores the pattern binary signal, and if the bit is a quantization fluctuation bit, the bit that makes up the irregularity is Invert the signal.

この様にして得られた量子化変動信号が次段のシフトレ
ジスタマトリックスに一時記憶される。The quantization fluctuation signal obtained in this manner is temporarily stored in the shift register matrix of the next stage.

具体例で示すと、第４Ｂ図の３×３マスク４３において
、例えば第９図ＡｔたはＢに示すビットパターンが現わ
れたとき、ビットセル＊は１ビットの凹凸又はパターン
の角を示す。To give a specific example, when the bit pattern shown in FIG. 9 At or B appears in the 3×3 mask 43 of FIG. 4B, the bit cell * indicates a 1-bit unevenness or a corner of the pattern.

このことは一般に論理式 で表わされる。This generally means that the logical expression It is expressed as

ただし■は排他的論理和、×は論理積を意味する。However, ■ means exclusive OR, and × means logical product.

つまり、ビットセル黄とａ とか異符号であり（ｆ■
． ＝（（ １ ｂｌ ）、且つａ．と対向するａ
とビットセルとが異符号ｉ＋４ （■■ ＝＝＝： ｔｔ ｔ ｂ％ ）のとき（
１）式は論理レベｉ＋４ ル“１”となり、先ずビットセル＊が１ビットの凹凸な
いしパターンにある角であることが分る。In other words, bit cell yellow and a have different signs (f■
．． = (( 1 bl ), and a facing a.
When and the bit cell have different signs i+4 (■■ ===: tt t b%) (
1) The formula becomes logic level i+4 ``1'', and it is first understood that the bit cell * is a corner of a 1-bit unevenness or pattern.

次にビットセル＊が量子化変可能ビットか否かを検査す
る。Next, it is checked whether the bit cell * is a quantization variable bit.

このため、ビットセル■が量子化変動発生可能性領域に
あるか否かを検査する。For this reason, it is checked whether the bit cell (2) is in the quantization fluctuation possibility region.

量子化変動発生可能性領域てあるか否かの情報をｂとす
れぱ、論理式 により、（１）式で検出された１ビットの凹凸あるいは
パターン角が真正であるか否かの条件を加えることが出
来る。Let b be the information on whether or not there is a quantization fluctuation possibility region, and add a condition on whether the 1-bit unevenness or pattern angle detected in equation (1) is true using the logical formula. I can do it.

ただし、ｂ＝“１”のときビットセル■が量子化変動発
生可能領域にあり、ｂ＝“０”のときこの領域にないも
のとする。However, it is assumed that when b="1", the bit cell (2) is in the region where quantization fluctuation can occur, and when b="0", it is not in this region.

ここで（２）式が満足され出力が“１”の場合、■を反
転させ、（２）式が満足されないで出力が“０”の場合
を反転せず、出力させることか必要である。Here, if equation (2) is satisfied and the output is "1", it is necessary to invert (2), and if equation (2) is not satisfied and the output is "0", it is necessary to output without inverting.

この論理は、（２）式で得られる論理出力と＊の排他的
論理和を取ることにより得られる。This logic is obtained by taking the exclusive OR of the logical output obtained from equation (2) and *.

この論理式を（３）に示す。This logical formula is shown in (3).

この式により量子化変動補正を行いうる。Quantization variation correction can be performed using this equation.

第１０図は、上述した動作を実施する補正回路８１（第
８図）の一例を示すブロック図である。FIG. 10 is a block diagram showing an example of the correction circuit 81 (FIG. 8) that performs the above-described operation.

本図において、１１０は前述した情報ｂを得るための量
子化変動発生可能領域検出部、１２０は、第１図の２値
化パターンの量子化変動補正回洛で上記（３）式の論理
演算を実行する。In this figure, 110 is a quantization variation possible area detection unit for obtaining the information b mentioned above, and 120 is a quantization variation correction circuit for the binarization pattern of FIG. Execute.

先ず量子化変動発生可能領域検出部１１０について説明
する。First, the quantization variation possible region detecting section 110 will be explained.

第１１図の波形図を参照すると、第１１図Ａにおいて本
来のスライスレベルＴによる２値化信号は、第１１図Ａ
の様である。Referring to the waveform diagram of FIG. 11, the binarized signal at the original slice level T in FIG. 11A is
It looks like this.

このスライスレベルＴに対し第１のスライスレベルＴ１
および第２のスライスレベルＴ２を設定すると、これ
らによる２値化信号は第１１図ＢおよびＣのＣ，および
Ｃ２の様になる。For this slice level T, the first slice level T1
When the second slice level T2 and the second slice level T2 are set, the resulting binary signals become as shown in C and C2 in FIG. 11B and C.

ここで、２値信号Ｃ１ およびＣ２の排他的論理和をと
ると、これが論理“１”となる領域（■１，■２，■３
，■４）が量子化変動発生可能領域である。Here, if we take the exclusive OR of the binary signals C1 and C2, this becomes the area where the logic is "1" (■1, ■2, ■3
, ■4) is the region where quantization fluctuation can occur.

第１０図の検出部１１０において、１１１は、スライス
レペルＴ１ を有する第１の２値化回路、１１２はスラ
イスレベルＴ２を有する第２の２値化回路でそれそれ前
述の２値化信号Ｃ１ およびＣ２を出力する。In the detection unit 110 shown in FIG. 10, 111 is a first binarization circuit having a slice level T1, 112 is a second binarization circuit having a slice level T2, and the above-mentioned binarization signal C1 and Output C2.

１１３はイクスクルーシブオア回路であり、前述したＣ
１ およびＣ２の排他的論理和をとる。113 is an exclusive OR circuit, and the above-mentioned C
Take the exclusive OR of 1 and C2.

従ってイクスクルーシブオア回路１１３の出力Ｂ（第１
１図Ｄ参照）が、量子化変動発生可能領域にあるか否か
を示す。Therefore, the output B (first
(see Figure 1D) is in the region where quantization fluctuations can occur.

出力Ｂはさらにシフトレジスタ１１４に入力さわ、その
シフトクロックは第４Ａおよび第４Ｂ図に示したシフト
クロツクＣＬと同一である。Output B is further input to shift register 114, whose shift clock is the same as shift clock CL shown in FIGS. 4A and 4B.

また該シフトレジスタ１１４は、第４Ｂ図に示したシフ
トレジスタ４１−■および４１−ＩＩＩと全く同一構成
のシフトレジスタ４１−Ｉ’および４ １−■’を同じ
く縦属接続したものからなる。Further, the shift register 114 is composed of shift registers 41-I' and 41-■', which have exactly the same configuration as the shift registers 41-■ and 41-III shown in FIG. 4B, and are also vertically connected.

ここで注意すべきことはシフトレジスタ４１−■’のビ
ットセルｂが３×３マスク４３の中心ビットセル＊に対
応することである。What should be noted here is that the bit cell b of the shift register 41-■' corresponds to the center bit cell * of the 3×3 mask 43.

従ってシフトレジスタ４１一■′は一つの遅延素子と考
えることが出きる。Therefore, the shift registers 41-1' can be considered as one delay element.

このビットセルｂの情報はビットセル＊が前述した量子
化変動発生可能領域にあるか否かを示す情報ｂである（
上記（２）および（３）式のｂに同じ）。The information of this bit cell b is information b indicating whether or not the bit cell * is in the above-mentioned region where quantization fluctuation can occur (
Same as b in formulas (2) and (3) above).

かくして検出部１１０からは情報ｂが得られる。In this way, information b is obtained from the detection unit 110.

一方、論理演算部１２０は上記（３）式の論理演算を行
なう。On the other hand, the logic operation section 120 performs the logic operation of the above equation (3).

上記（３）式との対応において、イクスクルーシブ・オ
ア回路群１２１は、輪郭抽出回路１７（第４Ｂ図、第８
図）からのビットセルａ１、ａ２・・・ａ８に関するビ
ット情報およびビットセル■に関する情報を入力として
（３）式における（■■ａ ）および（黄■ａ ）
なる演算を行なう。In correspondence with the above equation (3), the exclusive OR circuit group 121 is connected to the contour extraction circuit 17 (FIG. 4B,
(■■a) and (yellow ■a) in equation (3) by inputting the bit information regarding bit cells a1, a2...a8 from the diagram) and the information regarding bit cell ■.
Perform the calculation.

次段のアンド回路群１２２は（３）式における（＋■ａ
ｌｘ（ｖ■ａ ） ｉ ＋ ４ なる演算を行なう。The AND circuit group 122 at the next stage is (+■a) in equation (3).
The calculation lx(v■a) i + 4 is performed.

さらにオア回路１２３ぱ（３）式における なる演算を行なう。Furthermore, in the OR circuit 123P(3) formula, Perform the calculation.

このオア回路１２３の出力によりビットセル＊が１ビッ
トの凹凸あるいはパターン角にあるか否かが判別される
。Based on the output of this OR circuit 123, it is determined whether or not the bit cell * is located at a 1-bit unevenness or a pattern corner.

そして次段のアンド回路１２４において、情報ｂと共に
、（３）式における なる演算が行なわれる。Then, in the next-stage AND circuit 124, the following calculation in equation (3) is performed together with information b.

そして、再びビットセル＊の情報と共に、イクスクルー
シブ．オア回路１２５において（３）式の が演算され、求める量子化変動補正論理信号Ｓｒが得ら
れる。Then, with the information of Bitcell* again, the exclusive. In the OR circuit 125, equation (3) is calculated, and the desired quantization fluctuation correction logic signal Sr is obtained.

以上説明したように本発明によれば、同時提出のパター
ン検査方法における量子化変動の問題が解決される。As described above, according to the present invention, the problem of quantization variation in the simultaneous submission pattern inspection method is solved.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本願と同時提出のパターン検査方法を実施する
ための基本構成を示すブロック図、第２図は任意のパタ
ーンおよび走査の過程を説明するだめの図、第５図Ａは
第１図の検知器からの出力を示す波形図、第３図Ｂは第
１図の２値化回路からの出力を示す波形図、第４Ａ図は
第１図の輪郭抽出回路の基本構成を示すブロック図、第
４Ｂ図は第４Ａ図のシフトレジスタの詳細を示す図、第
４Ｃ図は第４Ａ−図の輪郭抽出論理回路の詳細を示す図
、第５図はパターンに対し３×３マスクが任意の位置、
Ａ，Ｂ，ＣおよぴＤにある場合を示す図、第６図Ａ，Ｂ
，ＣおよびＤぱ、３×３マスクがそれぞれ番５図の位置
Ａ， Ｂ， ＣおよびＤにある場合の“１”“０”ビッ
トパターンを示す図、第７図は第１図の輪郭抽出回路に
より輪郭抽出された第２図のパターンをプロットした場
合を示す図、第８図は本発明に基づく量子化変動補正回
路を第１図のブロックに挿入した状態を示すブロック図
、第９図ＡおよびＢは３×３マスクのビットセル欠に変
曲点が存在する場合のビットパターン例を示す図、第１
０図は本発明に基づく量子化変動補正回路の具体例を示
すブロック図、第１１図Ａ，Ｂ，ＣおよびＤは量子一化
変動発生可能領域検出部の動作を説明するための波形図
である。 図において、１１は被パターン検査物、１６は２値化回
路、１７は輪郭抽出回路、１８は変曲点抽出回路、４３
は３×３マスク、８１は量子変動補正回路、１１０は量
子化変動発生可能領域検出部、１２０は論理演算部、Ｓ
ｒは量子化変動補正された輪郭信号を示す。Figure 1 is a block diagram showing the basic configuration for carrying out the pattern inspection method submitted at the same time as the present application, Figure 2 is a diagram for explaining an arbitrary pattern and the scanning process, and Figure 5A is the same as Figure 1. 3B is a waveform diagram showing the output from the binarization circuit in FIG. 1, and FIG. 4A is a block diagram showing the basic configuration of the contour extraction circuit in FIG. 1. , FIG. 4B is a diagram showing details of the shift register of FIG. 4A, FIG. 4C is a diagram showing details of the contour extraction logic circuit of FIGS. 4A-FIG. 5, and FIG. position,
A diagram showing cases in A, B, C and D, Figure 6 A, B
. FIG. 8 is a block diagram showing a state in which the quantization variation correction circuit according to the present invention is inserted into the block of FIG. 1; FIG. 9 is a diagram showing a plot of the pattern shown in FIG. A and B are diagrams showing an example of a bit pattern when an inflection point exists in a missing bit cell of a 3 × 3 mask.
FIG. 0 is a block diagram showing a specific example of the quantization fluctuation correction circuit based on the present invention, and FIGS. 11A, B, C, and D are waveform diagrams for explaining the operation of the quantization fluctuation possible region detecting section. be. In the figure, 11 is a pattern inspection object, 16 is a binarization circuit, 17 is a contour extraction circuit, 18 is an inflection point extraction circuit, and 43
is a 3×3 mask, 81 is a quantum fluctuation correction circuit, 110 is a quantization fluctuation possible area detection section, 120 is a logic operation section, S
r indicates a contour signal corrected for quantization variation.

Claims (1)

【特許請求の範囲】 １ 検査すべきパターンが存在する領域の分布情報をビ
ット単位で得、該分布情報から前記パターンの領域の輪
郭部分を示す輪郭情報を抽出し、該輪郭情報から前記パ
ターンの領域の輪郭部分において該輪郭部分を構成する
線分の微分係数が不連続となる変曲点を示す変曲点情報
を抽出し、該変曲点情報と予め準備された正規の基準変
曲点情報とを比較することにより前記パターンに存在す
る欠陥を見出すようにし、ここにおいて前記変曲点情報
を抽出するに際し、１ビット（＊）単位の量子化変動を
補正するための量子化変動補正方式であって、前記分布
情報をスライスレベルＴをもって２値化して第１シフト
レジスタマトリクスに順次直列に記憶し、該第１シフト
レジスタマトリクスにおいて、中央の１ビッｔ４を８ビ
ットのａｉ（ｉ＝１． ２． ３・・・８）が包囲して
なる３×３マスクの部分を介して前記輪郭情報を得、 （ａ） 前記スライスレベルＴをもって２値化されて
前記３×３マスク内に記憶された分布情報について１ビ
ット単位の量子化変動の有無を検出するだめ、論理式 なる演算を行ない、 （ｂ） 前記スライスレベルＴを挾んで上側および下
側レベルに位置するスライスレベルＴ１ およびスライ
スレベルＴ２をもって２値化した２種の分布情報につい
て排他的論理和をとり、これを前記第１シフトレジスタ
マトリクスと同様の第２シフトレジスタマトリクスに順
次直列に且つ前記第１シフトレジスタマトリクスと同期
して記憶し、前記３×３マスクの中央のピット■に対応
する前記第２シフトレジスタマトリクスのビットｂを検
出し、論理式 なる演算を行ない、 （ｃ）ビット＊に関するビット出力を論理式をもって修
正することにより該ビット＊についての量子化変動を補
正するようにしたことを特徴とする量子化変動補正方式
。[Scope of Claims] 1. Obtain distribution information in bits of a region where a pattern to be inspected exists, extract contour information indicating the contour of the pattern region from the distribution information, and extract the contour information of the pattern from the contour information. Extract inflection point information indicating an inflection point where the differential coefficient of a line segment constituting the contour part becomes discontinuous in the contour part of the area, and extract the inflection point information and a regular reference inflection point prepared in advance. A quantization fluctuation correction method for detecting defects existing in the pattern by comparing the information with the information, and correcting quantization fluctuation in units of 1 bit (*) when extracting the inflection point information. The distribution information is binarized with a slice level T and stored in series in a first shift register matrix, and in the first shift register matrix, the central 1 bit t4 is converted into 8 bits ai (i=1 2. The contour information is obtained through the 3×3 mask portion surrounded by 3...8), and (a) is binarized with the slice level T and stored in the 3×3 mask. In order to detect the presence or absence of quantization fluctuation in 1-bit units for the distribution information obtained, a logical formula is operated, and (b) the slice level T1 and the slice levels located at the upper and lower levels sandwiching the slice level T are An exclusive OR is performed on the two types of distribution information binarized at T2, and this is sequentially serially added to a second shift register matrix similar to the first shift register matrix and in synchronization with the first shift register matrix. detect bit b of the second shift register matrix corresponding to the central pit ■ of the 3×3 mask, perform an operation based on a logical formula, and (c) correct the bit output regarding bit * using the logical formula. A quantization variation correction method, characterized in that the quantization variation with respect to the bit * is corrected by correcting the quantization variation.