JPS5878469A - Vertical channel field effect transistor - Google Patents
Vertical channel field effect transistorInfo
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
本発明は、パーミアブル ベース トランジスタ（ＰＢ
Ｔ ）と呼ばれることもある垂直チャンネル電界効果ト
ランジスタに関し、さらにこのトランジスタを製造する
工程に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention provides a permeable base transistor (PB
The present invention relates to a vertical channel field effect transistor, sometimes referred to as a vertical channel field effect transistor (T), and to a process for manufacturing this transistor.
この形式の構造を有するトランジスタはすでに作られて
いる。そのようなトランジスタのグリッドの活性部分は
平行歯から形成したくし状部分から成る。この形式のト
ランジスタは４つの層、すなわち♂形がガリウムひ素（
Ｇａ Ａｓ ）基板、ソースを形成するｎ形層、グリッ
ドを形成するくし状タングステンフィルム及びドレイン
を形成するｎ形層を重ね合せることによって形成される
。ソース及びドレインを形成する領域は陽子衝撃によっ
て絶縁性にされたガリウムひ素層によって囲まれている
。ソースを形成する領域からくる電子は、絶縁領域の存
在によって強制的にグリッドを通されてドレインに達す
る。トランジスタのグリッドを形成するタングステン層
はガリウムひ素に関してショットキーを形成し、ソース
及びドレイン間の電子の通過を制御することができる。Transistors with this type of structure have already been made. The active part of the grid of such a transistor consists of a comb formed from parallel teeth. This type of transistor has four layers: the male type is gallium arsenide (
It is formed by superposing a GaAs) substrate, an n-type layer forming the source, a comb-shaped tungsten film forming the grid, and an n-type layer forming the drain. The regions forming the source and drain are surrounded by a gallium arsenide layer made insulating by proton bombardment. Electrons coming from the region forming the source are forced through the grid due to the presence of the insulating region and reach the drain. The tungsten layer forming the grid of the transistor forms a Schottky with respect to gallium arsenide and can control the passage of electrons between the source and drain.
キャリヤの濃度は、ショットキー接点の零極性電圧に対
する遷移領域の巾がグリッドを形成するコム（＜シ状体
）の歯の間の空間の約２倍であるように、調整される。The carrier concentration is adjusted such that the width of the transition region for the zero polarity voltage of the Schottky contact is approximately twice the spacing between the teeth of the comb forming the grid.
金属性コーティングは異なった電極に対してオーミンク
接続を提供する。The metallic coating provides ohmink connections to the different electrodes.
従来の電界効果トランジスタに比較して、本発明のパー
ミアブル ベース トランジスタは次の利点を提供する
。Compared to conventional field effect transistors, the permeable base transistor of the present invention offers the following advantages:
すなわち、垂直構造体はトランジスタ内の現象の一層良
好な制御を可能にする。That is, the vertical structure allows better control of phenomena within the transistor.
ソースからドレインに流れる電子流はブレーナ技術にお
けるグリッド中より小さい厚みのグリッドによって制御
され、その結果電子遷移時間を減少させる。The electron flow from the source to the drain is controlled by a grid of smaller thickness than in the grid in the Brehner technique, thus reducing the electron transit time.
グリッド上方へのエピタキシャル成長を可能にする。Allows epitaxial growth above the grid.
理論的考際に基づいてこの形式の装置に対する最大発振
周波数はほぼ２００ギガヘルツである。しかしながら、
このようなトランジスタは、多数の欠点、時にその重要
な部分を使用できないようにするようなグリッドの歯の
破損のかなりの危険性ばかりでなくその形状に起因する
グリッドの高抵抗を有する。Based on theoretical considerations, the maximum oscillation frequency for this type of device is approximately 200 gigahertz. however,
Such transistors have a number of drawbacks, a high resistance of the grid due to its shape as well as a considerable risk of breakage of the teeth of the grid, sometimes rendering its critical parts unusable.
これらの欠点をな（すために、本発明は、先行技術のコ
ム状伝導性チャンネルの制御手段を、伝導性フィラメン
）を形成するように、交叉してメツシュ状構造体を形成
する２組の平行歯の配列に置き換え・ることを提案する
ものである。にの構造体はその周囲の任意の側において
トランジスタの外部表面に接続できる。To overcome these drawbacks, the present invention replaces the control means of the prior art comb-like conductive channels with two sets of intersecting mesh-like structures to form a conductive filament. We propose replacing it with an arrangement of parallel teeth. The structure can be connected to the external surface of the transistor on any side of its periphery.
この構造は、グリッドの低いオーーミ・ツク抵抗、歯破
損の危険に対して使用中の大きな信頼性、及びガリウム
ひ素の単位表面当たりの大きな有効グリッド表面という
ような利点を提供する。This construction offers advantages such as low ohmic resistance of the grid, great reliability in use against the risk of tooth breakage, and large effective grid surface per unit surface of gallium arsenide.
本発明は、したがって、ドープした単一結晶性半導体基
板と一体となった、埋め込まれたグリッド及び垂直チャ
ンネルを有する形式の電界効果トランジスタにおいて、
基板上に、基板と同−形の導電性にドープされた数個の
エピタキシャル層が連続的に付着され、基板の底部及び
最終的にエピタキシャル成長した層の頂部はそれぞれオ
ーミックソース及びドレイン接点を有し、前記トランジ
スタは制御導体手段を有し、ソース及びドレイン間の伝
導は前記エピタキシャル層内に分布され、且つ制御導体
手段によって画成された一層の絶縁した並置領域に続き
、これらの並置領域がチャンネルの断面中にマトリック
ス配列を形成することを特徴とする電界効果トランジス
タに関する。The invention therefore provides a field effect transistor of the type with a buried grid and vertical channel integrated with a doped single crystalline semiconductor substrate.
On the substrate, several conductively doped epitaxial layers conformal to the substrate are successively deposited, the bottom of the substrate and the top of the final epitaxially grown layer having ohmic source and drain contacts, respectively. , the transistor has control conductor means, conduction between source and drain is distributed in the epitaxial layer and follows a layer of insulated juxtaposed regions defined by the control conductor means, these juxtaposition regions forming a channel. The present invention relates to a field effect transistor characterized in that a matrix arrangement is formed in a cross section of the field effect transistor.
本発明に、よるトランジスタの製造に対する工程は、用
いられる方法が電子ビーム及びマスクまたは電子走査を
含むグリッド電極の製造を除いて、先行技術のＰＢＴ
）ランジスタの製造と同一の段階を含む。According to the present invention, the steps for manufacturing a transistor according to the prior art are similar to those of the prior art, except for the manufacturing of grid electrodes, where the method used includes an electron beam and mask or electron scanning.
) involves the same steps as the manufacture of transistors.
次ぎに本発明を添付図面を参照して説明する。Next, the present invention will be explained with reference to the accompanying drawings.
本発明の基本的概念は、電子の通路が伝導フィラメンｔ
に沿って生じるように、ソース及びドレインを接続する
伝導チャンネルをさらに降伏させることである。伝導チ
ャンネルを制御するこの方法は先行技術より複雑がもし
れない。しが゛しながら、得られる利点はパーミアブル
ベース トランジスタの形状によるものである。この
ように、この形式のトランジスタにおいては、ドレイン
及びソース間の短い距離が利用され、その結果エピタキ
シャル成長が極めて満足できる条件下で生じることがで
きる。このエピタキシャル成長は、多数の伝導フィラメ
ントの場合でさえも特別な問題を生じさせない。The basic concept of the present invention is that the path of electrons is
is to further breakdown the conduction channel connecting the source and drain so that it occurs along the . This method of controlling conduction channels may be more complex than the prior art. However, the advantages obtained are due to the permeable base transistor geometry. Thus, in this type of transistor a short distance between drain and source is utilized, so that epitaxial growth can occur under very satisfactory conditions. This epitaxial growth does not pose any special problems even in the case of a large number of conducting filaments.
本発明のトランジスタの一部が第１図の斜視図において
製造過程で示されている０本発明の電界効果トランジス
タは垂直チャンネル形であり、通常パーミアブル ベー
ス トランジスタと呼ばれる。このトランジスタは例え
ば単結晶ガリウムひ素（Ｇａ Ａｓ ）の如き半導体材
料から作られる。ｎ形層２は、不純物の導入によって♂
形導電性を与えられたガリウムひ素がら形成した基板１
上にエピタキシャル成長によって製造され、る。このエ
ピタキシャル成長は、Ａｓ Ｃ１，−Ｇａ−Ｈ，系に基
づいて又は有機金属プロセスによって又は分子ジェット
によって生じることができる。The field effect transistor of the present invention is of the vertical channel type and is commonly referred to as a permeable base transistor, with a portion of the transistor of the present invention being shown in progress in the perspective view of FIG. The transistor is made of a semiconductor material, such as single crystal gallium arsenide (GaAs). The n-type layer 2 is formed by introducing impurities.
A substrate 1 made of gallium arsenide that is given electrical conductivity.
It is manufactured by epitaxial growth on the top. This epitaxial growth can occur based on the As C1,-Ga-H, system or by organometallic processes or by molecular jets.
電子ビームに感応する樹脂を用いることによって、及び
マスクによって、グリッド電極３が例えばタングステン
の如き金属製フィルムの形状で次に製造される。タング
ステンの利点は、タングステンがガリウムひ素及びエピ
タキシャル成長過程中用いられる他の製品に対して充分
不活性であることである。By using an electron beam sensitive resin and by means of a mask, a grid electrode 3 is then produced in the form of a metal film, for example of tungsten. An advantage of tungsten is that it is sufficiently inert to gallium arsenide and other products used during the epitaxial growth process.
グリッド電極は第１図に示すように正方形又は長方形の
窓によって孔が空けられたプレートの形状である。この
電極の厚みは数百オングストロームである。窓の寸法は
トランジスタによって成される機能によるものである。The grid electrode is in the form of a plate perforated with square or rectangular windows as shown in FIG. The thickness of this electrode is several hundred angstroms. The dimensions of the window depend on the function performed by the transistor.
簡略化のために、数個の窓しか第１図には示されていな
いが、グリッド電極は多数の窓を持つことができる。ま
た、窓とグリッド電極の１つの側部との間の縁の表面、
すなわち境界面３０は、電極の他の縁、すなわち他の境
界面（具体的には３０に反対の境界面３１）より巾が広
い、縁３０は、電極３と、トランジスタグリッドを他の
素子に接続することを可能にする外部グリッド接点との
間の接触を確実にする。縁３０は縁３０が次のエビ、タ
キシナル成長工程中被覆されないように他の縁３１より
も１ヤ広（作られている。Although only a few windows are shown in FIG. 1 for simplicity, the grid electrode can have multiple windows. Also, the surface of the edge between the window and one side of the grid electrode,
That is, the boundary surface 30 is wider than the other edge of the electrode, i.e. the other boundary surface (in particular the boundary surface 31 opposite to 30), the edge 30 connects the electrode 3 and the transistor grid to other elements. Ensuring contact between external grid contacts that allow connection. Edge 30 is made one inch wider than other edges 31 so that edge 30 is not covered during the next shrimp and taxinal growth process.
第２図は、第２エピタキシャル層４を形成するガリウム
ひ素中結晶体の成長に関連する次の段階を示す。第２図
は、層４の成長の初期を示し、成長は、グリッド電極の
窓を通して及びグリッド電極の両側部上で生じる。窓と
グリッド電極の縁３０の反対側の縁３１との間のギャッ
プ、および窓自体の間のギャップは比較的ポさく、その
結果窓から形成されるきの子形状及び縁３１上のエピタ
キシャル成長のオーバーフローで例示する如（、エピタ
キシャル成長はこれらの領域で結合しようとする傾向に
ある。しかしながら、縁３０はエピタキシャル成長のオ
ーバーフローが縁を完全に被覆しないことを保証するの
に充分なだけ中広である。エピタキシャル成長した材料
のぎざぎざ部分がグリッド電極に対する電気的接触を損
なわないように縁３０をマスクで被覆することも可能で
ある。FIG. 2 shows the next steps involved in the growth of the gallium arsenide crystal forming the second epitaxial layer 4. FIG. Figure 2 shows the beginning of the growth of layer 4, with growth occurring through the windows of the grid electrode and on both sides of the grid electrode. The gap between the window and the edge 31 opposite the edge 30 of the grid electrode, and the gap between the window itself, is relatively small, resulting in a mushroom shape formed from the window and the epitaxial growth on the edge 31. As illustrated by overflow, epitaxial growth tends to coalesce in these regions. However, edge 30 is wide enough to ensure that epitaxial growth overflow does not completely cover the edge. It is also possible to mask the edges 30 so that the jagged portions of the epitaxially grown material do not compromise the electrical contact to the grid electrodes.
タングステン電極のメソシュを通してｎ形ガリウムひ素
を成長させることは、ショントキー接触によってダイオ
ードを製造することを可能にする。Growing n-type gallium arsenide through a mesoche of tungsten electrodes makes it possible to fabricate diodes with Shontokey contacts.
２つのエピタキシャル層のキャリヤーの濃度間の変化は
ゆるやかでなければならず、そ□の厚みはほぼ１０分の
数ミクロンである。The change between the carrier concentrations of the two epitaxial layers must be gradual, the thickness of which is approximately a few tenths of a micron.
第３図は、グリッド電極の部分を明らかにするために切
欠にて示す本発明のトランジスタの斜視図である。−担
層４のエピタキシャル成長が生しると、オーミンク接続
のドレイン接点７がグリッド電極「に面する層４上に付
着される。グリッド電極の格子構造の結果の１つは、グ
リッド電極がその周囲の任意の点で外部接点に結合でき
ることである。FIG. 3 is a perspective view of the transistor of the present invention, cut away to reveal the grid electrode portion. - When the epitaxial growth of the support layer 4 takes place, the drain contact 7 of the ohmink connection is deposited on the layer 4 facing the grid electrode. One of the consequences of the lattice structure of the grid electrode is that the grid electrode can be coupled to an external contact point at any point.
ドレイン接点の表面はトランジスタに要求される電力及
び最小ノイズレベルによって決めれる。The surface of the drain contact is determined by the power required for the transistor and the minimum noise level.
その厚みは数ミクロンにすることができる。良好なオー
ミンク接続を構成するためにニッケル、ゲルマニューム
および金の連続付着によってドレイン接点は形成できる
。Its thickness can be several microns. The drain contact can be formed by sequential deposition of nickel, germanium and gold to create a good ohmink connection.
トランジスタの活性領域を囲むガリウムひ素領域を絶縁
させ、ドレイン接点に面して明確に限定したチャンネル
を形成するために、エピタキシャル層は例えば隔子によ
って衝撃される。ドレイン接点によってマスクされ領域
２及び４によって形成したチャンネルはｎ形のままであ
る。In order to insulate the gallium arsenide region surrounding the active region of the transistor and to form a well-defined channel facing the drain contact, the epitaxial layer is bombarded, for example with a separator. The channel formed by regions 2 and 4, masked by the drain contact, remains n-type.
トランジスタの内部まで侵入するグリ・ノド接点８は、
ニッケル、ゲルマニューム及び金の陰極スパッタリング
によって製造できる。同様にソース接点６を製造するこ
とができ、このソース接点は、第３図に示す如べ、ドレ
イン接点より大きな表面にわたって延在することができ
る。第３図は、絶縁領域５及び部分２及び４から形成し
た伝導チャンネルを示す。接点７及び８間のすき間は絶
縁材料で充填できる。また、トランジスタの外部表面上
に２つのグリッド接点を設けることは本発明の範囲内に
入るものである。２つの接点はドレイン接点に対して対
称的に配列でき、同−形の導体で互いに接続できる。こ
の装置の目的は、グリッドの抵抗を減少させることであ
る。その場合、オーバーランプすなわち被覆を防ぐため
には充分広いグリッド電極像３１を有する必要がある。The green node contact 8 that penetrates into the inside of the transistor is
It can be manufactured by cathodic sputtering of nickel, germanium and gold. A source contact 6 can be produced in a similar manner, which can extend over a larger surface than the drain contact, as shown in FIG. FIG. 3 shows a conduction channel formed from insulating region 5 and portions 2 and 4. FIG. The gap between contacts 7 and 8 can be filled with an insulating material. It is also within the scope of the invention to provide two grid contacts on the external surface of the transistor. The two contacts can be arranged symmetrically with respect to the drain contact and can be connected to each other with like-shaped conductors. The purpose of this device is to reduce the resistance of the grid. In that case, it is necessary to have a sufficiently wide grid electrode image 31 to prevent overlamp or coverage.
プレーナ技術によ゛って製造される電界効果トランジス
タの場合には、第２グリツドの付加によってトランジス
タは振幅、位相及び周波数の混合における電圧制御の如
き新しい機能を成すことができる。In the case of field effect transistors manufactured by planar technology, the addition of a second grid allows the transistor to perform new functions such as voltage control in amplitude, phase and frequency mixing.
パーミアブル ベース トランジスタの場合、２グリツ
ド装置は前述の如く単一グリントトランジスタに基づい
て製造できる０本出願の導入部で述べた如く、本発明は
、例えば２組の交叉する平行歯を配列することによって
、伝導フィラメントを製造することから成る。単一グリ
ッドトランジスタの場合、格子すなわちメツシュ状構造
体を得るためにこれらの２組を重ね合わせることは利点
である。そして、第１組の上方に成長した薄いエピタキ
シャル層９表面上に第２組の平行歯を配列することによ
って２グリツドトランジスタを製造することができる。In the case of permeable base transistors, a two-grid device can be fabricated on the basis of a single glint transistor as described above. , consisting of manufacturing a conductive filament. For single grid transistors, it is advantageous to superpose these two sets to obtain a lattice or mesh-like structure. A two-grid transistor can then be fabricated by arranging a second set of parallel teeth on the surface of the thin epitaxial layer 9 grown above the first set.
周知の２グリツド電界効果トランジスタにおいては、２
つのグリッドは同一の形状を有し、第２グリツドはソー
スからドレインに移動する電子に対して第１グリツドと
整列している。パーミアブル ベース トランジスタの
場合に生じる重要な問題は埋め込まれたグリッドの場合
この整列を生じさせることである。さらに、重要な問題
は、埋め込まれた電極からトランジスタの表面に接続す
ることによって生じる。前述の単一グリッドトランジス
タに基づいて、２グリツドトランジスタに関連して前述
した問題は、２組のグリッド接点の直交交叉によってな
（すことができる。In the well-known two-grid field effect transistor, two
The two grids have the same shape and the second grid is aligned with the first grid for electrons moving from source to drain. An important problem that arises in the case of permeable base transistors is creating this alignment in the case of buried grids. Furthermore, significant problems arise from connecting from the buried electrode to the surface of the transistor. Based on the single-grid transistor described above, the problem described above in connection with a two-grid transistor can be solved by orthogonal crossing of the two sets of grid contacts.
第４図ないし第８図は、本発明の２グリツドトランジス
タの製造工程における段階を示す。4-8 illustrate the steps in the manufacturing process of the two-grid transistor of the present invention.
この製造工程のかなりの部分は単一グリッドトランジス
タの製造と同一の段階を含んでいる。限定的でない実施
例において、記載はｎ形チャンネルを有するトランジス
タに関連して行う、第４図に示す段階において、用いら
れた技術内容は、前述したものとは異ならないものであ
る。すなわち、ドープした♂形ガリウムひ素基板９上に
ｎ形半導体層ｌＯをエピタキシャル成長し、例えば樹脂
をマスクして電子ビームによるエツチングの方法を用い
てタングステンフィルム形状に第１コム（クシ状体）１
１を付着したものである。A significant portion of this manufacturing process includes the same steps as single grid transistor manufacturing. In a non-limiting example, the description is made in connection with a transistor with an n-channel, and in the steps shown in FIG. 4, the technical details used do not differ from those described above. That is, an n-type semiconductor layer 1O is epitaxially grown on a doped male-type gallium arsenide substrate 9, and a first comb (comb-shaped body) 1 is formed in the shape of a tungsten film using, for example, a resin mask and an etching method using an electron beam.
1 is attached.
このコムは、横断部材４０によって相互に接続さよた平
行歯すなわち平行棒を有し、横断部材４０は歯よりも中
広で厚いものである。接続フレームを形成するために、
歯に対して第１部材と反対側に配置した他の部材で歯を
接続することも可能である。The comb has side-by-side parallel teeth or bars interconnected by transverse members 40, which are wider and thicker than the teeth. To form the connecting frame,
It is also possible to connect the tooth with another member arranged opposite the first member with respect to the tooth.
第５図に示す段階においては、他のｎ形エピタキシャル
層１２がすでに成長され、それは層１０と同一のドーピ
ングを有し、その上に他のタングステンコム１３が第１
コムと同一の方法により第１コムと直行するように付着
されている。コム１１と同様に、コム１３は少なくとも
１つの横断部材、すなわち棒４１によって相互接続した
平行歯から形成され、棒４１は歯よりも中広で厚いもの
である。また、部材４０の寸法にに起因して層１２中に
切れ目または割れ目４２を形成することも可能であり、
それによってその位置の上方にエピタキシャル成長が生
じることが防がれる。コム１１及び１３はトランジスタ
の２つのグリッドを形成する。In the stage shown in FIG. 5, another n-type epitaxial layer 12 has already been grown, which has the same doping as layer 10, and on top of which another tungsten comb 13 has been grown.
The first comb is attached perpendicularly to the first comb by the same method as the first comb. Like the comb 11, the comb 13 is formed from parallel teeth interconnected by at least one transverse member, namely a bar 41, which is wider and thicker than the teeth. It is also possible to form cuts or crevices 42 in layer 12 due to the dimensions of member 40;
This prevents epitaxial growth from occurring above that location. Combs 11 and 13 form two grids of transistors.
第６図に示す段階において、例えばニッケル、ゲルマニ
ューム及び金の連続付着によってドレイン接点１５が付
着されたｎ形エピタキシャル層１４がある。層１４中の
切れ口４３は棒４１によって生じ、切れ目４２及び４３
はグリッド電極上への接続を保証する。At the stage shown in FIG. 6, there is an n-type epitaxial layer 14 on which a drain contact 15 has been deposited, for example by successive depositions of nickel, germanium and gold. Cut 43 in layer 14 is caused by rod 41 and cuts 42 and 43
ensures connection onto the grid electrode.
第７図に示す段階においては陽子衝撃がおこなわれ、絶
縁領域１６、及び層９からドレイン接点１５に至りドレ
イン接点によって制限されるチャンネル１７を形成する
ために、接点１５によって被覆されないで残された層１
０．１２及び１４の部分を絶縁させる。In the step shown in FIG. 7, a proton bombardment is carried out to form an insulating region 16 and a channel 17 from the layer 9 to the drain contact 15 and bounded by the drain contact 15, which is left uncovered by the contact 15. layer 1
0.12 and 14 parts are insulated.
第８図に示す段階において、グリッド接点２０及び１８
が層１６の表面上に付着、、されている、これらの接点
は層１６に侵入しグリッド１１及び１３のそれぞれに対
してグリッドの位置において電気的接続を保証する。こ
こで、棒４０及び４１はエピタキシャル成長による被覆
を防いでいる。これらの接点は、ニッケル、ゲルマニュ
ーム及び金の陰極スパフタリングによって製造できる。At the stage shown in FIG.
are deposited on the surface of layer 16, these contacts penetrate layer 16 and ensure electrical connection at the grid locations to each of grids 11 and 13. Here, bars 40 and 41 prevent coverage by epitaxial growth. These contacts can be fabricated by cathodic sputtering of nickel, germanium and gold.
ソース接点１９は同様に付着される。Source contact 19 is similarly deposited.
単一グリッドトランジスタに対しては、オーミック抵抗
を減少させるためにグリッド接点と二重にすることが可
能である。各グリッドの出力はドレイン接点に関して、
例えば対称に生じる。グリッド電極はまた多孔性プレー
トの形状であってもよい・この場合、伝導フィラメント
が設けられるが、グリッド電極の相対的配置の問題が再
び生じる。For single grid transistors, it is possible to double with a grid contact to reduce ohmic resistance. The output of each grid is, with respect to the drain contact,
For example, it occurs symmetrically. The grid electrode may also be in the form of a porous plate; in this case a conducting filament is provided, but the problem of relative positioning of the grid electrode arises again.
前述の説明は、簡略化のために、基板から単一トランジ
スタを製造することにだけ関連するが、先行技術にした
がって、同一基板上に複数のトランジスタを製造するこ
とも本発明の範囲内に入る。Although the foregoing description, for simplicity, relates only to manufacturing a single transistor from a substrate, it also falls within the scope of the invention to manufacture multiple transistors on the same substrate according to the prior art. .
本発明の電界効果トランジスタの製造は一層信頼できる
製品を得ることができ、そのオーミック抵抗が同一のチ
ャンネル構造を用いる周知のトランジスタのオーミック
抵抗より低いグリッド電極を有することができる。The manufacture of the field effect transistor of the present invention allows a more reliable product to be obtained, having a grid electrode whose ohmic resistance is lower than that of known transistors using the same channel structure.
シリコン基板に対してトランジスタを製造することも本
発明の範囲内に入る。It is also within the scope of the invention to fabricate transistors on silicon substrates.
単一グリッドトランジスタの製造原理に基づいて、２グ
リツド垂直構造トランジスタを製造することができ、こ
の形式のトランジスタに固有の利点、すなわち高周波用
途及び低ノイズレベルを得ることができる。Based on the manufacturing principle of single-grid transistors, two-grid vertical structure transistors can be manufactured and the advantages inherent to this type of transistor, namely high frequency applications and low noise levels, can be obtained.
第１図は、製造工程の１段階中の本発明のトランジスタ
を示す斜視図である。
第２図は、トランジスタの製造のさらに進んだ段階の、
斜視図である。
第３図は、切欠いて示す本発明のトランジスタの斜視図
である。
第４図ないし第８図は、本発明の２グリツドトランジス
タの製造工程の各段階を示す斜視図である。
（参照番号）
１：基板、２：ｎ形層、３ニゲリツド電極、３０．３１
：縁、５：絶縁層、６：ソース接点、７：ドレイン接点
、８ニゲリッド接点、１１．１３：コム。
出願人）ムソンーセーエスエフ
代理人 弁理士 新居正彦FIG. 1 is a perspective view of a transistor of the invention during one stage of the manufacturing process. Figure 2 shows a further stage of transistor manufacturing.
FIG. FIG. 3 is a cutaway perspective view of the transistor of the present invention. 4 to 8 are perspective views showing each step of the manufacturing process of the two-grid transistor of the present invention. (Reference numbers) 1: Substrate, 2: N-type layer, 3 Niger electrode, 30.31
: Edge, 5: Insulating layer, 6: Source contact, 7: Drain contact, 8 Nigerid contact, 11.13: Comb. Applicant) Musson SASF Agent Patent Attorney Masahiko Arai
Claims (1)
、埋め込まれたグリッド及び垂直チャンネルを有する形
式の電界効果トランジスタにおいて、基板上に、基板と
同一形の導電性にドープされた数個のエピタキシャル層
が連続的に付着され、基板の底部及び最終的にエピタキ
シャル成長した層の頂部はそれぞれオーミックソース及
びドレイン接点を有し、前記トランジスタは制御導体手
段を有し、ソース及びドレイン間の伝導は前記エピタキ
シャル層内に分布され、且つ制御導体手段によって画成
された一群の絶縁した並置領域に続き、これらの並置領
域がチャンネルの断面中にマトリックス配列を形成する
ことを特徴とする電界効果トランジスタ。 （２）制御導体手段がグリッド電極によって構成され、
そのグリッド電極の表面が伝導チャンネルの位置におい
て孔が空けられており、接近してきる接点に接続されて
いることを特徴とする特許請求の範囲第１項に記載のト
ランジスタ。 （３）制御導体手段が２つの交叉した棒によって構成さ
れ、各欅が接近した接点に結合されていることを特徴と
する特許請求の範囲第１項に記載のトランジスタ。 （４）制御導体手段が２つの多孔性プレートによって構
成されていることを特徴とする特許請求の範囲第３項に
記載のトランジスタ。 （５）制御導体手段が接続フレームを有する棒によって
構成され、接近接点に対する接続がフレームの少な（と
も１つの側で行われることを特徴とする特許請求の範囲
第１項に記載のトランジスタ。 （６）伝導チャンネルの外部に位置するトランジスタの
部分が絶縁性にされていることを特徴とする特許請求の
範囲第１項に記載のトランジスタ。[Claims] +1) In a field effect transistor of the type having a buried grid and vertical channel, integral with a doped single crystalline semiconductor substrate, a conductive layer of the same type as the substrate is provided. Several doped epitaxial layers are deposited in succession, the bottom of the substrate and the top of the final epitaxially grown layer each having ohmic source and drain contacts, said transistor having control conductor means, the source and Drain-to-drain conduction follows a group of insulated juxtaposed regions distributed within said epitaxial layer and defined by control conductor means, these juxtaposed regions forming a matrix array in the cross-section of the channel. field effect transistor. (2) the control conductor means is constituted by a grid electrode;
Transistor according to claim 1, characterized in that the surface of the grid electrode is perforated at the location of the conduction channel and connected to the approaching contact. 3. A transistor as claimed in claim 1, characterized in that the control conductor means are constituted by two crossed bars, each of which is coupled to adjacent contacts. (4) A transistor according to claim 3, characterized in that the control conductor means are constituted by two porous plates. (5) A transistor according to claim 1, characterized in that the control conductor means are constituted by a rod with a connecting frame, and the connection to the access contact is made on at least one side of the frame. 6) Transistor according to claim 1, characterized in that the parts of the transistor located outside the conduction channel are made insulating.
Applications Claiming Priority (2)
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Publications (1)
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|---|---|
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Family Cites Families (6)
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| US3381189A (en) * | 1964-08-18 | 1968-04-30 | Hughes Aircraft Co | Mesa multi-channel field-effect triode |
| US3354362A (en) * | 1965-03-23 | 1967-11-21 | Hughes Aircraft Co | Planar multi-channel field-effect tetrode |
| CH436492A (en) * | 1965-10-21 | 1967-05-31 | Bbc Brown Boveri & Cie | Controllable multi-layer semiconductor device |
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| US4378629A (en) * | 1979-08-10 | 1983-04-05 | Massachusetts Institute Of Technology | Semiconductor embedded layer technology including permeable base transistor, fabrication method |
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- 1982-10-16 JP JP57182027A patent/JPS5878469A/en active Pending
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