JPS5876997A - 信号測定装置 - Google Patents
信号測定装置Info
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- JPS5876997A JPS5876997A JP16940381A JP16940381A JPS5876997A JP S5876997 A JPS5876997 A JP S5876997A JP 16940381 A JP16940381 A JP 16940381A JP 16940381 A JP16940381 A JP 16940381A JP S5876997 A JPS5876997 A JP S5876997A
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
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- G01R13/20—Cathode-ray oscilloscopes
- G01R13/22—Circuits therefor
- G01R13/34—Circuits for representing a single waveform by sampling, e.g. for very high frequencies
- G01R13/345—Circuits for representing a single waveform by sampling, e.g. for very high frequencies for displaying sampled signals by using digital processors by intermediate A.D. and D.A. convertors (control circuits for CRT indicators)
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- Measurement Of Current Or Voltage (AREA)
- Controls And Circuits For Display Device (AREA)
- Arrangements For Transmission Of Measured Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、入力信号を記憶するデジタル記憶回路を有す
る信号測定装置に関する。
る信号測定装置に関する。
テシタル・スコープ或いはトランジェント・レコーダは
、アナログ信号をデジタル信号に変換し，変換されたデ
ジタル信号をデジタル記憶回路Ｋ記憶し、記憶されたデ
ジタル信号を必要に応じてアナログ信号に変換して陰極
線管｛ｃＲＴ）等の表示装置に表示する信号測定装置で
ある。一方、ロジック●アナライザ（論理分析器）は、
デジタル入力信号をデジタル記憶回路に記憶し、記憶し
たデジタル信号をデジタル●モードでＣＲＴ等に表示す
る信号測定装置である。これらの信号測定装置は、デジ
タル記憶回路を有するので、トリガ点以前に発生した信
号を取込むことが可能であり、且つ記憶された信号をコ
ンピュータで処理することもできる。したがって、上記
の信号測定装置は橿々の分野で非常に有用である。
、アナログ信号をデジタル信号に変換し，変換されたデ
ジタル信号をデジタル記憶回路Ｋ記憶し、記憶されたデ
ジタル信号を必要に応じてアナログ信号に変換して陰極
線管｛ｃＲＴ）等の表示装置に表示する信号測定装置で
ある。一方、ロジック●アナライザ（論理分析器）は、
デジタル入力信号をデジタル記憶回路に記憶し、記憶し
たデジタル信号をデジタル●モードでＣＲＴ等に表示す
る信号測定装置である。これらの信号測定装置は、デジ
タル記憶回路を有するので、トリガ点以前に発生した信
号を取込むことが可能であり、且つ記憶された信号をコ
ンピュータで処理することもできる。したがって、上記
の信号測定装置は橿々の分野で非常に有用である。
第１図は従来の信号測定装置の一例を示すブロック図で
ある。第１図Ｋおいて、入力端子１０Ｋ印加され九アナ
ログ入力信号はアナログ●デジタル変換器（ＡＤＣ）１
２でデジタル（パラレル・ビット）信号Ｋ変換され，Ａ
ＤＣ１２の出力信号はランダム●アクセス●メモリ（Ｒ
ＡＭ）等の記憶回路１４のデータ入力端子に印加される
。記憶回路１４のデータ出力端子からのデジタル（パラ
レル・ビツ・ト）信号は、デジタル・アナログ変換器（
ＤＡＣ）１６でアナログ信号に変換され、ＤＡＣｌ６の
出力信号はＣＲＴ１８の垂直偏向板Ｋ印加される。記憶
回路１４のアドレスは、プログラマプル●カウンタ等の
アドレス信号発生器２０から出力されるパラレル・ビッ
ト●アドレス信号によって決定される。記憶回路１４の
書込み及び読出し（Ｗ／Ｒ）モードは、マイクロプロセ
ッサ、ファームウエア用のリード・オンリー・メモリ（
ＲＯＭ）、一時記憶装置として動作するＲＡＭ等から構
成されるシステムである制御回路２２によって制御され
る。制御回路２２は予め設定されたプログラム（パラレ
ル参ビット》信号及び書込み命令信号をアドレス信号発
生器２０に入力し、水平軸回路２４を制御して傾斜信号
（ランプ信号）を発生させる。この傾斜信号は、記憶回
路１４の続出し動作に同期してＣＲＴ１８の水平偏向板
に印加される。尚、クロック信号発生器（ＣＬＫ）２６
ｕクロック・パルスを夫々のブロックに印加する。
ある。第１図Ｋおいて、入力端子１０Ｋ印加され九アナ
ログ入力信号はアナログ●デジタル変換器（ＡＤＣ）１
２でデジタル（パラレル・ビット）信号Ｋ変換され，Ａ
ＤＣ１２の出力信号はランダム●アクセス●メモリ（Ｒ
ＡＭ）等の記憶回路１４のデータ入力端子に印加される
。記憶回路１４のデータ出力端子からのデジタル（パラ
レル・ビツ・ト）信号は、デジタル・アナログ変換器（
ＤＡＣ）１６でアナログ信号に変換され、ＤＡＣｌ６の
出力信号はＣＲＴ１８の垂直偏向板Ｋ印加される。記憶
回路１４のアドレスは、プログラマプル●カウンタ等の
アドレス信号発生器２０から出力されるパラレル・ビッ
ト●アドレス信号によって決定される。記憶回路１４の
書込み及び読出し（Ｗ／Ｒ）モードは、マイクロプロセ
ッサ、ファームウエア用のリード・オンリー・メモリ（
ＲＯＭ）、一時記憶装置として動作するＲＡＭ等から構
成されるシステムである制御回路２２によって制御され
る。制御回路２２は予め設定されたプログラム（パラレ
ル参ビット》信号及び書込み命令信号をアドレス信号発
生器２０に入力し、水平軸回路２４を制御して傾斜信号
（ランプ信号）を発生させる。この傾斜信号は、記憶回
路１４の続出し動作に同期してＣＲＴ１８の水平偏向板
に印加される。尚、クロック信号発生器（ＣＬＫ）２６
ｕクロック・パルスを夫々のブロックに印加する。
制御回路２２が書込み命令信号を記憶回路１４に出力す
ると、デジタル変換された信号は、アドレス信号発生器
２０からの信号に従って記憶回路１４に記憶される。記
憶回路１４が制御回路２２から出力される読出し命令信
号を受けると、記憶回路１４に記憶された信号はアドレ
ス信号に従って読み出され、一方，水平軸回路２４は制
御回路２２からの命令信号に応じて傾斜信号を発生する
。
ると、デジタル変換された信号は、アドレス信号発生器
２０からの信号に従って記憶回路１４に記憶される。記
憶回路１４が制御回路２２から出力される読出し命令信
号を受けると、記憶回路１４に記憶された信号はアドレ
ス信号に従って読み出され、一方，水平軸回路２４は制
御回路２２からの命令信号に応じて傾斜信号を発生する
。
ＣＲＴ１８は、ＤＡＣ１６の出力信号を垂直信号として
受け、一方、傾斜信号を水平信号として受けるので、入
力信号はＣＲＴ１８の表示面上に表示される。制御回路
２２は、アドレス信号及び書込み信号をアドレス信号発
生器２０に印加することによってアドレス信号発生器２
０を所望アドレスにプリセットできるので、オペレータ
（操作者）は記憶回路１４に記憶されている信号の所望
部分をＣＲＴｌ８の表示面上で観察できる。陶、トリガ
点を決定するトリガ回路及びトリガ点を遅延させる遅延
回路は、本発明とは関係ないので第１図から除外してあ
ることに留意されたい。
受け、一方、傾斜信号を水平信号として受けるので、入
力信号はＣＲＴ１８の表示面上に表示される。制御回路
２２は、アドレス信号及び書込み信号をアドレス信号発
生器２０に印加することによってアドレス信号発生器２
０を所望アドレスにプリセットできるので、オペレータ
（操作者）は記憶回路１４に記憶されている信号の所望
部分をＣＲＴｌ８の表示面上で観察できる。陶、トリガ
点を決定するトリガ回路及びトリガ点を遅延させる遅延
回路は、本発明とは関係ないので第１図から除外してあ
ることに留意されたい。
制御回路２２が書込み及び読出し信号を交互に記憶回路
１４に印加したとすると、第１図の信号捌定装置は入力
信号を記憶し，記憶された信号を時分割（タイム・シェ
アリング）で表示することができる。しかし、記憶回路
１４の同一アドレスで書込み及び読出しが行われるので
、表示される信号は表示時点に記憶されている新入力信
号である。即ち、第１図の従来技術は、既κ記憶されて
いる入力信号を表示すると共に新入力信号を装蟹Ｋ取り
込むことができないため、入力信号観察中に発生した信
号を装置Ｋ入力できないという問題があった。
１４に印加したとすると、第１図の信号捌定装置は入力
信号を記憶し，記憶された信号を時分割（タイム・シェ
アリング）で表示することができる。しかし、記憶回路
１４の同一アドレスで書込み及び読出しが行われるので
、表示される信号は表示時点に記憶されている新入力信
号である。即ち、第１図の従来技術は、既κ記憶されて
いる入力信号を表示すると共に新入力信号を装蟹Ｋ取り
込むことができないため、入力信号観察中に発生した信
号を装置Ｋ入力できないという問題があった。
第１図の従来例の上記問題点Ｆｉ，第２図に示す他の従
来例によって解消されている。第２図の従来例は第１図
の従来例と類似しているので、類似ブロックには同一番
号を付して相異点のみを説明する。第２図の信号測定装
置は、２個の記憶回路（取込み記憶回路２８及び表示記
憶回路３０）、２個のアドレス信号発生器（取込みアド
レス信号発生器（ＡＡＧ）３２及び表示アドレス信号発
生器（ＤＡＧ）３４）を有する。これらの記憶回路２８
．３０は夫々第１図の記憶回路ｌ４と同一型であり、ア
ドレス信号発生器３２．３４も第１図のアドレス信号発
生器２０と同一型である。崗、第２図では、第１図の場
合と同様に、本発明と関係を有しないトリガ回路及び遅
延回路は図示していない。
来例によって解消されている。第２図の従来例は第１図
の従来例と類似しているので、類似ブロックには同一番
号を付して相異点のみを説明する。第２図の信号測定装
置は、２個の記憶回路（取込み記憶回路２８及び表示記
憶回路３０）、２個のアドレス信号発生器（取込みアド
レス信号発生器（ＡＡＧ）３２及び表示アドレス信号発
生器（ＤＡＧ）３４）を有する。これらの記憶回路２８
．３０は夫々第１図の記憶回路ｌ４と同一型であり、ア
ドレス信号発生器３２．３４も第１図のアドレス信号発
生器２０と同一型である。崗、第２図では、第１図の場
合と同様に、本発明と関係を有しないトリガ回路及び遅
延回路は図示していない。
次Ｋ第２図の装置の動作を説明する。先ず、制御回路２
２が取込み記憶回路２８を書込みモードにすると，ＡＤ
Ｃ１２の出力信号は、取込みアドレス信号発生器３２に
よって特定される取込み記憶回路２８の所定アドレスの
記憶領域に順次記憶される。入力信号が記憶されると、
制御回路２２は、取込み及び表示記憶回路２８，３０を
夫々読出し及び書込みモードにする。取込みアドレス信
号発生器３２によってアドレスが指定された記憶済入力
信号は、取込み記憶回路２８から表示記憶回路３０に転
送され、表示アドレス信号発生器３４からのアドレス信
号に従って表示記憶回路３００所定記憶領域に記憶され
る。散込み記憶回路２８内の全信号が表示記憶回路３０
に転送されると、制御回路２２は読出し命令信号を表示
記憶回路３０に出力する。次に、表示記憶囲路３０に記
憶されている信号はＤＡＣ１６でアナログ信号に変換さ
れてＣＲＴ１８で表示される。オペレータが装置に新入
力信号を取り込みながら既に記憶してある入力信号をＣ
ＲＴ１８上に表示し丸い場合には，ＡＤＣ１２からの出
力信号を記憶する取込み記憶回路２８に制御回路２２が
書込み命令信号を加える。このように、新入力信号を取
込み記憶回路２８に取り込むと共に、表示記憶回路３０
に記憶されている入力信号をＣＲＴｌ８に表示できる。
２が取込み記憶回路２８を書込みモードにすると，ＡＤ
Ｃ１２の出力信号は、取込みアドレス信号発生器３２に
よって特定される取込み記憶回路２８の所定アドレスの
記憶領域に順次記憶される。入力信号が記憶されると、
制御回路２２は、取込み及び表示記憶回路２８，３０を
夫々読出し及び書込みモードにする。取込みアドレス信
号発生器３２によってアドレスが指定された記憶済入力
信号は、取込み記憶回路２８から表示記憶回路３０に転
送され、表示アドレス信号発生器３４からのアドレス信
号に従って表示記憶回路３００所定記憶領域に記憶され
る。散込み記憶回路２８内の全信号が表示記憶回路３０
に転送されると、制御回路２２は読出し命令信号を表示
記憶回路３０に出力する。次に、表示記憶囲路３０に記
憶されている信号はＤＡＣ１６でアナログ信号に変換さ
れてＣＲＴ１８で表示される。オペレータが装置に新入
力信号を取り込みながら既に記憶してある入力信号をＣ
ＲＴ１８上に表示し丸い場合には，ＡＤＣ１２からの出
力信号を記憶する取込み記憶回路２８に制御回路２２が
書込み命令信号を加える。このように、新入力信号を取
込み記憶回路２８に取り込むと共に、表示記憶回路３０
に記憶されている入力信号をＣＲＴｌ８に表示できる。
しかしながら、第２図の従来例は、取込み記憶回路２８
から表示記憶回路３０への信号転送時間を無視できない
という問題がある。ところで、一測したい現象が一定期
間内に１回しか発生せず且つ発生時点を予測できない場
合がある。このような場合、第２図の従来例では、観側
したい現象が記憶回路２８及び３０間の信号転送期間中
に発生すれば、その現象を観測でたないことになる。第
１図及び第２図に示した従来の信号測定装置はトランジ
エント・レコーダに属するが、ロジック・アナライザの
場合であっても上述の問題点は同一である。
から表示記憶回路３０への信号転送時間を無視できない
という問題がある。ところで、一測したい現象が一定期
間内に１回しか発生せず且つ発生時点を予測できない場
合がある。このような場合、第２図の従来例では、観側
したい現象が記憶回路２８及び３０間の信号転送期間中
に発生すれば、その現象を観測でたないことになる。第
１図及び第２図に示した従来の信号測定装置はトランジ
エント・レコーダに属するが、ロジック・アナライザの
場合であっても上述の問題点は同一である。
したがって、本発明の目的は、上述の従来例の問題を除
去した信号測定装置を提供することである。
去した信号測定装置を提供することである。
本発明の他の目的は、入力信号を記憶回路に取り込むと
共に、同時に既に記憶されている人力信号を記憶回路か
ら取り出すことができる信号測定装置を提供することで
ある。
共に、同時に既に記憶されている人力信号を記憶回路か
ら取り出すことができる信号測定装置を提供することで
ある。
以下、添付の第３図乃至第５図を参照ｌ７て本発明の好
適実施例を説明する１第３図は本発明に係る実施例のブ
ロック図、第４図は第３図の記憶回路３６の記憶領域を
説明する図である。同、第３図のブロックで第２図に示
したブロックと類似のものについては同一番号を付して
相異点についてのみ説明する。記憶回路３６は、＠２ｂ
４の記憶回路２８又は３０の少なくとも２倍の記憶谷童
を有し、第１及び第２記憶領域に分けられでいる。マル
テプレクサ３８Ｆｉ、取込みアドレス信号発生器３２及
び表示アドレス信号発生器３４からのアドレス信号を、
制御回路２２の制御下で，選択的に記憶回路３６のアド
レス端子に加える。同，Ｓｇｌ図及び第２図の場合と同
様に、トリガ回路及び遅延目路は第３図に於いても省略
してある。
適実施例を説明する１第３図は本発明に係る実施例のブ
ロック図、第４図は第３図の記憶回路３６の記憶領域を
説明する図である。同、第３図のブロックで第２図に示
したブロックと類似のものについては同一番号を付して
相異点についてのみ説明する。記憶回路３６は、＠２ｂ
４の記憶回路２８又は３０の少なくとも２倍の記憶谷童
を有し、第１及び第２記憶領域に分けられでいる。マル
テプレクサ３８Ｆｉ、取込みアドレス信号発生器３２及
び表示アドレス信号発生器３４からのアドレス信号を、
制御回路２２の制御下で，選択的に記憶回路３６のアド
レス端子に加える。同，Ｓｇｌ図及び第２図の場合と同
様に、トリガ回路及び遅延目路は第３図に於いても省略
してある。
ＡＤＣ１２からのデジタル変換された入力信号を取り込
むために、制御回路２２は，記憶［ｉ！ＩＭ３６を書込
みモードにし更にマルチプレクサ３８が取込みアドレス
信号発生器３２を選択するようにする．制御回路２２が
取込みアドレス信号発生器３２をプリセットしているの
で、取込みアドレス信号発生器３２は，記憶回路３６内
のアドレス番号「０」及び［『ＩＩ１間の第１記憶領域
の７１・レス信号を発生する（第４図参照）。仁のよう
に，ＡＤＣ１２の出力信号は記憶回路３６の第１記憶領
域に記憶される。人力信号が記憶されると、制御回路２
２は、読出しモードになるようにブロック３４．３６１
び３８を制御する。マルチプレクサ３８は表示アドレス
信号発生器３４を選択し、表示アドレス信号発生器３４
は記憶回路３６の第１記憶領域のアドレス信号を発生す
る。水平軸回路２４は制御回路２２からの命令信号に応
じて傾斜信号を発生しているので、記憶回路３６のデジ
タル出力は、ＤＡＣ１６によってアナログ信号Ｋ変換さ
れた後ＣＲＴ１８で表示される。
むために、制御回路２２は，記憶［ｉ！ＩＭ３６を書込
みモードにし更にマルチプレクサ３８が取込みアドレス
信号発生器３２を選択するようにする．制御回路２２が
取込みアドレス信号発生器３２をプリセットしているの
で、取込みアドレス信号発生器３２は，記憶回路３６内
のアドレス番号「０」及び［『ＩＩ１間の第１記憶領域
の７１・レス信号を発生する（第４図参照）。仁のよう
に，ＡＤＣ１２の出力信号は記憶回路３６の第１記憶領
域に記憶される。人力信号が記憶されると、制御回路２
２は、読出しモードになるようにブロック３４．３６１
び３８を制御する。マルチプレクサ３８は表示アドレス
信号発生器３４を選択し、表示アドレス信号発生器３４
は記憶回路３６の第１記憶領域のアドレス信号を発生す
る。水平軸回路２４は制御回路２２からの命令信号に応
じて傾斜信号を発生しているので、記憶回路３６のデジ
タル出力は、ＤＡＣ１６によってアナログ信号Ｋ変換さ
れた後ＣＲＴ１８で表示される。
記憶回路８２の第１記憶領域に記憶されている入力信号
を表示すると共に新入力信号を装置Ｋ織り込むためには
、制御回路２２け、第５図に示す制御信号Ａ及びＢを夫
々記憶回路３６及びマルチグレクサ３８に゛加える。制
御信号Ａの高レベル及び低レベルは夫々読出し，及び書
込みモードを命令する。一方、制御信号Ｂのレベルが「
高」及び「低」の場合、マルチプレクサ３８は夫々取込
み信号発生器（ＡＡＧ）３２及び表示アドレス信号発生
器（ＤＡＧ）３４を選択する。同、制御信号Ａ及びＢの
周波数は例えば８００ｋＨｚである●堆込みアドレス信
号発生器３２は、第４図に示す記憶回路３６の第２記憶
領域（アドレス番号「ｎ」から「ｎ＋．ｍＪ）に対応す
るアドレス信号を発生し、一方、表示アドレス信号発生
器３４け、制御回路２２の制御下で第１記憶領域に対応
するアドレス信号を発生する。向、制御信号Ａ及びＢは
、ＡＤＣ１２の取込み動作と同期している。次に，記憶
回路３６への書込み及び記憶回路３６からの続出しにつ
いて説明する。第１番目に、マルチプレクサ３８が読出
しアドレス信号発生器３４を選択してアドレス「０」信
号が発生すると、記憶回路３６は読出しモードとなり、
記憶回路３６のアドレス「０」に記憶されている人力信
号を読み出す。第２番目に、マルチプレクサ３８が取込
みアドレス信号発生器３２を選択してアドレスｒｎＪ信
号を発生させると記憶回路３−６は書込みモードとなク
、記憶回路３６のアドレスｒｎＪに新入力信号を記憶ス
る。第３番目に、マルチプレクサ３８が表示アドレス信
号発生器を選択してアドレス「１」信号を発生させ且つ
記憶回路３６を読出しモードにすると、記憶回路３６の
アドレス「１」に記憶されている信号が読み出される。
を表示すると共に新入力信号を装置Ｋ織り込むためには
、制御回路２２け、第５図に示す制御信号Ａ及びＢを夫
々記憶回路３６及びマルチグレクサ３８に゛加える。制
御信号Ａの高レベル及び低レベルは夫々読出し，及び書
込みモードを命令する。一方、制御信号Ｂのレベルが「
高」及び「低」の場合、マルチプレクサ３８は夫々取込
み信号発生器（ＡＡＧ）３２及び表示アドレス信号発生
器（ＤＡＧ）３４を選択する。同、制御信号Ａ及びＢの
周波数は例えば８００ｋＨｚである●堆込みアドレス信
号発生器３２は、第４図に示す記憶回路３６の第２記憶
領域（アドレス番号「ｎ」から「ｎ＋．ｍＪ）に対応す
るアドレス信号を発生し、一方、表示アドレス信号発生
器３４け、制御回路２２の制御下で第１記憶領域に対応
するアドレス信号を発生する。向、制御信号Ａ及びＢは
、ＡＤＣ１２の取込み動作と同期している。次に，記憶
回路３６への書込み及び記憶回路３６からの続出しにつ
いて説明する。第１番目に、マルチプレクサ３８が読出
しアドレス信号発生器３４を選択してアドレス「０」信
号が発生すると、記憶回路３６は読出しモードとなり、
記憶回路３６のアドレス「０」に記憶されている人力信
号を読み出す。第２番目に、マルチプレクサ３８が取込
みアドレス信号発生器３２を選択してアドレスｒｎＪ信
号を発生させると記憶回路３−６は書込みモードとなク
、記憶回路３６のアドレスｒｎＪに新入力信号を記憶ス
る。第３番目に、マルチプレクサ３８が表示アドレス信
号発生器を選択してアドレス「１」信号を発生させ且つ
記憶回路３６を読出しモードにすると、記憶回路３６の
アドレス「１」に記憶されている信号が読み出される。
上述の第１〜第３番目の動作は、アドレス信号発生器３
２．３４が夫々アドレス「ｎ十ｍ」信号及びアドレスｒ
ｍＪ信号を出力するまで繰り返えされ、最後にアドレス
ｒｆｌＪ及び「０」に戻って上述の時分割動作が繰り返
えされる。尚、制御信号Ａの位相は、記憶回路３６の特
性により制御信号Ｂの位相よ）遅れている。記憶回路３
６の第１記憶領域に記憶されている入力信号は転送され
ないので，従来例のように新入力信号の取込み不可能期
間は存在せず、入力信号が取り込まれると直ちに次の入
力信号を取り込むことができる。このように、本発明に
よれば、入力信号を取り込む機会を逸するという問題は
生じない。
２．３４が夫々アドレス「ｎ十ｍ」信号及びアドレスｒ
ｍＪ信号を出力するまで繰り返えされ、最後にアドレス
ｒｆｌＪ及び「０」に戻って上述の時分割動作が繰り返
えされる。尚、制御信号Ａの位相は、記憶回路３６の特
性により制御信号Ｂの位相よ）遅れている。記憶回路３
６の第１記憶領域に記憶されている入力信号は転送され
ないので，従来例のように新入力信号の取込み不可能期
間は存在せず、入力信号が取り込まれると直ちに次の入
力信号を取り込むことができる。このように、本発明に
よれば、入力信号を取り込む機会を逸するという問題は
生じない。
次の新入力信号を装置に取り込むために、取込みアドレ
ス信号発生器３２は記憶回路３６の第１記憶領域に対応
するアドレス信号を出力し、表示アドレス信号発生器３
４は第２記憶領域に対応するアドレス信号を出力する。
ス信号発生器３２は記憶回路３６の第１記憶領域に対応
するアドレス信号を出力し、表示アドレス信号発生器３
４は第２記憶領域に対応するアドレス信号を出力する。
したがって，次の新入力信号は第１記憶領域に記憶され
、第２記憶領域に記憶された入力信号は時分割で記憶回
路３６から読み出される。
、第２記憶領域に記憶された入力信号は時分割で記憶回
路３６から読み出される。
第３図に示した実施例はトランジエント●レコーダであ
るが、ＡＤＣ１２及びＤＡＣ１６を除くことによってロ
ジック・アナライザにも応用できる。淘、記憶回路３６
の出力信号をコンピュータに加えて適当な信号処理を行
ってもよい。
るが、ＡＤＣ１２及びＤＡＣ１６を除くことによってロ
ジック・アナライザにも応用できる。淘、記憶回路３６
の出力信号をコンピュータに加えて適当な信号処理を行
ってもよい。
以上の説明から明らかなように、本発明の信号測定装置
は、記憶回路に新入力信号を記憶すると同時Ｋ１記憶回
路に既に記憶されている人力信号を取り出すことができ
る。
は、記憶回路に新入力信号を記憶すると同時Ｋ１記憶回
路に既に記憶されている人力信号を取り出すことができ
る。
以上、本発明の吐適実１例について説明したが、当業者
にとって本実施例の変形変更を行うことは容易である。
にとって本実施例の変形変更を行うことは容易である。
例えば、上述の実施例ではアドレス信号発生器３２及び
３４は、夫々信号取込み及び読出し専用として用いたが
、２個のアドレス信号発生器を夫々記憶回路３６の第１
領域及び第２領域のアドレス専用として用いてもよい。
３４は、夫々信号取込み及び読出し専用として用いたが
、２個のアドレス信号発生器を夫々記憶回路３６の第１
領域及び第２領域のアドレス専用として用いてもよい。
また、記憶回路３６の書込み・続出しモードの切換及び
マルチプレクサ３８の切換は２ビット以上の間隔で行っ
てもよい。更に記憶回路の記憶領域を４分割して２チャ
ンネルの入力信号を取り込むようにすることも可能であ
る。この場合、２人力信号は交互に記憶回路に印加され
、取込み及び表示アドレス信号発生器は夫々のチャンネ
ル信号用に夫々２個のアドレス信号を発生するようにす
る。２チャンネル入力信号は、記憶回路の連続したアド
レスの記憶領域に交互に記憶される。伺、取込み及び表
示アドレス信号発生器を追加して、マルチプレクサが４
個のアドレス信号発生器の内の１個を選択するようにし
てもよい。記憶回路としてはダイナミックＲＡＭを用い
てもよく、アドレス信号発生器は行及び列のアドレス信
号を発生するようにする。更に、記憶回路は入力信号記
憶領域外の記憶領域にトリガ及びカーソル情報等の他の
データを記憶してもよい。このためには、マルチプレク
サは記憶回路のデータ入力端子に入力信号及びその他の
情報を選択的に印加できるように設計されなければなら
ない。
マルチプレクサ３８の切換は２ビット以上の間隔で行っ
てもよい。更に記憶回路の記憶領域を４分割して２チャ
ンネルの入力信号を取り込むようにすることも可能であ
る。この場合、２人力信号は交互に記憶回路に印加され
、取込み及び表示アドレス信号発生器は夫々のチャンネ
ル信号用に夫々２個のアドレス信号を発生するようにす
る。２チャンネル入力信号は、記憶回路の連続したアド
レスの記憶領域に交互に記憶される。伺、取込み及び表
示アドレス信号発生器を追加して、マルチプレクサが４
個のアドレス信号発生器の内の１個を選択するようにし
てもよい。記憶回路としてはダイナミックＲＡＭを用い
てもよく、アドレス信号発生器は行及び列のアドレス信
号を発生するようにする。更に、記憶回路は入力信号記
憶領域外の記憶領域にトリガ及びカーソル情報等の他の
データを記憶してもよい。このためには、マルチプレク
サは記憶回路のデータ入力端子に入力信号及びその他の
情報を選択的に印加できるように設計されなければなら
ない。
第１図及び第２図は夫々従来の信号測定装置のブロック
図，、第３図は本発明の好適実施例のブロック図ｓ’ｓ
ａ図は第３図の記憶回路の記憶領域を説明するための図
、第５図は第３図の動作を説明するためのタイムｅチャ
ートである。 ２２・・・制御回路、 ３２．３４・・・アドレス信号発生器、３６・・・記憶
回路、 ３８・・・マルチプレクサ
図，、第３図は本発明の好適実施例のブロック図ｓ’ｓ
ａ図は第３図の記憶回路の記憶領域を説明するための図
、第５図は第３図の動作を説明するためのタイムｅチャ
ートである。 ２２・・・制御回路、 ３２．３４・・・アドレス信号発生器、３６・・・記憶
回路、 ３８・・・マルチプレクサ
Claims (1)
- 第１及び第２記憶領域を有する記憶回路と、第１アドレ
ス信号を発生する第１アドレス信号発生器と、第２アド
レス信号を発生する第２アドレス信号発生器と、上記第
１及び第２アドレス信号の何れかを選択的に上記記憶回
路のアドレス端子Ｋ印加するマルチプレクサと、該マル
チプレクサの選択動作を制御し且つ該選択動作に従って
上記記憶回路の書込み及び読出しモードを制御する制御
回路とを具え、上記第１又は第２アドレス信号κ従って
上記記憶回路の上記第１又は第２記憶領域に記憶されて
いる入力信号を読み出すと同時κ上記第２又は第１アド
レス信号κ従って上記記憶回路の上記第２又は第１記憶
領域に入力信号を記憶できることを特徴とする信号測定
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16940381A JPS5876997A (ja) | 1981-10-22 | 1981-10-22 | 信号測定装置 |
| FR8217953A FR2515358A1 (fr) | 1981-10-22 | 1982-10-19 | Instrument pour la mesure de signaux |
| NL8204050A NL8204050A (nl) | 1981-10-22 | 1982-10-20 | Signaalmeetinstrument. |
| GB08230031A GB2109210A (en) | 1981-10-22 | 1982-10-21 | Signal measuring-split memory |
| DE19823239214 DE3239214C2 (de) | 1981-10-22 | 1982-10-22 | Signalmeßinstrument |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16940381A JPS5876997A (ja) | 1981-10-22 | 1981-10-22 | 信号測定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5876997A true JPS5876997A (ja) | 1983-05-10 |
Family
ID=15885949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16940381A Pending JPS5876997A (ja) | 1981-10-22 | 1981-10-22 | 信号測定装置 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPS5876997A (ja) |
| DE (1) | DE3239214C2 (ja) |
| FR (1) | FR2515358A1 (ja) |
| GB (1) | GB2109210A (ja) |
| NL (1) | NL8204050A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4495586A (en) * | 1982-07-29 | 1985-01-22 | Tektronix, Inc. | Waveform acquisition apparatus and method |
| FR2556842B1 (fr) * | 1983-12-14 | 1986-05-16 | Electricite De France | Procede de visualisation de grandeurs physiques variables dans le temps, et systeme permettant la mise en oeuvre de ce procede |
| GB8405709D0 (en) * | 1984-03-05 | 1984-04-11 | Schlumberger Electronics Uk | Data display method |
| JPS61231595A (ja) * | 1985-04-08 | 1986-10-15 | アンリツ株式会社 | ラスタスキヤン方式における極座標表示装置 |
| EP0261751A3 (en) * | 1986-09-25 | 1990-07-18 | Tektronix, Inc. | Concurrent memory access system |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5040963A (ja) * | 1973-08-14 | 1975-04-15 | ||
| JPS5435645A (en) * | 1977-08-25 | 1979-03-15 | Hitachi Denshi Ltd | Input/output control system for real-time data |
| JPS5442923A (en) * | 1977-09-12 | 1979-04-05 | Ricoh Co Ltd | Buffer control system |
| JPS55134442A (en) * | 1979-04-04 | 1980-10-20 | Hitachi Ltd | Data transfer unit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1431724A (en) * | 1973-01-08 | 1976-04-14 | Tektronix Inc | System for acquiring processing and displaying information |
-
1981
- 1981-10-22 JP JP16940381A patent/JPS5876997A/ja active Pending
-
1982
- 1982-10-19 FR FR8217953A patent/FR2515358A1/fr active Pending
- 1982-10-20 NL NL8204050A patent/NL8204050A/nl not_active Application Discontinuation
- 1982-10-21 GB GB08230031A patent/GB2109210A/en not_active Withdrawn
- 1982-10-22 DE DE19823239214 patent/DE3239214C2/de not_active Expired
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5040963A (ja) * | 1973-08-14 | 1975-04-15 | ||
| JPS5435645A (en) * | 1977-08-25 | 1979-03-15 | Hitachi Denshi Ltd | Input/output control system for real-time data |
| JPS5442923A (en) * | 1977-09-12 | 1979-04-05 | Ricoh Co Ltd | Buffer control system |
| JPS55134442A (en) * | 1979-04-04 | 1980-10-20 | Hitachi Ltd | Data transfer unit |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3239214C2 (de) | 1984-07-26 |
| NL8204050A (nl) | 1983-05-16 |
| GB2109210A (en) | 1983-05-25 |
| FR2515358A1 (fr) | 1983-04-29 |
| DE3239214A1 (de) | 1983-06-01 |
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