JPS587569A - Method and circuit for monitoring phase order of three-phase network - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 本発明は例えば昇降機駆動回路における３相回路網の相
順序を監視する方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for monitoring the phase sequence of a three-phase network, for example in an elevator drive circuit.

一般に、特に昇降機においては正しい相順序とすること
が重要である。相順序が誤ると、危険な状態が生じ、例
えばドアが誤って開いたり、サイリスタ駆動スタティッ
クコンバータを具える昇降機においては相順序エラーに
よりフユーズがとぶことが起る。昇降機においては相順
序を監視する必要があることは明らかであり、国によっ
ては相順序の監視を昇降機に義務づけている。In general, it is important to have the correct phase sequence, especially in elevators. If the phase sequence is incorrect, dangerous conditions can occur, such as doors opening incorrectly or fuses blown due to phase sequence errors in elevators with thyristor-driven static converters. There is a clear need for phase sequence monitoring in elevators, and some countries require phase sequence monitoring for elevators.

例えばいわゆる遅延マイクロ回路を用いてデジタル的に
動作する相順序監視装置が一般に知られている。これら
装置は通常複雑な回路と多数の構成素子を必要とし、故
障し易い頻回がある。Phase sequence monitoring devices that operate digitally, for example using so-called delay microcircuits, are generally known. These devices typically require complex circuitry, a large number of components, and are subject to frequent failures.

本発明の目的は上述の欠点を除去し、高信頼度で、簡曝
且つ安価な相順序監視装置を提供しようとするにある。SUMMARY OF THE INVENTION An object of the present invention is to eliminate the above-mentioned drawbacks and to provide a highly reliable, simple and inexpensive phase sequence monitoring device.

本発明の方法は、各相を表わす正規の電圧ベクトル間に
、互に反対向きで等しい大きざの追加のベクトルを付加
し、これら追加ベクトルと電圧ベクトルを加算し、得ら
れたベクトル和に基づいて必要な処理を行なうことを特
徴とする。The method of the present invention adds additional vectors of equal magnitude in opposite directions between the regular voltage vectors representing each phase, adds these additional vectors and the voltage vector, and based on the obtained vector sum. It is characterized in that it performs the necessary processing.

本発明の一例では、追加のベクトルは、１つの相のベク
トルからＪ度遅相した成分を形成すると共にこの相より
１２０度進んだ相のベクトルを適当に伸張して該成分を
打ち消す成分を形成することにより発生させる。In one example of the invention, the additional vector forms a component that is delayed by J degrees from the vector of one phase, and a component that appropriately extends the vector of the phase that is 120 degrees ahead of this phase to cancel that component. Generate by doing.

本発明は上記の方法を実施する回路にも関するものであ
る。本発明回路は、３相の和を形成して演算増幅回路に
導入し、該増幅回路の出力状態を窓比較器で監視し、該
比較器の出力信号でリレー又は他の類似の制御素子を制
御するもので、本発明では斯る回路において１つの相内
に該相の加算抵抗と並列に、該相をＪ度遅相する遅延回
路を接続し、該相より７２００進んだ相内に挿入された
加算抵抗の値を他の相内の加算抵抗より適当に小さくし
たことを特徴とする。The invention also relates to a circuit implementing the above method. The inventive circuit forms the sum of three phases and introduces it into an operational amplifier circuit, monitors the output state of the amplifier circuit with a window comparator, and uses the output signal of the comparator to control a relay or other similar control element. In the present invention, in such a circuit, a delay circuit that delays the phase by J degrees is connected in parallel with the addition resistor of the phase, and is inserted in the phase that is 7200 times ahead of the phase. It is characterized in that the value of the added resistor is appropriately smaller than the added resistors in other phases.

本発明回路の好適例では、前記遅延回路を少くとも２個
の直列接続の遅延抵抗と、これら抵抗の接続点と大地と
の間に接続した遅延コンデンサとで構成する。In a preferred embodiment of the circuit according to the invention, the delay circuit comprises at least two delay resistors connected in series and a delay capacitor connected between the connection point of these resistors and the ground.

本発明方法及び回路の利点は構造が簡琳で、簡暎に設計
できる点にある。更に、簡琳且つ安価であるから、昇降
権設置工事と関連して使用して設置段階において予め圧
しい相順序を達成するのに極めて好適である〇 図面につき本発明を説明する。The advantage of the method and circuit of the present invention is that the structure is simple and can be easily designed. Furthermore, the present invention will be described with reference to the drawings, which are simple and inexpensive and are therefore highly suitable for use in connection with lift right installation work to achieve a pre-pressive phase sequence during the installation stage.

本発明による相順序監視方法は、知何なる３相糸も各相
を表わす３つのベクトルＲ１８及び’Ｉ’ヲｔむベクト
ル図の形に表わすことができるという事実に基づいてい
る。このベクトル法では先ず最初に前記ベクトル法の和
（常に零になる）を計算する回路を構成する。この回路
は、ベクトルの和が相順序と無関係に零になるので、ま
だ相順序の監視に使用できない。この回路において、例
えばＳベクトルからＪ度遅相した成分８′と１Ｒベクト
ル【伸長してこの成分８１を相殺する成分Ｒ／を形成す
るような変更を加えると、ベクトルの和は常に零になる
とは限らない。このようにベクトルＲ９８及びＴに加え
て追加のベクトルＳ／及びＲ１を上記の回路に導入する
と、回路は相順序に感応するようになる。即ち、斯る回
路では１相順序が逆になると、追加のベクトル８′及び
Ｒ／は最早互に相殺し合わなくなり、その結果ベクトル
和は零にならなくなる。尚、斯る相殺は１つの相をａ度
遅相し、次相を／ｕＯ−ａ度進相するか、前相をａ度進
相することにより得られることも数学的原理から考えら
れる。斯る処理は上記の追加のベクトルＳ′及びＲ′と
同一の効果を有する。しかし１実際には斯る処理の可能
性は制限される。即ち、ａ度が小さい場合、１２０４度
の遅角は大きく、斯る遅相は簡畦な素子で達成すること
は困難である。また１ベクトルを進相することも不都合
である。その理由はこの場合には得られる回路が妨害に
影響され易くなるためである。The phase sequence monitoring method according to the invention is based on the fact that any three-phase thread can be represented in the form of a vector diagram with three vectors R18 and 'I' representing each phase. In this vector method, first a circuit is constructed to calculate the sum (always zero) of the vector method. This circuit cannot yet be used to monitor phase order, since the sum of the vectors is zero regardless of phase order. In this circuit, if a change is made, for example, to form a component 8' delayed by J degrees from the S vector and a 1R vector [R/] which is expanded and cancels this component 81, the sum of the vectors will always be zero. is not limited. This introduction of the additional vectors S/ and R1 in addition to vectors R98 and T into the above circuit makes the circuit sensitive to phase order. That is, in such a circuit, if the one-phase order is reversed, the additional vectors 8' and R/ will no longer cancel each other out, so that the vector sum will no longer be zero. It is also conceivable from mathematical principles that such cancellation can be obtained by retarding one phase by a degree and leading the next phase by /uO-a degrees, or by advancing the previous phase by a degree. Such processing has the same effect as the additional vectors S' and R' described above. However, in practice the possibilities of such processing are limited. That is, when a degree is small, the retard angle of 1204 degrees is large, and such a retard angle is difficult to achieve with a simple element. It is also inconvenient to advance one vector in phase. The reason for this is that in this case the resulting circuit becomes more susceptible to disturbances.

上述の回路は演算増幅器を用いて形成する。Ｒ１は８相
の加算抵抗、Ｒ２はＳ相の加算抵抗、Ｒ３はＴ相の加算
抵抗である。Ｒ４は演算増幅器ＯＰＩの帰還抵抗である
。Ｓ相ベクトルの遅相はＳ相の加算抵抗凡２と並列に遅
延回路ＶＰを接続することにより達成する。この遅延［
ｇｌｖ！ｌＩは少くとも１個の直列接続の遅延抵抗Ｒ５
及びＲ６と、これら抵抗の接続点と大地との間に接続さ
れた遅延コンデンサＯ１から成る。同様に、凡ベクトル
の伸長は抵抗Ｒ１の＋１１を他の加算抵抗Ｒ２及びＲ３
より小ざくすることにより達成する。この回路において
演算増幅器ＯＰＩの出力電圧が零でない場合、この出力
は相順序が誤っている状態を示す。この場合にはリレー
（ＲＥ）又は他の等価な制ａＸ子を制御して昇降機の安
全回路に信号を送って誤動作を停止させる禦子が必要と
なる。この電子は窓比較器Ｌ１として既知テアッて、既
知の技術に従って実現できるので、その構成については
説明を省略する。The circuit described above is formed using an operational amplifier. R1 is an 8-phase addition resistance, R2 is an S-phase addition resistance, and R3 is a T-phase addition resistance. R4 is a feedback resistor of operational amplifier OPI. The delay of the S-phase vector is achieved by connecting a delay circuit VP in parallel with the S-phase addition resistor 2. This delay [
glv! lI is at least one series-connected delay resistor R5
and R6, and a delay capacitor O1 connected between the connection point of these resistors and ground. Similarly, to expand the general vector, add +11 of resistor R1 to other resistors R2 and R3.
This is achieved by making it smaller. In this circuit, if the output voltage of operational amplifier OPI is non-zero, this output indicates an incorrect phase order condition. In this case, a regulator is required to control a relay (RE) or other equivalent regulator to send a signal to the safety circuit of the elevator to stop the malfunction. Since this electron can be realized as a window comparator L1 according to known technology, a description of its structure will be omitted.

本発明は上述した例にのみ限定されるものでなく、種々
の変形を加えることができるものであること勿論である
。It goes without saying that the present invention is not limited to the above-mentioned example, and that various modifications can be made.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は３相系のベクトル表示を示す図、第２図は本発
明方法を実施する回路を示す回路図である。 Ｒ，８，Ｔ・・・３相ベクトル、Ｓ′、Ｒ′・・・追加
のベクトル、Ｒ１、Ｒ２、Ｒ３・・・加算抵抗、ＯＰｌ
・・・演算増幅器、ｖＰ・・・遅延回路、ＬＬ・・・窓
比較器、Ｒ１１・ＩＪシレー Ｆｉｇ、２FIG. 1 is a diagram showing a vector representation of a three-phase system, and FIG. 2 is a circuit diagram showing a circuit for implementing the method of the present invention. R, 8, T...3-phase vector, S', R'...additional vector, R1, R2, R3...additional resistance, OPl
...Operation amplifier, vP...Delay circuit, LL...Window comparator, R11/IJ Schiller Fig, 2

Claims (1)

【特許請求の範囲】 Ｌ　３相回路網の相順序を監視するに当り、各相を表わ
す電圧ベクトル（Ｒｙ８＊Ｔ）間に、互に反対向きで等
しい大きざの追加のベクトル（Ｒ’＊８’３を付加し、
これら追加のベクトル！Ｒ’ｔｓ’）と電圧ベクトル（
Ｒｔ８ｔＴ）を加算し、得られた和に基づいて必要な処
理を行なうことを特徴とする相順序監視方法。 ２、特許請求の範囲ｌ記載の方法において、追加のベク
トル（ＩＬ’、８勺は、１つの相のベクトル（８）から
Ｊ度遅相した成分（Ｓりを形成すると共に該相の先行相
のベク＞／Ｉ／＠を適当に伸長して前記成分（８Ｉ）を
相殺する成分（Ｒ′）を形成することにより得ることを
特徴とする相順序監視方法。 ＆　３つの相（凡＊８＊Ｔ）の和を演算増幅回路によっ
て形成し、該回路の出力状態を窓比較器（Ｌｌ）で監視
し、該比較器の出力信号でリレー（ＲＩＤ）又は他の等
価な制ｍ禦子を制御するようにした相順序監視回路にお
いて、１つの相（８）内の加算抵抗（Ｒ２）と並列に、
該相をＪ度遅相する遅延回路（ｖｐ）を接続し１且つ該
相より１２０度進んだ相（８）内の加算抵抗（Ｒ１）の
値を他の相（Ｓ、Ｔ）内の加算抵抗（Ｒ２，Ｒ３）より
適当に小ざくしたことを特徴とする相順序監視回路。 本　特許請求の範囲３記載の回路において、前記遅延回
路は少くとも２個の直列接続の遅延抵抗ＩＲ５、Ｒ６）
と、これら抵抗の接続点と大地との間に接続された遅延
コンデンサ（０１）とで構成したことを特徴とする相順
序監視回路・[Claims] L In monitoring the phase sequence of a three-phase network, between the voltage vectors (Ry8*T) representing each phase, additional vectors (R'* Add 8'3,
These additional vectors! R'ts') and voltage vector (
Rt8tT) and performing necessary processing based on the obtained sum. 2. In the method recited in claim 1, the additional vector (IL', 8) forms a component (S) delayed by J degrees from the vector (8) of one phase, and A phase order monitoring method characterized in that the vector of >/I/@ is appropriately expanded to form a component (R') that cancels out the component (8I). The sum of In the phase order monitoring circuit configured to control, in parallel with the addition resistor (R2) in one phase (8),
A delay circuit (vp) that delays the phase by J degrees is connected, and the value of the addition resistor (R1) in the phase (8) that is 1 and 120 degrees ahead of the phase is added to the values in the other phases (S, T). A phase order monitoring circuit characterized in that the resistors (R2, R3) are made appropriately smaller. In the circuit according to claim 3, the delay circuit includes at least two series-connected delay resistors IR5, R6).
and a delay capacitor (01) connected between the connection point of these resistors and the ground.