JPS5869112A - Analog-to-digital converter - Google Patents
Analog-to-digital converterInfo
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- JPS5869112A JPS5869112A JP56167550A JP16755081A JPS5869112A JP S5869112 A JPS5869112 A JP S5869112A JP 56167550 A JP56167550 A JP 56167550A JP 16755081 A JP16755081 A JP 16755081A JP S5869112 A JPS5869112 A JP S5869112A
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Abstract
Description
【発明の詳細な説明】
本発明は直線性の優れた実用性の高いアナログ・ディジ
タル変換器に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a highly practical analog-to-digital converter with excellent linearity.
高速度なアナログ・ディジタル変換を行うアナログ・デ
ィジタル変換器（Ａ／Ｄ変換器）として１１１図に示す
如く構成された並直列形のものが知られている。このＡ
／Ｄ変換Ｗｉ＃ｄ２ビットプラス２ピットの４ビツト形
のものであり、前段変換部と後段変換部とＫより構成さ
れている。As an analog-to-digital converter (A/D converter) that performs high-speed analog-to-digital conversion, a parallel-serial type configured as shown in FIG. 111 is known. This A
/D conversion Wi#d is a 4-bit type of 2 bits plus 2 pits, and is composed of a front-stage conversion section, a rear-stage conversion section, and K.
即チ、サンプル回路１にサンプル・ボールドされたアナ
ログ信号は、前段変換部の並列に設けられた比較器２
ａ ｒ ２ ｂ ｇ ２ ｅに共通に入力され、直列に
接続された抵抗ＪａｔＪｂ、ｊｅ。In other words, the analog signal sampled and bolded in the sample circuit 1 is sent to the comparator 2 installed in parallel in the previous stage conversion section.
Resistors JatJb and je are commonly input to a r 2 b g 2 e and connected in series.
３ｄを定電流源３・にて駆動して得た複数の比較基準電
圧とそれぞれレベル比較される。これらの比較器！’ａ
、 ｊｏｂ 、 ２ｏの比較結果をエンコーダ４に入
力して前８己アナログ信号レベルを粗弁別してなる上位
２ピツトのディジタルデータを得ている。またこのエン
コーダ４の出力を局部Ｄ／Ａ変換器５に入力して上記デ
ィジタルデータに対応した再生アナログ信号を得、これ
を差分器６に入力して前記入力アナログ信号との差を求
める。このアナログ信号差は上Ｐ前段のディジタル変換
処理によって変換されることのなかった最小弁別レベル
以下の信号成分からなるものである。従ってこの差分器
６の出力を抜段の並列−成された比較器７ ａ １７
ｂ ＋ ７ ｃに共通に導き、直列に接続された抵抗Ｊ
ｉａ、＃ｂ。The level of each voltage is compared with a plurality of comparison reference voltages obtained by driving 3d with a constant current source 3. These comparators! 'a
, job, and 2o are input to the encoder 4, and the upper 2 pits of digital data are obtained by roughly discriminating the analog signal levels of the previous 8 analog signals. The output of the encoder 4 is input to a local D/A converter 5 to obtain a reproduced analog signal corresponding to the digital data, and this is input to a subtractor 6 to determine the difference from the input analog signal. This analog signal difference consists of signal components below the minimum discrimination level that were not converted by the digital conversion process before the upper P. Therefore, the output of this differentiator 6 is transferred to an extremely parallel comparator 7a17.
A resistor J connected in series, led in common to b + 7 c
ia, #b.
Ｊｌｃ＋ＪＩｄを定電流源８・にて駆動して鞠られる第
２の比較基準電圧とレベル比較する。この比較器７ ＊
＋ ７ ｂ 、 ７ ｅの比較結果をエンコーダ９に
得て、下位２ピツトのディジタルデータを得る。尚、前
段変換部の比較基準電圧差は、彼段変換部の比較基準電
圧差の２ｎ倍（但し、ｎは下位ビット数）に設定される
。これによりエンコーダ４，９の出力として、上位２ビ
、トと下位２ピツトからなる計４ビットのディジタル信
号を得る。The level of Jlc+JId is compared with a second comparison reference voltage which is driven by a constant current source 8. This comparator 7 *
The comparison results of +7b and 7e are provided to the encoder 9 to obtain digital data of the lower two pits. Note that the comparison reference voltage difference of the first-stage conversion section is set to 2n times the comparison reference voltage difference of the second-stage conversion section (where n is the number of lower bits). As a result, a total of 4-bit digital signal consisting of the upper 2 bits, bits, and lower 2 bits is obtained as the output of the encoders 4 and 9.
このように構成されたＡ／Ｄ ｉ換器によれば、並列的
なレベル比較と、変換精度に対応した基準レベルを多段
に設定したレベル比較とにより、高速度で高精度なアナ
ログ・ディジタル変換処理を行い得る。ところが、この
Ａ、／Ｄ変換器では、局部Ｄ／Ａ変換器５によって上位
２ピツトのディジタルデータが示すアナログ電圧を得、
入力アナログ電圧との差を求めて下位ビットの変換に供
すると言うアナログ処理を必要とする。この局部Ｄ／Ａ
変換器５は、例えば紀２図（、）に示すように、トラ、
４ンジスタからなる電流スイッチと、これらのｔ光スイ
ツチによって電流が切換えられるラダー抵抗とによって
構成される。この為、上記うメー抵抗のばらつきと、電
流の変動とによって変換アナログ電圧に誤差が生じ易い
。即ち、とのｗＸ２図（ａ） Ｋ示す局部Ｄ／Ａ変換器
Ｆｉ尋価的に同図（ｂ）の如く示され、抵抗Ｒｃ、 Ｒ
，およびトランジスタＴＲのベース・エミ、り間電圧Ｖ
ＩＩＨのばらつきによって、その出力電圧■。に次のよ
うな誤差が生じる。即ち、誤差分をΔ■、ΔＲｃ１ΔＲ
Ｅ、ΔＶＩＥとしてそれぞれ示すと、なる関係の誤差が
生じる。但し、Ｖ、−は抵抗Ｒ。According to the A/D converter configured in this way, high-speed and high-precision analog-to-digital conversion can be achieved by parallel level comparison and level comparison in which reference levels corresponding to conversion accuracy are set in multiple stages. can be processed. However, in this A/D converter, the local D/A converter 5 obtains the analog voltage indicated by the digital data of the upper two pits.
Analog processing is required to calculate the difference from the input analog voltage and use it to convert the lower bits. This local D/A
The converter 5 is, for example, as shown in Figure 2 (,).
It is composed of a current switch consisting of four transistors and a ladder resistor whose current is switched by these t-optical switches. For this reason, errors are likely to occur in the converted analog voltage due to the above-mentioned variations in the internal resistance and fluctuations in the current. That is, the local D/A converter Fi shown in Figure (a) K is shown in terms of value as shown in Figure (b), and the resistors Rc, R
, and the base-to-emitter voltage V of the transistor TR
Depending on the variation in IIH, its output voltage ■. The following errors occur. That is, the error is Δ■, ΔRc1ΔR
When expressed as E and ΔVIE, the following errors occur. However, V and - are resistance R.
の両端電圧であり、ｌｃはトランジスタＴＲのコレクタ
電圧である。しかして、抵抗Ｒｃ ＋ ＲＥのペア性の
誤差は一般に±０．５−程度存在し、またη１のばらつ
きは±１ｍＶ程度存在する。この為、ＲｃとＲＥとが勢
しいとしても、最悪の場合、出力電圧ｖ０の１差
ΔｖＯ／ｖ ユ±１チ
が生じる。この誤差に起因するＡ／Ｄ蛮換組換誤差ぐに
は、上記出方電圧誤１ｋ１ａｓｎ以下に抑えることが必
要であり、極＾′】て高精度な局部Ｄ／Ａ変換器を必要
とする。−まんこの誤差を抑えることができない場合、
第３ＬＪに示すように上位ビットのビットデータ変化点
において、次側つなぎ誤差が発生し、結局ぬ粗性の良い
高精度なアナログ・ｒイジタル変挾をなし得なくなる。, and lc is the collector voltage of the transistor TR. Therefore, the pairwise error of the resistor Rc + RE generally exists on the order of ±0.5-, and the variation in η1 exists on the order of ±1 mV. Therefore, even if Rc and RE are strong, in the worst case, a one difference ΔvO/v of the output voltage v0 will occur. It is necessary to suppress the A/D conversion error caused by this error to less than the above-mentioned output voltage error 1k1asn, which requires a highly accurate local D/A converter. -If the error in the pussy cannot be suppressed,
As shown in the third LJ, a next-side connection error occurs at the bit data change point of the upper bit, and as a result, it becomes impossible to perform analog-to-digital conversion with good roughness and high precision.
本発明はこのような事情を４ ）ｉｌｉ してなされた
もので・その目的とするところは、局部Ｄ／Ａ変換器の
誤差に起因するつなき゛１差の発生を招くことなしに、
直Ｉｖｌｌ性の良い尚鞘′度なアナログ・ディジタル変
換を４速度に実行することのできる実用性の高いアナロ
グ・ｆ４ジタル変換器を提供することにある。The present invention has been made in consideration of the above-mentioned circumstances, and its purpose is to eliminate the occurrence of connection differences caused by errors in local D/A converters, and to
It is an object of the present invention to provide a highly practical analog-to-f4 digital converter capable of performing accurate analog-to-digital conversion at four speeds with good directivity.
本発明の概要は・並列に良目だ虚数の比較器にてアナロ
グ入力′鮭圧を複数の基準電圧とそれぞれ比較し・その
比較結果から上位ビットのディジタルデータを求めると
共に、上記比較結果に従って上記アナログ電圧電圧に最
も近い奇数順位の基準電圧と偶数順位の基準電圧とをそ
れぞれ選択的に抽出し、上記奇数順位の基準電圧を分圧
器の一方端に入力し、偶数順位の基準電圧を上記分圧器
の他方端に入力してその電位差を分圧して２次基準電圧
を生成し、この２次基準電圧と前記アナログ入力電圧と
をレベル比較すると共にこの比較結果を前記上位ビット
の比較結果に従ってビット反転して下位ビットのデ（ジ
タルデータを得ることで、上述した目的を効果的に達成
したものである。The outline of the present invention is as follows: Compare the analog input 'salmon pressure' with a plurality of reference voltages using comparators with good imaginary numbers in parallel. From the comparison results, obtain the digital data of the upper bits, and according to the comparison results, Selectively extract the odd-order reference voltage and the even-order reference voltage that are closest to the analog voltage voltage, input the odd-order reference voltage to one end of a voltage divider, and divide the even-order reference voltage into the above-mentioned voltage divider. A secondary reference voltage is generated by inputting it to the other end of the voltage converter and dividing the potential difference, and comparing the levels of this secondary reference voltage and the analog input voltage, and converting the comparison result into bits according to the comparison result of the upper bit. By inverting and obtaining digital data of lower bits, the above-mentioned purpose is effectively achieved.
以下、図面を鯵照して本発明の一実施例につき説明する
。Hereinafter, one embodiment of the present invention will be described with reference to the drawings.
第４図は実施例に係るＡ／Ｄ変換器の概略構成図で、と
ζでは２ビツトグラス２ビツト０４ビ、ト変換形のもの
が示される。アナログ入力信号はサングル回路１１によ
りサンプル・ホールドされて並列に構成された３つの比
較器１２ｍ。FIG. 4 is a schematic configuration diagram of an A/D converter according to an embodiment, and ζ indicates a 2-bit glass 2-bit 04-bit converting type. An analog input signal is sampled and held by a sampling circuit 11, and three comparators 12m are arranged in parallel.
１２ｂ、ｌ１ｌｃにそれぞれ共通に入力される。これら
の比較器Ｊｆｆｉａ、Ｉｆｆｂ、ｆｊｅに祉・基準電圧
発生ｂＩ３が発生した所定レベルの比較基準電圧がそれ
ぞれ与えられており、前記アナログ入力比較される。上
記基準電圧発生器１３＃ｉ、一端を所定電位Ｖ、。ｆに
固定してなる直列に接続された４つの抵抗１３ｍ、１１
ｂ、１３ｃ 、１３ｄに定電流源１３ｍにより一定〜゛
流を供給し、各抵抗１３ａ。12b and l1lc respectively. These comparators Jffia, Iffb, and fje are each supplied with a comparison reference voltage of a predetermined level generated by the standard voltage generation bI3, and the analog inputs are compared. The reference voltage generator 13#i has one end at a predetermined potential V. Four resistors 13m, 11 connected in series fixed at f
A constant current is supplied to b, 13c, and 13d by a constant current source 13m, and each resistor 13a.
１３ｂ、１３ｃ、１３ｄの端子から所定レベルの基準電
圧を発生させるものである。しかして、各基準電圧は、
例えばＶｒｅｆ ＋ Ｖｔｔ ＋ Ｖｔｏ 、ＶＯｌ
＋ Ｖｏ。A reference voltage of a predetermined level is generated from terminals 13b, 13c, and 13d. Therefore, each reference voltage is
For example, Vref + Vtt + Vto, VOl
＋Vo.
として一定レベル差に定められる＠尚・ＶｒｅｆとＶ・
・とのレベル差はアナログ入力電圧のダイナ？ツクレン
ジと叫しく設定される。そして前記比較器１２ｍ、１２
ｂ、１２ｃはこれらの基準電圧のうち、Ｖ目 ＩＶｌｏ
、ＶＯｌをそれぞれ入力してアナログ入力、電圧のレベ
ルＶｉａとレベル比較し・例えばｖｌ２．ｖｌ。、ｖｏ
ｌりＶｉｎナルとき、論理１１“なる信号を、１だその
他の場合には論理１０１なる信号を比較結果とし−Ｃ出
力するようになっている。@Sho・Vref and V・
・Is the level difference between the analog input voltage and the dyna? It is set up in a way that screams “Tsukurenji”. and the comparators 12m, 12
b, 12c are the Vth reference voltages IVlo
, VOl are input and compared with the analog input voltage level Via.For example, vl2. vl. , vo
When Vin is null, a signal of logic 11 is output, and in other cases, a signal of logic 101 is output as the comparison result -C.
しかしてこれらの比較器１２ｈ＋ １２ｂ、１２ ｑの
出力は並列的に設けられた４つの排他的論理和回路（Ｅ
Ｘ−ＯＲ）１４＊、１４ｂ、１４ｅ、１４ｄのｌ１ＩＫ
接する２つに対してそれぞれ与えられる。ＥＸ−ＯＲ１
４＆ｌｉ論理１１′信号と比較器１２１の出力とを入力
し、ＥＸ−ＯＲ１４ｂ ｔｉ比較器１２ｍ、１２ｂの各
出力を入力し、ＥＸ−ＯＲ１４ｃは比較器１１ｂ。Therefore, the outputs of these comparators 12h+12b, 12q are connected to four exclusive OR circuits (E
X-OR) l1IK of 14*, 14b, 14e, 14d
It is given to each of the two that touch each other. EX-OR1
4&li logic 11' signal and the output of the comparator 121 are inputted, EX-OR14b ti each output of the comparators 12m and 12b is inputted, and EX-OR14c is the comparator 11b.
１２ｃの各出力を人力し、またＥＸ−ＯＲ１４ｄは比較
器１２ｃの出力と論理１０１信号とを入力してそれぞれ
論理処理している。これらのｉ：ＸＸ−０Ｒ１４，１４
ｂ、１４ｃ、１４ｄの論理出力をエンコーダ１５に入力
してエンコード処理し、こζに前記比較基準電位Ｖ１ｔ
ｌＶ１・ＩＶ＠１にて弁別されたアナログ入力電圧Ｗｉ
ｎに対する上位２ピツトのディノタルデータを得ている
。Each output of the comparator 12c is manually inputted, and the EX-OR 14d receives the output of the comparator 12c and the logic 101 signal and performs logical processing on each. These i:XX-0R14,14
The logic outputs of b, 14c, and 14d are input to the encoder 15 and encoded, and the comparison reference potential V1t is applied to this ζ.
Analog input voltage Wi discriminated by lV1・IV@1
Dinotal data of the top two pits for n is obtained.
一方、前記基準電圧発生器１３で発生出力された基準電
圧Ｖｒ＠ｆ・Ｖｔｔ・Ｖ、・・ＶＯｌ・Ｙ＠ｌｌは前記
ＥＸ−ＯＲ１４ｍ、１４ｂ、１４ｃ、１４ｄの出力によ
り選択的に導通制御されるスイッチ回路１６ａ。On the other hand, the reference voltages Vr@f, Vtt, V, . . . VOl, Y@ll generated and outputted by the reference voltage generator 13 are selectively conduction-controlled by the outputs of the EX-ORs 14m, 14b, 14c, and 14d. switch circuit 16a.
１６ｂ、１６ｃ、１６ｄにそれぞれ入力される。これら
のスイッチ回路１６ｍ、１６ｂ、Ｉ６ａ、１６ｄは前記
比較基準電圧ｖｒ＠ｆ ＊ ｖｔｔ ｌ ｖｌ、 ｌ
Ｖｌｌｌ ｒ ｖ＠ＩＱ’うち、前記アナログ入力電圧
ＶｉｎのレベルＶＣ＠も近い奇数順位の基準電圧と、偶
数順位の基準電圧とをそれぞれ選択し、上ＭＩ２奇数順
位の基準電圧を直列接続された抵抗１７ａ＋１７ｂ、Ｉ
ｒｅ。16b, 16c, and 16d, respectively. These switch circuits 16m, 16b, I6a, 16d are connected to the comparison reference voltage vr@f*vttlvl,l
Among Vllll r v@IQ', select odd-numbered reference voltages and even-numbered reference voltages that are also close to the level VC@ of the analog input voltage Vin, and connect the upper MI2 odd-numbered reference voltages to resistors connected in series. 17a+17b, I
re.
１７ｄが構成する分圧器１７の一方端に供給しその他方
端に上Ｈピ偶数順位の基準電圧を供給Ｊるものである。17d is supplied to one end of the voltage divider 17, and the other end is supplied with an even-numbered reference voltage.
即ち、スイッチ回路１６ｍ、１６ｂ１６ａ、１６ｄは等
測的には、分１］二器１７の一方端に奇数順位の基準電
圧ｖｒ＊ｆ ＊ ｖｔｏ ＋ ＶＯＯのうちのアナログ
入力電圧ＶｉｎＫ最も近いものを選択して供給し、上記
分圧器Ｉ７の他方端には偶数順位の基準電圧ｖ１１ ＋
ＶＯＩのうちの上記アナログ入力電圧Ｖｉｎに最も近
いものを選択して供給するように構成されている。しか
［７て、このようＫして選択された基準ｔａ＝が供給さ
れる分８Ｅ器１７は、その電位差を等分圧１７て、’ｌ
’ｔｔ 、ｖｔ。That is, the switch circuits 16m, 16b, 16a, and 16d isometrically select the one closest to the analog input voltage VinK among the odd-numbered reference voltages vr*f*vto+VOO to one end of the divider 17. The other end of the voltage divider I7 is supplied with an even-order reference voltage v11 +
It is configured to select and supply the one of the VOIs that is closest to the analog input voltage Vin. However, the E unit 17 supplied with the reference ta= selected in this way divides the potential difference into an equal dividing pressure 17, 'l
'tt, vt.
νｏ１なる３つの２次基準電圧を生成し、これを後段の
比較器１８＆ｒ１８ｂ＊１８ｃにそれぞれ供給している
。上記分圧器１８ｍ、１８ｂ、１８ｃによって生成され
る２次基準電圧υｔｔ 、ｔ’ｔｏ ＋ ｔ’ｏｔの電
位差は、変換最小ビット値、つまりｔｌｉｌＢ Ｋ和尚
して定められている。このような２次基準電圧マ１１
＋ ’１８ ＋ ’＜１１を入力する比較器１８ ｍ
、 １ ａ ｂ ｒ１８・は、これらの基準電圧マ■、
町・、嘗。１と前記アナログ入力電圧Ｖｉｔ＋とをそれ
ぞれレベル比較している。そして、こ゛れらの比較器１
１１ｍ 。Three secondary reference voltages νo1 are generated and supplied to the subsequent comparators 18 & r18b*18c, respectively. The potential difference between the secondary reference voltages υtt and t'to + t'ot generated by the voltage dividers 18m, 18b, and 18c is determined by the conversion minimum bit value, that is, tlilBK. Such a secondary reference voltage map 11
Comparator 18 m that inputs + '18 + '<11
, 1 a b r18・are these reference voltage ma
Town・,嘗. 1 and the analog input voltage Vit+ are compared in level. And these comparators 1
11m.
１１ｂ、１８ｃによる比較結果は、スイッチ１路１９を
介してエンコーダ２０に与えられ、１位２ビットＯｒイ
ジタルｒ−夕として出力されている。このスイッチ回路
１９は、前記ＥＸ−ＯＲ１４ｍ＋１４ｇの出力を論理和
処理するオア回路２１によって切換制御されるもので、
これによって前記比較器Ｉ Ｊｉ ａ Ｔ １ ｇ ｂ
＋ １８ ｃの比較結果がピット順位の反転処理がな
されてエンコーダ２０に与えられる。具体的には、前記
前段の比較器１：ｌａ＋１１ｂ、１１ｅの比較結果に従
って比較器Ｉ Ｊｉ ＆ ＋ Ｉ Ｊｌ ｅの出力が入
換見られてエン、コー〆２０に供給される。このような
機能を呈するスイッチ回路１９は、例えば第５図に示す
ように差動対を構成する複数の電流スイッチトランジス
タにより構成される。卸ち、オア回路２１の出力によっ
てトランゾスタ２２．２３を選択的に導通させて、比較
器１８ｈ、ｌ１ｌｂのいずれか一方の出力を選択してエ
ンコーダ２０に出力する如く構成される。尚、このスイ
ッチ回路１９によるビット位置反転処理は、アナログ入
力電圧Ｖｉｎのレベルによって分圧器１７に印加される
基準電圧のレベル高低が反転し、比較結果として２次基
準電圧ｖ、１．シ１０１ ”・１に対する出力関係が反
転する為、これを補正するものである。The comparison results obtained by the signals 11b and 18c are applied to the encoder 20 via the switch 1 path 19, and are outputted as the 1st and 2nd bits or the digital signal. This switch circuit 19 is switched and controlled by an OR circuit 21 that performs an OR process on the outputs of the EX-OR 14m+14g.
As a result, the comparator I Ji a T 1 g b
The comparison result of +18c is given to the encoder 20 after the pit order is inverted. Specifically, the outputs of the comparators IJi & +IJIe are exchanged and supplied to the encoder 20 in accordance with the comparison results of the preceding stage comparators 1:la+11b and 11e. The switch circuit 19 exhibiting such a function is composed of a plurality of current switch transistors forming a differential pair, for example, as shown in FIG. The transistors 22 and 23 are selectively made conductive by the output of the OR circuit 21, and the output of one of the comparators 18h and 11lb is selected and outputted to the encoder 20. In this bit position inversion process by the switch circuit 19, the level of the reference voltage applied to the voltage divider 17 is inverted depending on the level of the analog input voltage Vin, and the secondary reference voltages v, 1 . Since the output relationship with respect to C101''·1 is reversed, this is corrected.
かくして、このように構成されたＡ／Ｄ変換器によれば
、アナログ入力電圧■ｉｎは基準電圧■１１ ｒ Ｖ＠
。、■、１とそれぞれレベル比較され、その比較結果か
ら上位２ピツトのディジタルデータが求められる。また
・上記比較結果に従って、基準電圧Ｖｒ＠ｆ ｌ Ｖｌ
ｌ ＋ ｖｔｏ ＋ ｖｏｔ ｌ ｖｅｏが選択されて
分圧器１７．に与えられ、２次基準電圧が生成される。Thus, according to the A/D converter configured in this way, the analog input voltage ■in is the reference voltage ■11 r V@
. , ■, and 1, and the top two digital data are obtained from the comparison results. Also, according to the above comparison results, the reference voltage Vr@f l Vl
l + vto + vot l veo is selected and voltage divider 17. is applied to generate a secondary reference voltage.
この２次基準−、圧は、第６図に示すように設定される
。即ち、ＬＳＢの電圧をＶとして、アナログ入力電圧Ｖ
ｉｎのレベルが基準電圧Ｖｔｔより高いとき、
ψ１１：′：Ｖｌｌ＋τ
ヤ１（１＝Ｖｌ亀 ＋ ２ ν
ν。１＝Ｖ１１＋３１
となる。またｖｌ。＜ Ｖｉｔｓ ＜ Ｖｔ ｓなると
きにはｖｔｔ ＝ Ｖｌｌ ＋ ａ ”
ｔ’ｔｏ ＝ Ｖｌｌ ＋ ２ν
νａｓ＝ｖｔ。＋ν
となり、Ｖａｔ ＜ Ｖｌｎ ＜ Ｖｔｏのときにはν
ｔｔ”ｖ・１＋ν
ｔｌｉ場＝ ＶＨ＋ ２ ｖ
ν。１＝Ｖ。１＋３ｖ
更に、ｖｏ。＜ Ｖｉｔ＞ ＜ Ｖａｔのときにはｌｔ
Ｉ Ｅ： Ｖｌｌ ＋ ３ Ｍ
ν亀・＝Ｖ、、＋２１１
Ｖ・１＝Ｖ・・＋ν
として、それぞれ定められる。そして、これらの設定さ
れた２次基準電圧ヤ目、 ９１・、ν・１とアナログ入
力電圧Ｖｉｔ＆とを比較器１８ｍ、ｊａｂ。This secondary reference pressure is set as shown in FIG. That is, assuming the LSB voltage is V, the analog input voltage V
When the level of in is higher than the reference voltage Vtt, ψ11:':Vll+τ ya1(1=Vl+2 ν ν.1=V11+31. Also, when vl<Vits<Vts, then vtt=Vll+a"t'to = Vll + 2ν νas = vt.+ν, and when Vat < Vln < Vto, ν
tt"v・1+ν tli field = VH+ 2 v ν.1=V.1+3v Furthermore, when vo.<Vit><Vat, lt
IE: Vll + 3 M νKame·=V,, +211 V·1=V···+ν, respectively. Then, the comparators 18m and jab compare these set secondary reference voltages Y, 91·, ν·1 and the analog input voltage Vit&.
ｘｓｅＫてレベル比較し、下位２ビツトの情報を得る。xseK is used to compare the levels and obtain information on the lower two bits.
このとき、上記２次基準電圧のレベル関係から明らかな
ようＫ、基準電圧ν１１と習・１とは、アナログ入力電
圧Ｖｉｎの基準電圧ＶＨ。At this time, as is clear from the level relationship of the secondary reference voltages, K, reference voltage ν11, and x1 are the reference voltage VH of the analog input voltage Vin.
■、。ｔ Ｖａｔに対するレベルの大小関係によって互
いに逆転した関係となる。従って、この逆転した関係で
の比較結果をそのまま用いた場合、そのレベル関係が反
転することから比較器１８＆。■,. The relationship is reversed depending on the magnitude relationship of the level with respect to tVat. Therefore, if the comparison result with this reversed relationship is used as it is, the level relationship will be reversed, so the comparator 18 &.
１８ａの出力を交挨して抽出し、これにより比較器１８
ｍ、１８ｂ、１８ｅに設定する２次基準電圧のレベル関
係を等測的に一定に保つようにしている。故に５このよ
うに設定された２次比較基準電圧ｔ’ｔｔ ＋ ｖｔ。The outputs of comparator 18a are mixed and extracted, thereby
The level relationship of the secondary reference voltages set to m, 18b, and 18e is kept isometrically constant. Therefore, 5 the secondary comparison reference voltage t'tt + vt thus set.
＋ ｔ’ｏｔとアナログ入力電圧Ｖｉｎとのレベルをそ
れぞれ比較した結果をエンコーダ２０に求めることによ
り、ここに効果的に下位２ビツトのガイシタルデー夕を
得ることができる。+t'ot and the analog input voltage Vin, and by asking the encoder 20 for the results of comparing the levels, it is possible to effectively obtain the signal data of the lower two bits.
かくしてこのＡ／Ｄ変換器によれば、前段の比較器１２
ｍ、１２ｂ、１２ｃにてレベル判定されたアナログ入力
電圧ｖｔｈｎのレベル領域に応じて基準電圧を選択して
分圧器１１に印加し、上記レベル領域を細分する２次基
準電圧を生成して後段の比較器Ｚ＃ａ、１８ｂ、１８ｅ
により前記アナログ入力電圧Ｖｉｍを直接的に再レベル
判定して上位２ビ、ト、下位２ビツトからなるｆ４ジタ
ルデータを得るので、設定され比較基準電圧の直線性を
良好なものとすることができる。その上、従来のように
局部Ｄ／Ａ変換器を用いてアナログ電圧を再生するよう
なアナログ処理を必要とせず、アナログ入力電圧Ｖｔｎ
を前段および後段において直接レベル比較するので、従
来のような「
つながり誤差が発生することがない、故に、極めて直線
性の良い変換特性を得ることができる。Thus, according to this A/D converter, the pre-stage comparator 12
A reference voltage is selected according to the level region of the analog input voltage vthn whose level has been determined by the voltage dividers 11, 12b, and 12c, and is applied to the voltage divider 11 to generate a secondary reference voltage that subdivides the level region. Comparator Z#a, 18b, 18e
Since the level of the analog input voltage Vim is directly determined and the f4 digital data consisting of the upper 2 bits, bits, and lower 2 bits is obtained, the linearity of the set comparison reference voltage can be made good. . Moreover, unlike conventional analog processing such as reproducing analog voltage using a local D/A converter, analog input voltage Vtn
Since the levels are directly compared in the front and rear stages, there is no connection error that occurs in the conventional method, and it is therefore possible to obtain conversion characteristics with extremely good linearity.
しかも、従来のようなアナログ処理を必豐としないので
、構成の大幅な簡略化を図り得る。特Ｋ、２次基準電圧
を生成する為の基準電圧を、分圧器１１の端子に対応し
てそれぞれ抽出するので、スイッチ回路１６ｍ、 １６
ｂ、 １４ｔ＠、 １６ ｄや、スイッチ回路１９を簡
易に構成することができるので・回路設計上、更には実
用化の点で圧の選択を行うので、その基Ｓ電圧レベルの
安定化を図り得る咎の効果も奏する。これはスイ、子回
路１６ｍ、１６ｂ、１６ｅ、１６ｄを構成する電流スイ
ッチトランジスタ回路台・シンゾルな構成とすることが
できる等の理由にもよる。従って、安定で信頼性の高い
アナログ・７−’、１ノタル変換が可能となり、その効
果は絶大である。Moreover, since analog processing as in the prior art is not required, the configuration can be greatly simplified. Since the reference voltages for generating the secondary reference voltages are respectively extracted corresponding to the terminals of the voltage divider 11, the switch circuits 16m, 16
b, 14t@, 16d, and the switch circuit 19 can be easily configured. Since the voltage is selected from the standpoint of circuit design and practical application, it is possible to stabilize the base S voltage level. It also has the effect of gaining guilt. This is due to the fact that the current switch transistor circuit board that constitutes the slave circuits 16m, 16b, 16e, and 16d can be constructed in a simple manner. Therefore, stable and highly reliable analog/7-', 1-notal conversion is possible, and its effects are tremendous.
ところで、上述したスイッチ回路１６ｍ、１６ｂ。By the way, the switch circuits 16m and 16b mentioned above.
１６ｃ、１６ｒｌは、例えば第７図に示す工うに電流ト
ランジスタ回路により簡易に実現できる。16c and 16rl can be easily realized by a current transistor circuit as shown in FIG. 7, for example.
即ち、基準電圧発生器Ｉ３が生成する基準電圧Ｖｒ＠ｆ
ｌ ｙｌｌｌ ｖｔｏ ｌ ｖｏｔ −ｖ００ヲそレ
−ｔ’ｔｔ エミッタホロアトランジスタＡを介して抽
出し、これを電流スイッチトランジスタＢを介して分圧
器Ｉ７の両端子にそれぞれＭＦ的に印加するようにトラ
ンジスタ回路を構成する。そして、これらの電流スイッ
チトランジスタＢを、比較器１２ｍ、１２ｂ、１２ａの
出力を受けて導通制御されるトランジスタＣにより導通
制御することにより、基準電圧を選択的に分圧器１７に
与えるようにずれ祉よい。That is, the reference voltage Vr@f generated by the reference voltage generator I3
l yll vto l vot -v00 wo sore -t'tt Transistors such that the current is extracted via the emitter follower transistor A and applied to both terminals of the voltage divider I7 via the current switch transistor B in a MF manner. Configure the circuit. The conduction of these current switch transistors B is controlled by the transistor C, which is controlled to be conductive in response to the outputs of the comparators 12m, 12b, and 12a. good.
このように構成されたスイッチ回路は、前記第４図に示
すスイッチ回路１６ｍ、１６ｂ、１６ｃ。The switch circuits configured in this manner are the switch circuits 16m, 16b, and 16c shown in FIG. 4 above.
１６ｄとＥＸ−ＯＲ１４ｍ、１４ｂ、１４ｃ、１４ｄと
勢価な機能を果し、トランジスタＣのＯＮによって電流
スイ、チト２ンジスタＢに供給する電流が吸込まれ、そ
の結果基準電圧の選択が阻止される。16d and EX-OR14m, 14b, 14c, and 14d play a critical function, and when transistor C is turned on, the current supplied to the current switch and transistor B is sucked, and as a result, the selection of the reference voltage is blocked. .
そしてＯＮ動作状態にある電流スイ、チトランノスタＢ
を介して得られる基準電圧のうち、最も高いものが分圧
器ｚ１に供給されることになり、ここに基準電圧の選択
が行われる・
このトランジスタ回路に示されるように、非常に簡易に
、トランジスタ数を少なくしてスイ、子回路を実現する
ことができる・
尚、このようにして基準電圧を選択して２次基準電圧を
生成する場合、上記基準−圧はエミッタホロアトランジ
スタＡと電流スイ、チトランノスタＢからなる２段のト
ランジスタによってレベルシフトを受ける。従って、こ
の場合、アナログ入力電圧Ｖｉｎも、例えば棺８図（ａ
） （ｂ）に示す如きレベルシフト回路を介して同じレ
ベルシフトを与えたのち、後段の比較器１８ｍ＋ ｌ１
ｌｂ ＋１８ｅＶｃ供給するようＫすれはよい。ｗ４６
図（−）に示すものはダーリントン扱続された２段のト
ランジスタによってレベルシフトを行うもので、また同
図Φ）Ｆｉ２段構成されたエミッタホロアトランジスタ
によりレベルシフトを行うものである・いずれの回路を
用い暮に［７ろ、アナログ入力電圧Ｖｉｎと選択された
基準−圧とに同様なレベルシフトを与えることＫより、
その比較レベルの相′対的な精度を確保することができ
、変換精度と、その直線性を十分に高めることができる
。And the current switch in the ON operation state, Chitrannosta B
Of the reference voltages obtained through It is possible to realize a switch and a child circuit by reducing the number of sub-circuits.In addition, when selecting the reference voltage in this way and generating the secondary reference voltage, the above reference voltage is the emitter follower transistor A and the current switch. , Chitrannosta B undergoes level shifting by two stages of transistors. Therefore, in this case, the analog input voltage Vin is also
) After applying the same level shift through the level shift circuit as shown in (b), the subsequent comparator 18m+l1
K is good enough to supply lb +18eVc. w46
The one shown in the figure (-) performs level shifting using two stages of transistors connected as Darlington transistors, and the one shown in the same figure performs level shifting using emitter follower transistors configured in two stages of Φ)Fi. Using the circuit [7], by applying a similar level shift to the analog input voltage Vin and the selected reference voltage,
The relative accuracy of the comparison level can be ensured, and the conversion accuracy and its linearity can be sufficiently improved.
第９図り上記スイッチ回路？ｉ、 ＭＯＳ ）ランノス
タを用いて構成した例を示すものである。周知のようＫ
ＭＯ８）ランノスタ番、１、その ／。、Ｆ特性が非常
に良好であるから、そのままスイッチとして機能させる
ことができる。またここでは、分圧器１７として「１列
接続１〜だコンデンサＣにより構成しているが、このよ
うにしても容愈分割による高安定な基準電圧差の分圧を
行い得る。9th diagram above switch circuit? i, MOS) This shows an example configured using a runnostar. As is well known, K
MO8) Rannostar number, 1, that /. , the F characteristics are very good, so it can be used as a switch as is. Further, here, the voltage divider 17 is constituted by capacitors 1 to C connected in a single line, but even in this case, highly stable voltage division of the reference voltage difference by capacitance division can be performed.
以上説明したように本発明によれば、簡易にして変換特
性の直線性を十分確保することができ、つなぎ誤差の発
生を抑えることができる。As described above, according to the present invention, it is possible to easily ensure the linearity of the conversion characteristic, and to suppress the occurrence of connection errors.
しかも、アナログ処理を行う局部Ｄ／Ａ変換変換器用い
ることなく、簡易に構成することができ、実用性の点で
も優れている。特にアナログ処理を要さないので、動作
信頼性の飛躍的な向上を図り得る。Moreover, it can be easily configured without using a local D/A converter for analog processing, and is excellent in practicality. Since analog processing is not particularly required, operational reliability can be dramatically improved.
尚３本発明は上記実施的に限定されるものではない、
ＩＰＩＩえは変換ピット数や、前段および後段の変換ピ
ット数の割当ては仕様に応じて定めれはよい、また、前
記したように電流スイッチをＭＯＢ ）ランジスタで構
成する場合には、そのオフセット誤差の発生を防ぐため
に、分圧器ＸＶをコンデンサにて構成した方が好ましい
。3. The present invention is not limited to the above-mentioned implementation.
In IP II, the number of conversion pits and the allocation of the number of conversion pits in the front and rear stages may be determined according to the specifications.Also, when the current switch is configured with MOB transistors as described above, the offset error of the In order to prevent this from occurring, it is preferable to configure the voltage divider XV with a capacitor.
またアナログ電圧のレベルシフト処理は、基準電圧の選
択処理の手段に応じて行うようにすればよいものである
。要するに本発明は、その装管を逸脱しない範囲で種々
変形して実施することができる。Further, the level shift processing of the analog voltage may be performed in accordance with the means of selection processing of the reference voltage. In short, the present invention can be implemented with various modifications without departing from its scope.
第１図は従来のＡ／Ｄ変換器り一例を示す図、第２図（
ａ） （ｂ）は局部Ｄ／Ａ変換器の構成とその勢価回路
を示す図、第３図は従来のつムがり誤差を示す図、第４
図は本発明の一実施例を示すの変換器の概略構成図、第
５図は同実施例におけるスイッチ回路１９の一桐成例を
示す図・第６図は同実施例における基準電圧と２次基準
電圧との関係を・示す図、第７図は同実施例におけるＥ
Ｘ−ＯＲとスイッチ回路の一構成例を示す図、第８図（
ａ） （ｂ）はそれぞれレベルシフト回路の構成例を示
す図、第９図はスイッチ回路のＭＯＢ ）ランジスタに
よる構成列を示す図である。
１１−・・サンプル回路、１２ｍ、１２ｂ＊１２＠−・
−比較器、１３・・・基準［ＥＥ発生器、１４＆＋１４
ｂ〜１４ｄ・・・排他的論理和回路、１５・・・エンコ
ー〆、１６畠、１６ｂ、１６ｃ、１６ｄ・・・スイッチ
回路、１７・・・分圧器、１８ｈ、１８ｂ、１８ｃ・・
・比較器、Ｉ９・・・真イ、チ回路、２０・・・エンコ
ーダ、２Ｉ・・・オア回路。
出願人代理人 弁理士 鈴 江 武 彦第１図
第４図
（ＭＳＢＩＩ） （ＬＳＢｑ）第５図
第６図
第７ｖ！Ｊ
第８図
（ａ） （ｂ）第９図
了
工
？Figure 1 shows an example of a conventional A/D converter, and Figure 2 (
a) (b) is a diagram showing the configuration of the local D/A converter and its value circuit; Figure 3 is a diagram showing the conventional distortion error; Figure 4
The figure is a schematic configuration diagram of a converter showing one embodiment of the present invention. Figure 5 is a diagram showing an example of the configuration of the switch circuit 19 in the same embodiment. Figure 6 is a diagram showing the reference voltage and voltage difference in the same embodiment. A diagram showing the relationship with the next reference voltage, FIG.
A diagram showing an example of the configuration of an X-OR and a switch circuit, FIG.
9A and 9B are diagrams each showing a configuration example of a level shift circuit, and FIG. 9 is a diagram showing a configuration array of MOB transistors of a switch circuit. 11-・Sample circuit, 12m, 12b*12@-・
- Comparator, 13...Reference [EE generator, 14&+14
b to 14d... Exclusive OR circuit, 15... Encoder, 16 Hatake, 16b, 16c, 16d... Switch circuit, 17... Voltage divider, 18h, 18b, 18c...
・Comparator, I9... True A, Chi circuit, 20... Encoder, 2I... OR circuit. Applicant's Representative Patent Attorney Takehiko Suzue Figure 1 Figure 4 (MSBII) (LSBq) Figure 5 Figure 6 Figure 7v! J Figure 8 (a) (b) Figure 9 completed?
Claims (2)
力電圧レベルとをそれぞれ比較する複数の比較器と、こ
れらの比較器の比較結果から前記アナログ入力電圧レベ
ルに灼する上位ビット側ディジタル信号値を得る手段と
、前記比較ムの比較結果に従って前記アナログ入力電圧
しがルに最も近い奇数順位の基準電位を選択して分圧器
の一方の端子に供給する手段と、前記比較器の比較結果
に従って前記アナログ入力電圧レベルに最も近い偶数順
位の基準電圧を選択して上記分圧器の他方の端子に供給
する手段と、これらの選択された基準電圧が供給される
分圧器で生成された複数の２次基準電圧と前１４アナロ
グ入力電圧レベルとをそれぞれ比較する複数の２次比較
器と・これらの２次比較器の比較結果を前記比較器の比
較結果に従ってビット順位反転処理して前記アナログ入
力信号に対する下位ビ、ト側ディソタル伯号値を得る手
段とを具備したことを特徴とするアナログ・ｒ４ノタル
変換器。(1) A plurality of comparators that respectively compare a plurality of reference voltages with different levels and an analog input voltage level, and obtain an upper bit side digital signal value that matches the analog input voltage level from the comparison results of these comparators. means for selecting an odd-numbered reference potential closest to the analog input voltage source according to the comparison result of the comparator and supplying it to one terminal of the voltage divider; means for selecting an even-ordered reference voltage closest to the input voltage level and applying it to the other terminal of said voltage divider; and a plurality of secondary references generated in the voltage divider to which said selected reference voltages are applied. a plurality of secondary comparators that respectively compare the voltage and the previous 14 analog input voltage levels; the comparison results of these secondary comparators are subjected to bit order inversion processing according to the comparison results of the comparators, and the lower An analog/r4 notal converter characterized in that it is equipped with means for obtaining a bi- and g-side disotal value.
、その一方の端子に選択された奇数順位の基準電圧を入
力し・他方の端子に選択された偶数順位の基準電圧を入
力するものである特許請求の範囲第１項記載のアナログ
・ディジタル変換器。(2) A voltage divider consists of resistor circuits connected in series, one terminal of which inputs the selected odd-numbered reference voltage, and the other terminal inputted the selected even-numbered reference voltage. An analog-to-digital converter according to claim 1.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56167550A JPS5869112A (en) | 1981-10-20 | 1981-10-20 | Analog-to-digital converter |
| US06/419,475 US4542370A (en) | 1981-10-20 | 1982-09-17 | Cascade-comparator A/D converter |
| EP82108738A EP0077470B1 (en) | 1981-10-20 | 1982-09-21 | Cascade-comparator a/d converter |
| DE8282108738T DE3279636D1 (en) | 1981-10-20 | 1982-09-21 | Cascade-comparator a/d converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56167550A JPS5869112A (en) | 1981-10-20 | 1981-10-20 | Analog-to-digital converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5869112A true JPS5869112A (en) | 1983-04-25 |
Family
ID=15851790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56167550A Pending JPS5869112A (en) | 1981-10-20 | 1981-10-20 | Analog-to-digital converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5869112A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6097727A (en) * | 1983-11-01 | 1985-05-31 | Mitsubishi Electric Corp | Analog-digital converter |
| JPS6387022A (en) * | 1986-09-30 | 1988-04-18 | Toshiba Corp | Analog/digital converter |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5355947A (en) * | 1976-10-29 | 1978-05-20 | Takeda Riken Ind Co Ltd | Analoggtoodigital converter |
| JPS5623026A (en) * | 1979-08-03 | 1981-03-04 | Nec Corp | Analog-digital conversion unit |
-
1981
- 1981-10-20 JP JP56167550A patent/JPS5869112A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5355947A (en) * | 1976-10-29 | 1978-05-20 | Takeda Riken Ind Co Ltd | Analoggtoodigital converter |
| JPS5623026A (en) * | 1979-08-03 | 1981-03-04 | Nec Corp | Analog-digital conversion unit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6097727A (en) * | 1983-11-01 | 1985-05-31 | Mitsubishi Electric Corp | Analog-digital converter |
| JPS6387022A (en) * | 1986-09-30 | 1988-04-18 | Toshiba Corp | Analog/digital converter |
| US4816831A (en) * | 1986-09-30 | 1989-03-28 | Kabushiki Kaisha Toshiba | Analog-digital converter realizing high integation with high resolution ability |
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