JPS5867068A - Insulating gate type field effect semiconductor device - Google Patents
Insulating gate type field effect semiconductor deviceInfo
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
Description
【発明の詳細な説明】
本発明は基板上にアモルファス（無定形、非晶質、以下
単にム８という）、５〜２００ムの大きさのシ冒−トレ
ｙジオーダの微結晶性を有するセンアモルファス（半非
晶質、以下単に８ム８という・）および５０〜！５００
０ムの大きさの微結晶の集合体である多結晶（以下単Ｋ
ＰＯ２またはマイク四ボックリスタル ＭＰＯという
）の構造を有する半導体であって、特に水素またはフッ
素、埠素の如きハ四ゲン元素がＯ，ＯＸ〜１０モル９ｇ
またはリチェーム、ナトリ晶−五またはカリュームの如
きアルカリ金属元素がＩＳ〜１０’ｏ ｗｒ’の濃度に
含有されて再結合中心を中和した非単結晶半導体（以下
Ｍｓｃｓという）を用いた絶縁ゲイト型電界効果半導体
装置、その作製方法およびその応用した集積化構造に関
するＯ
本発明はかかる基板上にプラズマＣｖｐ法等により蒸着
形成される１８０Ｂをその特性をオリ用して形成せんと
するもので、その構造においても特にその製造工程にサ
ポートされた構造において、従来の絶縁ゲイト型電界効
果半導体装置（以下単に工ＧＦＥＴという）に比べ、製
造のし易さ、特性の安定性がきわめてすぐれたものとな
っている０さらに本発明の如く同一基板上に複数ケをマ
トリックス構造にせしめたことによることを特徴として
いる。DETAILED DESCRIPTION OF THE INVENTION The present invention provides an amorphous (amorphous, non-crystalline, hereinafter simply referred to as MU 8), microcrystalline sensor having a size of 5 to 200 µm on the order of a sheet tray on a substrate. Amorphous (semi-amorphous, hereinafter simply referred to as 8m8) and 50~! 500
Polycrystals (hereinafter referred to as single K) are aggregates of microcrystals with a size of
It is a semiconductor having the structure of PO2 or Mike tetraboc crystal (referred to as MPO), in which hydrogen or hydrogen elements such as fluorine and barron are present in an amount of O, OX to 10 mol 9g.
Alternatively, an insulated gate type using a non-single crystal semiconductor (hereinafter referred to as MSCs) in which an alkali metal element such as lithium, sodium chloride, or potassium is contained at a concentration of IS ~ 10'o wr' to neutralize recombination centers. O relating to a field effect semiconductor device, its manufacturing method, and its applied integrated structure The present invention aims to form 180B on such a substrate by vapor deposition by plasma Cvp method or the like, taking advantage of its characteristics. In terms of structure, especially in the structure supported by the manufacturing process, it is extremely easy to manufacture and has excellent stability of characteristics compared to conventional insulated gate field effect semiconductor devices (hereinafter simply referred to as GFETs). Furthermore, it is characterized by having a plurality of substrates arranged in a matrix structure on the same substrate as in the present invention.
本発明は非単結晶半導体でおるすなわちム８Ｓム８、Ｐ
日を含むものであシ、特に８Ａ８に関しては、本発明人
の出願になる特許願（セミアモルファス半導体 特願昭
５５−０２６３８８８５５’、３゜Ｓ出願、半導体装置
作製方法 ％、Ｍ＠５４−〇δ８８６５８５４．５．１
４出願）Ｋ記されている。The present invention uses non-single crystal semiconductors, that is, M8S M8, P
In particular, regarding 8A8, the patent application filed by the present inventor (Semi-Amorphous Semiconductor Japanese Patent Application No. 55-026388855', 3°S Application, Semiconductor Device Manufacturing Method %, M@54-〇 δ8865854.5.1
4 applications) K is marked.
すなわち４ＩＫセ之アモルファス半導体例えば珪素半導
体における単結晶性を有さ１信ｔラス性の状態にシいて
、１×１０〜１、ｘｘｏ （−ｃａｎ）を有する。″こ
れらの値は単結晶珪素半導体の１／２〜１／１０ときわ
めてすぐれた特性を有していることが実験的に本発明人
によシ見出されたものでその内容はムｐｐｍ、 Ｐｈ７
ｇ、 Ｌ＠ｔｔ ３ Ｂ（３χ１９Ｅｌ １４２〜１４
４または１９８１年春季応用物理学会講演会ｌａｇ！Ｓ
微結晶を含む＆−８１の七４造観察と光学的ψ電気
的特性 ４２２ページ、さらに１９８１年秋季第４３回
応用物理学会学術講演会）ａ−ム−１、りａ−ムー２４
０３ページにその一部が発表されている〇
従来アモルファス半導体を用いたｘＧｙｘτとして第１
図の如きたて断面図を有する構造が知られている。第１
区において絶縁基板（１）上にゲイト電極（３）、ＤＪ
が耐熱性材料例えばモリプデ／により作られている。さ
らにゲイト絶縁膜（ロ）を（３ＶＤ法により（★化珪素
を０．１〜０．５Ｐの厚さに設ける。次にこの上面にム
８を形成し、（６）αＯ）のチャネル型ゲイト上のみに
選択エッチをして形成する。さらにＮチャネルＩ（）？
］ｌｉテａメにおけるＩＷ１０半導体層（６）（マ）を
選択的にフォトエッチ】
法を用いて形成し、また！チャネル屋工ＧＦＩＴ（２）
Ｋ対しては、アルミニュームを真空蒸層法で形成し、選
択エッチをしてソース（９）、ドレイｙ（８）を作シ、
第１図の如（０７Ｍ０８１１Ｔを完成させている０
この構造においてはゲイト絶縁物（ロ）が０マＤ法で形
成されるため、高密度でなく、結果としてゲイト電極（
３）と半導体（６）とがショート、リークしやすく、そ
のため絶縁物０１）を０．３Ｐ以上と厚くしなければな
らない。結果としてゲイト′（圧は２０〜６０７と大き
な電圧となシ、“いわゆる１、５〜６ｖの低電圧駆動が
全く不可能である。That is, an amorphous semiconductor such as a silicon semiconductor has a monocrystalline property of 1 x 10 to 1, xxo (-can). ``These values are 1/2 to 1/10 of those of single-crystal silicon semiconductors, which the inventor has experimentally found to have extremely excellent properties. Ph7
g, L@tt 3 B(3χ19El 142~14
4 or 1981 Spring Conference of Applied Physics Conference lag! S
Observation of &-81 structures including microcrystals and optical ψ electrical properties, page 422, and 1981 Autumn 43rd Japan Society of Applied Physics Academic Conference) a-mu-1, ri-a-mu 24
A part of it is announced on page 03. 〇The first xGyxτ using conventional amorphous semiconductor
A structure having a vertical cross-sectional view as shown in the figure is known. 1st
Gate electrode (3) on insulating substrate (1), DJ
is made of a heat-resistant material such as molybdenum. Furthermore, a gate insulating film (b) is provided (by 3VD method (★) with a thickness of 0.1 to 0.5P. Next, a layer 8 is formed on the upper surface of this film, and a channel type gate of (6) αO) is formed. Selective etching is performed only on the top.Furthermore, N channel I()?
] Selective photoetching of the IW10 semiconductor layer (6) (ma) in the lithium film] method, and also! Channel shop worker GFIT (2)
For K, aluminum was formed using a vacuum evaporation method and selectively etched to form the source (9) and drain Y (8).
As shown in Figure 1 (Completing 07M0811T) In this structure, the gate insulator (B) is formed by the 0MAD method, so it is not dense and as a result, the gate electrode (
3) and the semiconductor (6) are likely to short-circuit and leak, so the insulator 01) must be thicker than 0.3P. As a result, the gate' voltage is as large as 20 to 607V, and low voltage driving of so-called 1.5 to 6V is completely impossible.
ゲイト電極（至）の両端と半導体（５）の両端とソース
（６）、ドレイン（力の一端を精密に位置合せすること
がＩＧν冨！では必要である。しかし基板上に凹凸があ
る状態で合せ精度１２以内の高精度にて位置合せするこ
とは全く不可能である０結果として２０〜３０ＰものＦ
し２ンスを作っておシそのためドレイン電圧も５０〜）
ＯＶと高くなり、また製造バラツキも大きくなってしま
い実用不可能であった０さらに構造敏感性を有するいわ
ゆるチャネル形成値域と接する半導体（５）の表内ｏｊ
）において、？またはＮ屋の導′ａ城の不純物が０．５
〜２−もの多量にドープされた半導体が密着し、それを
完全にエツチング除去しない限やこの部分でソース（６
）、ドレイン（））がショートし工しまう。しかしこれ
はその下餉の半導体（５）と同−主成分であるため、選
択エッチがきわめて困難になってしまった。It is necessary to precisely align both ends of the gate electrode (to), both ends of the semiconductor (5), the source (6), and the drain (one end of the force). However, with unevenness on the substrate, It is completely impossible to align with high accuracy within alignment accuracy 12.As a result, F of 20 to 30P is required.
Therefore, the drain voltage is also 50~)
0, which was impractical due to high OV and large manufacturing variations.Oj in the table of semiconductor (5) which is in contact with the so-called channel formation value range that has structural sensitivity.
) in ? Or the impurity of Nya's guide'a castle is 0.5
A heavily doped semiconductor of ~2-2 is in close contact with the semiconductor, and unless it is completely etched away, the source (6
), the drain ()) will be shorted. However, since this is the same main component as the underlying semiconductor (5), selective etching has become extremely difficult.
さらにこの裏面が完成された茶１図の構造になっても空
気中Ｋｌｌ呈するため、構造蝋感ｉを有する半導体主に
Ｓム８においては全く信ａ性をおいて、また製造バッフ
中において工業的に実用不可能であった。仁のように第
１図の構造を用いることは全く不適当であった。Furthermore, even if this back side has the completed structure shown in Fig. 1, it still exhibits Kll in the air, so semiconductors with a structural waxiness i, mainly SM8, are completely unreliable, and industrially in the manufacturing buffer. It was practically impractical. It was completely inappropriate to use the structure shown in Figure 1 as in Jin.
他方本発明はゲイトｓ極として耐熱性を有する不純物が
多量に添加され−ｇｐまたはＮ型のｐｃｓを用い、その
上面側面を珪素の酸化物ま九は窒化物よりなるゲイト絶
縁物でおおうことによ）、タイト絶縁会をち密表構造と
したため、その厚さも１００〜１０００ムとうすい厚さ
で十分である。またこの作製に基板に耐熱性を有する石
英ガラスまたはアルミナの如きセラミックスを用いたた
め、機械強度においても、また光Ｐ３度特性においても
すぐれている。さらＫこのゲイイＩｑｊし１と
トの簀珈に隣接して、１）またはｙのＮＳＯ２特に導度
１〜Ｚｏｏ（ト）Ｃｍりを有せしめることができ、この
ゲイト上面とソース、ドレインを構成する半導体領域の
上面とをなめらかに：ｉ！！続させることによ〉プレナ
ー構造としているＯ
さらにこの構造によりゲイト（極の両端とソース、ドレ
イｙの一端とが概略一致したセル７アライン構造を有せ
しめることは、これまでの薄膜トランジスタの構造では
全く提案されていない特徴である０かかる構造のため、
チャネル長も１〜１ａｐというきわめて短チャネルを形
成させることも可能とな夛、ゲイト電圧、ドレイン電圧
とも従来の４０〜ｓｏｖｇ動という′のではなく、ゲイ
ト電圧、トレイン電圧とも５〜１ｏｖ ４るＯ
さらにこれらすべてを形成させてしまった後に、この上
面すなわちゲイトおよびソース、ドレイン上にチャネル
形成領域を有する＃全敏感性を有するＮ８０８特に８Ａ
１１を０．０６〜５μ代嵌的には０．１〜１μの厚さに
形成せしめたことを・池の特徴としている。このためこ
の構造敏感性の真性またはＰ、Ｈの半導体％に８ムｅは
その構造特性を半導体を作製する工程において熱処理等
に所！
よシ変質されることなく、 の特性を有せしめること
を他の特徴としている０
さらに本発明はかかるＩＧＦＩ！：テが集積化しやすい
構造を有するとともに、仁の工ＧＦ］ｅ？をさらに高密
度に集積化してマド・リツクス構造を有せしめた。さら
にこの構造に加えて、基板に透光性の石英ガラスを用い
ることによシ、基板間での先程度を検出するイメージセ
ンサを設けること、また基板としてしや光性のアルミナ
セラミック基板を用い、この上面に（２ｔｒ＋キヤノ（
シタ）／セル構造を有せしめ、特にこのキャノ（シタを
液晶を用いることにより平面）くネルディスプレーを構
成せしめｆｃｏまたｘｔｒ／セルの不揮発性メモリのマ
トリックスをも構成せしめた。On the other hand, the present invention uses GP or N-type PCS doped with a large amount of heat-resistant impurities as the gate S pole, and covers the upper and side surfaces with a gate insulator made of silicon oxide or nitride. Since the tight insulator has a dense surface structure, a thin thickness of 100 to 1000 µm is sufficient. In addition, since heat-resistant ceramics such as quartz glass or alumina were used for the substrate in this fabrication, it has excellent mechanical strength and optical P3 characteristics. In addition, adjacent to this gate Iqj and 1 and 7, NSO2 of 1) or y, especially having a conductivity of 1 to ZooCm, can be provided, and the upper surface of this gate and the source and drain are formed. Smooth the upper surface of the semiconductor region: i! ! Furthermore, this structure creates a cell 7 aligned structure in which both ends of the gate (pole) and one end of the source and drain y roughly coincide with each other, which is completely different from the structure of conventional thin film transistors. Because of the structure that takes 0, which is an unproposed feature,
It is also possible to form an extremely short channel with a channel length of 1 to 1 ap, and instead of the conventional 40 to 150V for both gate voltage and drain voltage, the gate voltage and train voltage can both be 5 to 10V to 400V. Furthermore, after all of these are formed, N808, especially 8A, which has a channel formation region on the upper surface, that is, the gate, source, and drain, has #all-sensitivity.
11 is formed to a thickness of 0.06 to 5μ, or 0.1 to 1μ in terms of offset fitting, which is a feature of the pond. For this reason, the intrinsic nature of this structural sensitivity, or 8% of P and H semiconductors, is due to the structural characteristics of the semiconductor fabrication process, such as heat treatment! Another feature of the present invention is that the IGFI! has the characteristics of 0 without being deteriorated. : It has a structure that makes it easy to integrate, and it also has a structure that makes it easy to integrate. were integrated even more densely to create a matrix structure. Furthermore, in addition to this structure, by using translucent quartz glass for the substrate, an image sensor for detecting the distance between the substrates is provided, and by using a luminous alumina ceramic substrate as the substrate. , on this top surface (2tr + cano (
In particular, by using a liquid crystal, a channel display is constructed, and a non-volatile memory matrix of FCO and XTR/cells is also constructed.
本発明はヒれらの集積化構造において、それぞれの絶縁
ゲイ）型電界効果半導体装置（以下率Ｋ Ｘ６１ＭＴと
いう）の周辺にアイソレーション領域がこれまであった
。しかしこの領域はその回路構成を工夫し、さらＫ ｗ
ｅａＢの特性を利用すれば不要であることが判明した０
そのためＸ（ｋｙＭテを対をなして構成せしめ、そのソ
ースドレインを共通構成させることによシ集精密度を向
上せしめたことを他の特徴とする０以下にそＯ実施例を
図画に従って説明する０第２図〜第４ａｌｌ＃ｉ本発明
のｘＧＩＦＩＴのたて断面図およびその製造工程を示す
。In the integrated structure of the present invention, an isolation region has been provided around each insulated gay type field effect semiconductor device (hereinafter referred to as KX61MT). However, in this area, the circuit configuration has been devised and further improved.
It turned out to be unnecessary if we use the characteristics of eaB0
For this reason, an embodiment of the present invention will be described below with reference to the drawings, which has another feature that improves the collection accuracy by configuring the 0 Figures 2 to 4 all #i show a vertical sectional view of xGIFIT of the present invention and its manufacturing process.
実施例１
ａＩ３図゛に本発明の実施例を示す０これはゲイトを構
成せしめる工程を示す。第２図■において基板（１）側
が絶縁性でありかつ透光性基板であるガラスまたはセラ
ミックス基板である。本発明はプラズマ気相法をその主
たるプロセスとして用いた。これ＃′ｉ例えば被形成面
上にｗａａｓに）を０．１〜ＩＰの厚さにプラズマ気相
法で形成し九〇この１１８０８はシラン（−ｆ：ノシラ
ンまたはポリシラン）またはフッ化珪素をヘリニームま
たは水素で希釈し、０．０１〜１ＯｔＯｒｒ例えば０．
３ｔｏｒｒの反応炉内に導き、１００〜４００”Ｏ例え
ば３００”ＯＫ加熱され九基板上に前記反応性気体に直
流、高周波（ｓｏｏｘＱｇ〜５０ＭＨＩｇ例えば１３．
１５６ＭＨｇ）ま九はマイクロ波（１〜１１０ＯＨ例え
ばｆｉｌ、 ４５ＧＩｉｉｉ）の電磁エネルギを５〜２
００Ｗの出°力を加えてグロー放電またはアーク放電を
行わしめ、これら反応性気体およびキャリアガスをプラ
ズマ化し、分解、反応せしめ、基板上に微結晶性を有す
る真性または実質的に々ｔＯＮ８０Ｂを形成させたもの
である。Embodiment 1 Figure aI3 shows an embodiment of the present invention, which shows the process of constructing a gate. In FIG. 2 (2), the substrate (1) side is an insulating and translucent glass or ceramic substrate. The present invention uses a plasma vapor phase method as its main process. This #'i (for example, waas on the surface to be formed) is formed to a thickness of 0.1 to IP by plasma vapor phase method. Or dilute with hydrogen, 0.01 to 1 OtOrr, for example 0.01 to 1 OtOrr.
The reactive gas is introduced into a reactor at 3 torr and heated to 100 to 400"O, e.g. 300", and then applied to the nine substrates using a direct current, high frequency (sooxQg to 50MHIg, e.g. 13.
156MHg) The electromagnetic energy of microwave (1~110OH e.g. fil, 45GIiii)
Glow discharge or arc discharge is performed by applying an output power of 00 W to convert these reactive gases and carrier gas into plasma, decompose and react, and form microcrystalline intrinsic or substantially tON80B on the substrate. This is what I did.
第４図（０）よシ明らかな如く、この発明において、ソ
ース、ドレイン間を流れる電流は基板上面と平行方向で
ある０この九めこの１８０８の生成においてグローまた
はアーク放電の電極方向度が大きくなるように行った〇
この１Ｂｏｇは同一反応炉において生成温ｒの依存性４
あるが、出力によ）例えば６〜２０Ｗ ＦｉムＢ、２Ｇ
−８０Ｗは中間領域である微結晶性を有する８ＡＪ、８
０〜５ｏｏｔはＰＣＢとなシ、また温度が４０σＣ以上
でかつ５０Ｗ以上ではＰａｓと本発明に用い九プツズマ
０マＤ装置においては分類できたＯ
１ｌ＃にム８がショートレンジオーダのオーダリング（
何らかの規則性ンを有しているが結晶性を有さす、また
１ム８は５〜ｌｏｏムのショートレンジオーダの大きさ
の格子歪を有す６品性を有するものである０これらは半
導体である珪素の不対結合手を中和させる水素、フッ素
の如きハロゲン元素による再結合中心中和剤をＯ，ＯＸ
〜Ｂ！ルー添加されている。さらにこの８ム８のこれら
の中和剤で相殺できていない不対結合手を１０〜１０ｅ
ｍの濃度忙中和するためリチェームナトリエームまたは
カリニームの如きアルカリ金属を１０〜１ｏａｎ−’Ｏ
＠度に添加して耐放射線性周波数特性の改良をしてもよ
い。As is clear from FIG. 4(0), in this invention, the current flowing between the source and drain is parallel to the top surface of the substrate. 〇 This 1Bog is the dependence of the formation temperature r in the same reactor 4
(depending on the output) e.g. 6~20W Fim B, 2G
-80W is 8AJ, 8 with microcrystallinity, which is the intermediate region.
0 to 5oot is PCB, and when the temperature is 40σC or higher and 50W or higher, Pas is used in the present invention.
These are semiconductors that have some regularity but are crystalline, and have lattice distortion on the order of a short range of 5~loom. O, OX
~B! Roux has been added. Furthermore, the unpaired bonds in 8m8 that have not been canceled out by these neutralizing agents are 10 to 10e.
to neutralize an alkali metal such as lyceum sodium or carinium at a concentration of 10 to 1 oan-'O
It may also be added to improve radiation resistance and frequency characteristics.
このＳム８は暗伝導度１×１０〜３Ｘ１０ （ｎｅｗ）
を有し、また光伝導度はムＭ１の条件下にて１×１０〜
ｅ Ｘ １６Ｌ（７Ｌｃｍｊ’を実験的に有していた。This SM8 has a dark conductivity of 1×10 to 3×10 (new)
, and the photoconductivity is 1×10~ under the condition of M1.
e X 16L (7L cmj' experimentally).
またムＳけ暗伝導度１０〜１０（ｔ＞ｅｙｎ５を有し、
光伝導度はＮｏ〜３×１０ （−０−Ｏｎ）を有してい
た・とのム８．８ム８は実用上において使い分ければよ
い。In addition, it has a dark conductivity of 10 to 10 (t>eyn5,
The photoconductivity was No. 3.times.10 (-0-On).The .mu.8.8 .mu.8 may be used appropriately in practice.
また！＋またはＮ型の半導体層を形成する場合は前記し
たプラズマ気相法においてさらに履価または’Ｆｏｅと
して作製したとすると、それらは電気伝導ｆＯ０１〜１
♂（４Ｃ！ＩＩ）′を有し、活性化エネルギ０．０２・
Ｖとな９、添加した不純物のすべてをアクセプタまたは
ドナーとすることができた０本発明のＭ１８ＩＰ］ＣＴ
を作製するのには減圧気相法を用いてもよい。Also! When + or N type semiconductor layers are formed, if they are further fabricated as layers or 'Foe' in the above-mentioned plasma vapor phase method, they have electrical conductivity fO01~1.
♂(4C!II)', activation energy 0.02・
M18IP of the present invention which was able to use all of the added impurities as acceptors or donors]CT
A reduced pressure gas phase method may be used to produce the .
Ｍ２図（４）においては石美ガラス基板（１）上にｐｔ
またはｌの導電型を有する半導体Ｖ…を０．１〜０、５
ｐの厚さに前記した方法にょ多形成し、フォトエツチン
グ法によりゲイト巾を１〜３０ｐ代表的には５〜１０ｐ
の巾に形成した。さらｋこの後このゲイト電極となる半
導体上を公知の熱酸化またはプラズマ酸化法により１ｏ
ｏ〜１０００ムの膜厚に酸化珪素を作製し、さらにこの
酸化珪素の表面にマイクロ波で励起されたアンモニア中
′で２００〜１１００’Ｏにて加熱しｆｃ＜化珪素を２
０〜Ｉ５０ムの厚さに生成し九。In figure M2 (4), pt is placed on the Ishimichi glass substrate (1).
or a semiconductor V... having conductivity type l is 0.1 to 0,5
A gate width of 1 to 30p is formed using the method described above, and a gate width of 1 to 30p is typically 5 to 10p using a photoetching method.
It was formed to the width of After that, the semiconductor that will become the gate electrode is oxidized by a known thermal oxidation or plasma oxidation method.
Silicon oxide is prepared to a thickness of 0 to 1,000 μm, and the surface of this silicon oxide is heated at 200 to 1,100 μm in ammonia excited by microwaves so that fc<2
Produced to a thickness of 0 to I50 mm.
これらゲイト絶縁膜をすべて窒化珪素としてもよい０こ
れは半導体層を直接窒化してもまた減圧気相法により
Ｚｏｏ〜１５００ムの厚さで窒化珪素を形成してもよい
。These gate insulating films may all be made of silicon nitride.This can be done by directly nitriding the semiconductor layer or by using a low pressure vapor phase method.
Silicon nitride may be formed to a thickness of between Zoo and 1500 µm.
・さらにこの後この上面に減圧気相法にょｌ＞ｖ化珪素
またはＰＸＱ ＠（２）を０．５〜３μ代表的には１．
０〜１．５Ｐの厚さに形成する。・Furthermore, silicon vide or PXQ@(2) is applied to the upper surface using a reduced pressure vapor phase method in a thickness of 0.5 to 3μ, typically 1.
It is formed to a thickness of 0 to 1.5P.
次には第２図（Ｂ） Ｋ示す如く、負の７オトレジスト
を全面に塗付した後、基板の下方向より紫外ｕｅｌｔ照
射した。するとゲイト電極Ｃａｔはマスクとして作用す
るため、この上面の７オトレジスト（ハ）のみが残３〆
？し、他部をその彼の決り、リンスによシ除去すること
ができた０さらに第２図（０）に示す如く、このフォト
レジストをマスクとして、酸化珪素を７ツ酸系の液によ
シ、Ｐ工ｑ等の耐熱性ポリイミド樹脂にあってけヒドラ
ジン系のエツチング液にて斌択的に溶去し、この後フォ
トレジストを除去して第２図（０）に示す構造を得た。Next, as shown in FIG. 2(B) K, after applying a negative 7 photoresist to the entire surface, the substrate was irradiated with ultraviolet light from below. Then, since the gate electrode Cat acts as a mask, only the 7 photoresist (c) on the upper surface remains. However, the remaining portions could be removed by rinsing.As shown in Figure 2 (0), using this photoresist as a mask, the silicon oxide was removed with a heptonic acid solution. A heat-resistant polyimide resin such as C, P-Q, etc. was selectively eluted with a hydrazine-based etching solution, and then the photoresist was removed to obtain the structure shown in FIG. 2(0).
第２図（０）は基板上にゲイ）を極とそれを囲んでゲイ
ト絶縁物を有し、このゲイト電極とその両端を該略一致
させ九同−形状のＭ（ハ）をこのゲイト上に設けた回込
としたことを特徴としている０
実施１例２
Ｍ３図は本尼明の他の実施例を示す０
＊施例１はゲイト上にゲイトとｉｉ、Ｉノー形状のノー
を作る際下方回からの露光を行った。Figure 2 (0) has a gate electrode (gay electrode) on the substrate and a gate insulator surrounding it, and the gate electrode and its both ends are substantially coincident with each other, and a nine-shaped M (c) is placed on this gate. 0 Embodiment 1 Example 2 Diagram M3 shows another embodiment of Akira Honani 0 *Example 1 creates a gate and ii, I-shaped no on the gate. Exposure was performed from the inferior gyrus.
しかしこの実施例においては、基板の上方１口〕からＯ
Ｋ光を利用して、１回のマスク合せによるフォトエツチ
ング法を用いている。However, in this embodiment, the O
A photoetching method using K light and one mask alignment is used.
すなわち透光性またはセラミック等のしゃ光の上面にゲ
イト絶縁膜となる絶べ膜を実施例１と同様ｔζ形成した
。That is, as in Example 1, an insulating film tζ was formed to serve as a gate insulating film on the upper surface of a light-transmissive or light-shielding film made of ceramic or the like.
さらに層を形成するための酸化珪素またはＰＩＱＥｋ■
を積ノーシた。この後この上面にフォトレジス・トを利
用して、第３図（Ｂ）に示す如く、ゲイト電極の大きさ
ｔｔｉｔｙするマスク（ハ）を作り、このマスクを利用
してその下の＃−導体層に）、杷緻膜Ｇ！力、階動を選
択的にエツチングして除去した。この後フォトレジスト
■を除去した後、ゲイト電極の側周辺を熱酸化またはプ
ラズマ酸化法によシ酸化速素を作製した。Silicon oxide or PIQEk to form further layers
I didn't get fucked. After that, using photoresist on this upper surface, as shown in FIG. layer), loquat membrane G! Force and stepwise motion were selectively etched and removed. Thereafter, after removing the photoresist (1), a silicon oxide film was fabricated around the side of the gate electrode by thermal oxidation or plasma oxidation.
プラズマ酸化による酸化が１００〜３００°０にあって
は、層ＣＯζＰ工Ｑを用いることができる。しかしこの
温度が６００”０以上または１０００〜１１５０゛Ｃの
熱酸化［６つては、耐熱性の関係で＃ ａ、ｂはＯＶＤ
法により作られた識化硅魂がＭ効である。When the oxidation by plasma oxidation is between 100 and 300°0, a layer COζP process Q can be used. However, thermal oxidation at temperatures above 600°C or 1000 to 1150°C [6] Due to heat resistance, #a and b are OVD.
The enlightened soul created by the law is the M effect.
これらにおいて、ゲイト絶縁物？！０は屋化珪素またＦ
ｉ酸化珪素と窒化５素の多層膜を用いた。In these, gate insulator? ! 0 is silicon yahide or F
A multilayer film of silicon oxide and pentanitride was used.
さらに第３図（Ｃ）の構造において、これらすべてをプ
ラズマ窒化し、ゲイト電極のｇＡ問辺ｔＢ）の表面を窒
化してもよい。Furthermore, in the structure of FIG. 3(C), all of these may be plasma nitrided, and the surfaces of the gate electrodes gA and tB) may be nitrided.
この際Ｍ＆ｌの川辺も窒化されるが、これは後工程にお
いて除去することができる。At this time, the riverside of M&l is also nitrided, but this can be removed in a subsequent process.
この実ｋ Ｗ４１Ｌおいても、基板上にゲイト電極とこ
の電極を囲んでタイト絶縁Ｗ曽、に）を作る〇さらにゲ
イ） ′ｈｉ極と概略同一形状を有する層（ハ）をゲイ
トよに形成させている。この実施例においては第３図体
）を得た彼、今−炭層翰のみ少しスリムにサイドエッチ
を施しておき、後工程においてリフトオフじやすくして
いる０
ま友この実施例においては、ゲイト絶縁物が上面を薄＜
１００〜１ｏｏｏムとし、側周辺はオｆ釜（の発生防止
のためｚｏｏｏ−４ｏｏｏｆとすることができることが
他の特徴である。In this case, a gate electrode and a tight insulation layer surrounding this electrode are formed on the substrate, and a layer (c) having approximately the same shape as the hi electrode is formed on the gate. I'm letting you do it. In this example, the third body) is obtained. Now, only the coal seam layer is side-etched to make it slightly slimmer, making it easier to lift off in the later process.0 In this example, the gate insulator is The top surface is thin
Another feature is that it can be set to 100 to 100 mm, and the side periphery can be set to 0 to 400 mm to prevent the occurrence of off-cabin.
実施例３
この実施例は実施例１．２の（０） Ｋ示される念て断
−面図の半導体装置を利用してＩＣ）Ｆｌｌ！Ｔとした
ものである。Embodiment 3 This embodiment utilizes the semiconductor device of the cross-sectional view shown in (0)K of Embodiment 1.2 (IC)Fll! It is designated as T.
すなわち基板へ）上にゲイト（ゲイト電極輪、ゲイト絶
縁物帽０を有し、さらにこのタイトと概”略一致した形
状を有して階層が設けられている◎
さらにこの後これらの上面をおおってＮチャネルまたは
Ｐチャネ＃ Ｘ（）ＩＦＩ！Ｔ ＫあってはＨ型または
ｙ＠の半導体層（２）を実施例１に示した方法にて０．
１〜Ｏ，！ＳＦの厚さに形成した◎さらＫこの上面Ｋｊ
１ｇの７オトマスク■を用いてフォトレジスト（２）を
選択的に形成した。このフォトレジス）りは少くともソ
ース、ドレインを構成する部分をおおい、さらに層（２
）上に穴（３’／）をあけることが必要である。この後
このフォトレジストをマスクにして、半導体層に）を選
択的に除去した。さらにこのレジストを除去した後、穴
（３ηによシエッチングされ形成された半導体液で除去
すればよい。In other words, a layer is provided on the gate (gate electrode ring, gate insulator cap 0), and has a shape that roughly corresponds to the gate. Then, the N-channel or P-channel #
1~O,! This upper surface Kj is formed to the thickness of SF.
Photoresist (2) was selectively formed using 1 g of 7 Otomask ■. This photoresist layer covers at least the portions constituting the source and drain, and an additional layer (two
) It is necessary to make a hole (3'/) on the top. Thereafter, using this photoresist as a mask, the semiconductor layer) was selectively removed. Further, after removing this resist, the hole (3η) may be etched and formed using a semiconductor liquid.
するとこの階層のあった部分は空孔となシ、半導体層に
）のうちゲイト上部分に形成されているものは機械的に
強くなシ、このエツチングとともに軽＜ｉト１０４−乏
１℃、すべて除去することができたいわゆるリフトオフ
性を用いた。Then, the part where this layer was located becomes a hole, and the one formed above the gate (in the semiconductor layer) is mechanically strong. We used the so-called lift-off property, which was able to remove all of them.
半導体層＠はかくしてゲイトによって離間した一対の不
純物領域として設けることができ、その側面をゲイト絶
縁物（ホ）Ｋ隣接し、この隣接した一端とゲイト電極の
両端とは概略その位置を一致させることができた０すな
”わちセルファジイン構成をさせることができた。この
ためこのゲイトとソース、ドレインの一端とは実質的て
４ｉ４Ｈｔ引ことがわかる。The semiconductor layer @ can thus be provided as a pair of impurity regions separated by the gate, and its side surfaces are adjacent to the gate insulator (E) K, and one end of this adjacent end and both ends of the gate electrode are approximately aligned. It was possible to create a 0", that is, a self-defining structure. Therefore, it can be seen that the distance between the gate, the source, and one end of the drain is substantially 4i4Ht.
かくして第４図（９）に示す如く、ゲイト絶練物曽、そ
れを囲むゲイト絶縁物鴨に）、さらにそれに隣接する一
対のソース、ドレインを構成する半導体領域＠、Ｑのが
基板上に設けられ、さらにこの後これらを十分清浄にし
た後、実施例ＩＫ示したプラズマ気相法によシチャネル
形成領穢を構成する真性、実質的に真性またはＰまたは
夏型の導ｉＩＣ型を有する構造敏感性を有する半導体階
層を形成せしめた◎
さらに図面ではこの半導体層を第３のフォトマスクにて
ゲイト、ソース、ドレイン上のみを残し他を除去し九〇
図面において半導体１ｍ＠は８Ａ８を用いることが好ま
しく、高速動作もさせることができた。Thus, as shown in FIG. 4 (9), a gate insulating material surrounding it, a pair of semiconductor regions @ and Q constituting a source and a drain adjacent thereto are provided on the substrate. , and after this, after sufficiently cleaning these, the structural sensitivity having the intrinsic, substantially intrinsic or P or summer-type conductive iIC type constituting the channel-forming region was carried out by the plasma vapor phase method shown in Example IK. ◎ Furthermore, in the drawing, this semiconductor layer is removed using a third photomask, leaving only the gate, source, and drain regions. , it was also possible to operate at high speed.
また図直においてフォトエツチングを施す前にこの上面
に絶縁膜を形成しておいて、その特性劣化を防いでもよ
い。In addition, an insulating film may be formed on the upper surface before photoetching in the drawing to prevent deterioration of its characteristics.
さらにこのフォトマスクによシタイトｉｔｔ極上部のゲ
イトに／！ＭＮ＊ρも端部において選択的に除去した後
フォトレジストを除去することによりソース四、ドレイ
ン（３０）Ｋ対しソース電極（３リドレイン電極Ｃ５４
）ゲイト電番の電極（３６）を形成させることができた
。これによシプレナー構造を有するとともに３まいのフ
ォトマスクにより基板上に工ＧＦＩ！ｉＴを作ることが
できた。Furthermore, this photomask is attached to the gate at the very top of the tight itt/! After selectively removing MN*ρ at the end, the photoresist is removed to form a source electrode (3 re-drain electrode C54) for the source 4 and drain (30) K.
) The electrode (36) with the gate voltage number could be formed. This has a siplanar structure and allows the GFI to be fabricated on the substrate using three photomasks! I was able to create iT.
図面においてはかかる単層配線ではなく、この上面に層
間絶縁物例えばｐｘｃｌ（ａつをコーティングした後、
再び設計上必要な部分に電極穴（６６）をあけ、ソース
［極（６９）およびそのコンタクト部（４１）ドレイｙ
電極（６ηおよびそのコンタクト部（４０）ゲイト［極
用’Ｍ［ｔ（６８）ヲ設ｆｆ７’ｌ−０以上の第４図に
おいて明らかな如く、本発明は基板上にゲイト電極とそ
れを囲んでゲイト絶縁物を設叶る工程、このゲイトにセ
ル７アライン構成をして一対のソース、ドレインを基板
に密接してプレナー構吠をして形成させたこと、さらに
この最終工程において蛾も構造敏感性を有するチャネル
形成領域を有する半導体層を形成せしめたことを特徴と
している。In the drawings, the upper surface is not coated with an interlayer insulator such as PXCL (a), instead of a single layer wiring.
Drill the electrode hole (66) again in the necessary part according to the design, and insert the source [pole (69) and its contact part (41) drain y
As is clear from FIG. In the process of forming a gate insulator, we formed a cell 7-aligned configuration on this gate and formed a pair of sources and drains in close contact with the substrate using a planar structure. It is characterized by forming a semiconductor layer having a sensitive channel forming region.
このため３′ｔいの７オトマスクでグレナー構造ｏｘａ
νｘｒｔ得、さらに２ｉいのフォトマスクを加えるとと
Ｋよシ完全に独立した２層配線を得ることができたこと
を大きな特徴としているＯ
との＊ｊ［）ツンジスタにセル７アライン構成を適用さ
せることかで龜たため、従来よシもチャネル長を１〜１
０ｐと小さくでき、さらにチャネル形成領域に８ム８を
用い、横方向の電流を流すことができたため、その孫僧
１特性は１＋ｐ４のリングオシレータをイ丸゛ヂＬｔ−
１１０〜１０”ＭＨｚの周波数を得ることができた。For this reason, the grenner structure oxa is
Applying the cell 7 alignment configuration to the *j[) Tunster with νxrt, which is characterized by the fact that by adding a 2i photomask, it is possible to obtain completely independent two-layer wiring. Conventionally, the channel length was set to 1 to 1.
It can be made as small as 0p, and furthermore, by using 8mm8 in the channel formation region, we were able to flow a horizontal current, so the grandson 1 characteristic is similar to that of a 1+p4 ring oscillator.
A frequency of 110-10'' MHz could be obtained.
実施何番 第５図（４）は本発明の他の実施例を示す。Implementation number FIG. 5(4) shows another embodiment of the present invention.
この実施例は実施例１，３を用いたものである０すなわ
ち基板（２））上に１つのＩＧ？ｌＴα■他のエＧＦＥ
Ｔ（４１）とが互いに隣合い、そのＦ］Ｃ’ｌ’同志（
間にはアイソレイション領域が設けられていｔいすなわ
ち最大の１Ｋｆ４−を有する。This example uses Examples 1 and 3. In other words, there is one IG on the substrate (2). lTα■Other eGFE
T(41) are adjacent to each other, and their F]C'l' comrades (
An isolation region is provided in between and has a maximum of 1 Kf4.
図面において１つのＩＧＦＩＣＴ（４０）はゲイト電セ
翰ゲイト絶縁吻（ハ）ソース四ドレイン（３０）チャネ
ル形成領域を構成する半導体（２）層間絶縁物（６ツを
有し、他の工ＧＰＩτ（＆１）にとっても同様にノース
凶ドレイン（３０） （これがｘｅｙｍｔｃつのドレイ
ンと共通している）ゲイト始を有している０との実施例
においては、さらにＸＧ１！／Ｍ１ （４０） （４１
）＆ソー７ス四２弱はさらＫその隣り Ｑ ＩＧＩＦＩ
？α段、碩σ−ス四、凶と共通している。そしてゲイト
電＆鵠−は図面で前段方向にゲイト電極および（のリー
ドを形成し、またソース＠、ｉもこのゲート電極に平行
に図面でＡ％方向にソースおよこそのリードを構成して
いる０他方ドレイン（３０）はひとつの１列を成す工Ｇ
ｅｍ？ 、その隣シの列を成すＩＧＩＰＫ丁とは電気的
に離れてお〕、このドレイン（３０）は図面で左右方向
にリード（５０）ＫＪフ シ連結しているりかくの如
くにしてマトリックスを構成させることができる。In the drawing, one IGFICT (40) has a gate electrode, a gate insulator (c), a source, four drains (30), a semiconductor (2) an interlayer insulator (6) constituting the channel formation region, and another IGFICT (40) with a &1) as well as the north drain (30) (which is in common with the xeymtc drains).
) & sauce 7th 42 little is Sara K next to it Q IGIFI
? It is common with α-dan, 碩σ-su4, and ku. Gate electrode & 鵠- forms a gate electrode and a lead in the front direction in the drawing, and the source@, i also forms a lead toward the source in the A% direction in the drawing parallel to this gate electrode. 0 On the other hand, the drain (30) is connected to one row of drains G.
Em? This drain (30) is connected to the leads (50) and KJ in the left and right direction in the drawing, thus forming a matrix. can be done.
第６図はその番号を対応させて得られた最密（大部配列
をしたＩＧＦｍ？の集積化構造で小る〇第６図において
！方向（行）のデコーダ、ドライバー〇Ｆ：９．！方向
（列）のデコーダ、ドライ” ｅ’Ｑを有したＳＸ＆
の１２セルのマトリックスを示す。破線で囲んだ（’ｙ
ｇ）の領域のたて断面二 図が第６図（ＡＫ示されて
いる。Figure 6 shows the integrated structure of IGFm? in the densest (mostly arranged) obtained by corresponding the numbers. Direction (column) decoder, SX& with dry” e'Q
A 12-cell matrix of . Surrounded by a broken line ('y
A vertical cross-sectional view of the region g) is shown in FIG. 6 (AK).
） 図面は基板を透光性としてイメージセンナを）
示すものであり、入射光に対し横方向にデコーダの
信号によ〕移相してその出力を検出するこ７ とがで
きるｏ （ｌｅｌ）においては。５）、（’Ｆｌ！６
の如き信号を与えて光検出をし、（ｇ＊ｌ）にては（７
６）。) The drawing shows the image sensor as a translucent substrate)
In the case of o (lel), the phase of the decoder signal can be shifted in the transverse direction with respect to the incident light and its output can be detected. 5), ('Fl!6
Light detection is performed by applying a signal such as , and at (g*l), (7
6).
ｅ ｅｒｔｂの如＜Ｋして検出すればよい。It can be detected by <K like e ertb.
ＭＢＯＢの移動度が単結晶半導体＃１ど大きくなｈ７ｊ
め、ｘｅｙｍｔ （８ｏ）、 （ｔ、 ２） ト他ノＩ
ＰＫ’ｒ （２，２）との間にフィールド絶縁物を作る
必要が磨く、その製造工程が容易であるばか夛でなくひ
とつのセルサイズを小さくできるという特徴を有する。The mobility of MBOB is large such as single crystal semiconductor #1 h7j
Me, xeymt (8o), (t, 2) To other no I
It eliminates the need to form a field insulator between PK'r (2,2), and has the advantage that the manufacturing process is simple and the size of a single cell can be reduced.
図面において光検出を行う場合は、その光は実施例６ 第５図（９）に本発明の他の実施例を示す。When performing light detection in the drawings, the light is as shown in Example 6. FIG. 5(9) shows another embodiment of the present invention.
図面において基板（１）上に２２のｘｅｙｍｔ（４０）
Ｃ４］）が設けられている。これはドレイン（３Φをの
構成は実施ｆｌＪ ４と同様である。In the drawing 22 xeymt (40) on the substrate (1)
C4]) is provided. The configuration of the drain (3Φ) is similar to implementation flJ4.
この実施例はゲイト絶縁層としてこそ絶縁物用電荷補機
中心（９１）を有し、これを絶縁物（９０）、（９Ｑ３
によシ上面、下面および側周辺もとシ囲んだ構ルマニュ
ームのクラスタま九は薄膜よシな）、第６図に示した工
ＧＦＢＴが１ビツトを構成する不揮発性メモリである。This embodiment has an insulator charge auxiliary center (91) as a gate insulating layer, which is connected to an insulator (90), (9Q3
The GFBT shown in FIG. 6 is a non-volatile memory that constitutes one bit.
か（するととＫよ）、単結晶辻索と同様に乗積化された
不揮発性メモリを得ることができた〇第５図俤）におい
て仁の電荷補機中心層は第３図に示された実施例２にお
いてＭ３図（４）にてゲトト絶縁ａ（２）のかわルに第
１の絶縁層（９ｏ）半導体層（９υ第２の絶縁層（９功
を積層して形成せしめさもにこの半導体層（９つの側周
辺を第３図（０）のｘ ４ｇ ｌ： １酸化して絶縁す
ればよい。Then, we were able to obtain a nonvolatile memory that was multiplied in the same way as the single-crystal Tsujisaku (Fig. 5), and the central layer of the charge auxiliary device was shown in Fig. 3. In Example 2, in M3 diagram (4), a first insulating layer (9o) and a semiconductor layer (9υ) were formed by laminating a second insulating layer (9υ) instead of the insulating layer (2). This semiconductor layer (the periphery of the nine sides may be insulated by oxidizing x 4g l:1 in FIG. 3(0)).
本発明は珪素を中心として記したが、８１，０ｐｘ（０
＜ｘ＜１） 、 ８１，１１．、 （０＜ｘ＜ ４ンで
あってもまたゲルマニユーム、１−■化合物に対しても
応用することができる＠Although the present invention was mainly described using silicon, 81.0 px (0
<x<1), 81,11. , (Even if 0<x<4, it can also be applied to germanium, 1-■ compounds@
第１図は従来の半導体装置のたて断面図であるＯ
第２．３図は本発明の半導体装置を作るためのたて断面
図である。
第４図は本発明の、Ｉ［ゲイト型電界効果半導体装置を
示し、ｆａｓ図は本発明の他の絶縁ゲイト型寛界効呆半
導体装置を示す０
第６図は本発明の半導体装置を集積化してマ１１゛許出
願人
輩１犯
１１□２３
− 咳２閃
菰３邑FIG. 1 is a vertical cross-sectional view of a conventional semiconductor device. FIG. 2.3 is a vertical cross-sectional view for manufacturing the semiconductor device of the present invention. FIG. 4 shows an I[gate type field effect semiconductor device of the present invention, and the fas diagram shows another insulated gate type field effect semiconductor device of the present invention. FIG. 6 shows an integrated semiconductor device of the present invention. 11 ゛ Applicant 1 offender 11□23 - cough 2 flash 3 eup
Claims (1)
置がマ）ＩＪラックス成をして配列された半導体装置に
おいて、少なくとも２つの絶縁ゲイト型半導体装置にお
けるゲイト電極が行または列を構成するとともに前記２
つのゲイト電極をおおったゲイト絶縁物に隣接してソー
スまたはドレインを構成する半導体領域が設けられると
ともに、該領域は層間絶縁物を介して前記ゲイト電極と
は謙乏方向に列または行を構成するリードと連結して設
けられたことを特徴とする絶縁ゲイト型電界効果半導体
装置。 ２、特許請求の範囲第１項において、２つのゲイト絶縁
物のドレインまたはソースを構成する他部の２つの半導
体領域は、さらにその隣シに配置された絶縁ゲイト型電
界効果半導体装置のソースまたはドレインを構成したこ
とを特徴とする絶縁ゲイト型電界[Claims] 1. In a semiconductor device in which a plurality of insulated gate field effect semiconductor devices are arranged in an IJ rack configuration on an insulating substrate, the gate electrodes of at least two insulated gate type semiconductor devices are or composing a column and the above 2
A semiconductor region constituting a source or a drain is provided adjacent to a gate insulator covering two gate electrodes, and the region forms a column or a row in the direction of contact with the gate electrode via an interlayer insulator. An insulated gate field effect semiconductor device characterized in that it is connected to a lead. 2. In claim 1, the other two semiconductor regions constituting the drains or sources of the two gate insulators further include the source or source of an insulated gate field effect semiconductor device disposed adjacent thereto. Insulated gate type electric field characterized by comprising a drain
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56166182A JPS5867068A (en) | 1981-10-16 | 1981-10-16 | Insulating gate type field effect semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56166182A JPS5867068A (en) | 1981-10-16 | 1981-10-16 | Insulating gate type field effect semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5867068A true JPS5867068A (en) | 1983-04-21 |
Family
ID=15826590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56166182A Pending JPS5867068A (en) | 1981-10-16 | 1981-10-16 | Insulating gate type field effect semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5867068A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4862237A (en) * | 1983-01-10 | 1989-08-29 | Seiko Epson Corporation | Solid state image sensor |
| JPH02191374A (en) * | 1989-01-19 | 1990-07-27 | Sanyo Electric Co Ltd | Manufacture of thin film transistor |
| WO2000002251A1 (en) * | 1998-07-06 | 2000-01-13 | Matsushita Electric Industrial Co., Ltd. | Thin film transistor and liquid crystal display |
-
1981
- 1981-10-16 JP JP56166182A patent/JPS5867068A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4862237A (en) * | 1983-01-10 | 1989-08-29 | Seiko Epson Corporation | Solid state image sensor |
| JPH02191374A (en) * | 1989-01-19 | 1990-07-27 | Sanyo Electric Co Ltd | Manufacture of thin film transistor |
| WO2000002251A1 (en) * | 1998-07-06 | 2000-01-13 | Matsushita Electric Industrial Co., Ltd. | Thin film transistor and liquid crystal display |
| US6479837B1 (en) | 1998-07-06 | 2002-11-12 | Matsushita Electric Industrial Co., Ltd. | Thin film transistor and liquid crystal display unit |
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