JPS5866103A - 制御装置 - Google Patents
制御装置Info
- Publication number
- JPS5866103A JPS5866103A JP16594681A JP16594681A JPS5866103A JP S5866103 A JPS5866103 A JP S5866103A JP 16594681 A JP16594681 A JP 16594681A JP 16594681 A JP16594681 A JP 16594681A JP S5866103 A JPS5866103 A JP S5866103A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- main system
- output
- cpu
- standby
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B9/00—Safety arrangements
- G05B9/02—Safety arrangements electric
- G05B9/03—Safety arrangements electric with multiple-channel loop, i.e. redundant control systems
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、動作中に主系に異常が発生すると待機系に
切換えて制御を継続する冗長構成をもった制御装置に関
する。
切換えて制御を継続する冗長構成をもった制御装置に関
する。
従来1.この種の装置として第1図に示すものがあった
。第1図において、1は蒸気で駆動されるターピ 、2
はタービン1に供給する蒸気流量を制御する弁、3は弁
2の開度な検出する検出器、4.5はタービ′71の回
転に応じて電気的なパルス信号を発生するピックアップ
、6゛はタービン10回転数を制御する制御装置である
。
。第1図において、1は蒸気で駆動されるターピ 、2
はタービン1に供給する蒸気流量を制御する弁、3は弁
2の開度な検出する検出器、4.5はタービ′71の回
転に応じて電気的なパルス信号を発生するピックアップ
、6゛はタービン10回転数を制御する制御装置である
。
制御gffli6のブロックにおいて、1,8はピック
アップ4,5のパルス信号を入力し、これからタービン
1の面転速朦を演算じてその結果を信号7’a、gaで
出力するもので、プログラ1五入出力(PIO)からな
るスピード・チャネル、 9.10はスピード・チャネ
ル7.8の信号7a、8aを入力した中央演算処理ユニ
ット(以下CPUという)、11.12はc p u
9 e 10の信号9a。
アップ4,5のパルス信号を入力し、これからタービン
1の面転速朦を演算じてその結果を信号7’a、gaで
出力するもので、プログラ1五入出力(PIO)からな
るスピード・チャネル、 9.10はスピード・チャネ
ル7.8の信号7a、8aを入力した中央演算処理ユニ
ット(以下CPUという)、11.12はc p u
9 e 10の信号9a。
10aを入力したアナログ出力(A e o )、13
゜14はアナログ出力11.12の信号11 a 、1
2′ aを入力したアナログ入力(AI )で、信号1
3a、14aをcptrl 0.9iC供給している。
゜14はアナログ出力11.12の信号11 a 、1
2′ aを入力したアナログ入力(AI )で、信号1
3a、14aをcptrl 0.9iC供給している。
15はアナログ出力11.12の信号11a、12aの
いずれかを選択するスイッチ、16はスイッチ15の出
力及び検出器3の信号38に従って弁2に駆動する駆動
回路で、第3図に示す構成をもつ。
いずれかを選択するスイッチ、16はスイッチ15の出
力及び検出器3の信号38に従って弁2に駆動する駆動
回路で、第3図に示す構成をもつ。
第2図は第1図に示すCPU9の機能をブロック図で示
したものである。演算回路11はタービン1の設定速度
を演算により求め、その結果を信号17aで減算器18
に入力する。減算器18は、スピード・チャネルTの信
号7aと演算回路17の信号17aとの偏差を演算し、
コントローラ19に信号18aで供給する。コントロー
ラ19は減算器18の信号18aから弁2の開度の設定
値を演算して信号19aで出力する。関数20は弁2の
流量対リフト特性に従って信号19aを補正して開度設
定値としての信号9aを出力する。関数21は当該のC
PU9が待機系にあるときは主系として動作中のCPU
10の信号14aを入力して関数20の逆補正をして信
号21aを得、これをコントローラ19に入力する。
したものである。演算回路11はタービン1の設定速度
を演算により求め、その結果を信号17aで減算器18
に入力する。減算器18は、スピード・チャネルTの信
号7aと演算回路17の信号17aとの偏差を演算し、
コントローラ19に信号18aで供給する。コントロー
ラ19は減算器18の信号18aから弁2の開度の設定
値を演算して信号19aで出力する。関数20は弁2の
流量対リフト特性に従って信号19aを補正して開度設
定値としての信号9aを出力する。関数21は当該のC
PU9が待機系にあるときは主系として動作中のCPU
10の信号14aを入力して関数20の逆補正をして信
号21aを得、これをコントローラ19に入力する。
第3図は駆動回臀16の回路構成を示すブロック図であ
る。減算器22は、スイッチ15−の出力と検出回路2
3の出力との偏差を演算し、これを信号22aでコント
ローラ24に供給する。コントローラ24は減算器22
の信号22aから弁開閉信号を演算し、これをバッファ
25を介して弁2に供給し、弁2を駆゛動する。弁2の
開度は検出器3により検出され、信号3aとなって検出
(ロ)路23に入力される。
る。減算器22は、スイッチ15−の出力と検出回路2
3の出力との偏差を演算し、これを信号22aでコント
ローラ24に供給する。コントローラ24は減算器22
の信号22aから弁開閉信号を演算し、これをバッファ
25を介して弁2に供給し、弁2を駆゛動する。弁2の
開度は検出器3により検出され、信号3aとなって検出
(ロ)路23に入力される。
次にスイッチ15が図示の位置にあり、CPU9が主系
として、−万〇PUが待機系とした場合の動作を説明す
る。CPU9は第2図に示した機能により、タービン1
0回転速度が演算回路11の設定値に等しくなるように
させるための設定値を演算し、信号9aで出力する。信
号9aはアナログ出力11によりアナ四グ信号の信号1
1aに変換され、スイッチ15濠介して駆動回路16に
入力される。駆動回路16はその入力に従い弁2を駆動
する。弁2の開度は検出器3により信号3aに変換され
、検出回路23を介して減算器22に入力され、ここで
スイッチ15の出力との偏差が算出される。弁2の開度
がスイッチ15から与えられる設定値と等しくなると、
減算器24の出力、即ち偏差が0となり、駆動回路16
は弁2の駆動を停止する。
として、−万〇PUが待機系とした場合の動作を説明す
る。CPU9は第2図に示した機能により、タービン1
0回転速度が演算回路11の設定値に等しくなるように
させるための設定値を演算し、信号9aで出力する。信
号9aはアナログ出力11によりアナ四グ信号の信号1
1aに変換され、スイッチ15濠介して駆動回路16に
入力される。駆動回路16はその入力に従い弁2を駆動
する。弁2の開度は検出器3により信号3aに変換され
、検出回路23を介して減算器22に入力され、ここで
スイッチ15の出力との偏差が算出される。弁2の開度
がスイッチ15から与えられる設定値と等しくなると、
減算器24の出力、即ち偏差が0となり、駆動回路16
は弁2の駆動を停止する。
このようにして開度が設定された弁2を介して蒸気がタ
ービン1に供給され、タービン1は供給される蒸気流量
に比例した回転をする。タービン10回転はピックアッ
プ4,5により検出され、信号4a、5aとなり、スピ
ード−チャネル7゜8に入力される。これにより、スピ
ード・チャネル7.8はタービン10回転速度を示す信
号7at8aを出力し、CPU9,10に入力する。C
PU9は、信号7aから前述の設定値を演算し、信号9
aで出力する。一方、CPiJloは、待機系としてア
ナログ人力13を介して主系のアナログ出力11の信号
11aを導入し、主系に対してトラッキングをする。従
って、スイッチ15が切り換えられても量系に異常がな
い限り、制御ループの安定が保持され、いわゆるバンプ
レスの切り換えが可能となる。スイッチ15が図示と逆
の位置であった場合の動作t、スピードチャネル8.0
PU10及びアナログ出力12がスピードチャネル7゜
CPU9及びアナログ出力11と対称をなし、同一構成
であることから前述の説′明と同じようになるO 従来の制御装置は、以上のように構成されているので、
主系が異常になって待機系に切り換えられてもその時点
では既に待機系も異常な主系にトラッキングしているの
で、制御ループの安定が直ぐには得られず、バンプレス
の切り換えができない欠点があった。
ービン1に供給され、タービン1は供給される蒸気流量
に比例した回転をする。タービン10回転はピックアッ
プ4,5により検出され、信号4a、5aとなり、スピ
ード−チャネル7゜8に入力される。これにより、スピ
ード・チャネル7.8はタービン10回転速度を示す信
号7at8aを出力し、CPU9,10に入力する。C
PU9は、信号7aから前述の設定値を演算し、信号9
aで出力する。一方、CPiJloは、待機系としてア
ナログ人力13を介して主系のアナログ出力11の信号
11aを導入し、主系に対してトラッキングをする。従
って、スイッチ15が切り換えられても量系に異常がな
い限り、制御ループの安定が保持され、いわゆるバンプ
レスの切り換えが可能となる。スイッチ15が図示と逆
の位置であった場合の動作t、スピードチャネル8.0
PU10及びアナログ出力12がスピードチャネル7゜
CPU9及びアナログ出力11と対称をなし、同一構成
であることから前述の説′明と同じようになるO 従来の制御装置は、以上のように構成されているので、
主系が異常になって待機系に切り換えられてもその時点
では既に待機系も異常な主系にトラッキングしているの
で、制御ループの安定が直ぐには得られず、バンプレス
の切り換えができない欠点があった。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、待機系を主系に対しである時間
遅れをもってトラッキングさせ、主系の異常により待機
系へ切り換が生じてもその時点では待機系が未だ正常で
あった主系にトラッキングしているようにすることによ
り、主系から待機系ヘバンプレスな切り換えができる制
御装置を提供することを目的とする。
ためになされたもので、待機系を主系に対しである時間
遅れをもってトラッキングさせ、主系の異常により待機
系へ切り換が生じてもその時点では待機系が未だ正常で
あった主系にトラッキングしているようにすることによ
り、主系から待機系ヘバンプレスな切り換えができる制
御装置を提供することを目的とする。
以下、この発明の一実施例を図につ(・【説明する。第
4図はこの発明のブロック図であり、第1図と同一符号
のものは同一部分からなることを示す。第4図において
、26はCPU9.10の信号9a、10aを導入し、
これらと検出器3の信号3aに従い、弁2の開度な制御
する駆動回路であり、第5図に示すように構成されて(
する。
4図はこの発明のブロック図であり、第1図と同一符号
のものは同一部分からなることを示す。第4図において
、26はCPU9.10の信号9a、10aを導入し、
これらと検出器3の信号3aに従い、弁2の開度な制御
する駆動回路であり、第5図に示すように構成されて(
する。
第5図の駆動回路26において、2Tは〕(ス噛インタ
ーフェイス回路で、cpu9,10の信号9a、10a
をいわゆる入出力)(スを介して導入スル。28はバス
・インターフェイス回路27の信号27aをアナログ信
号に変換して信号28aで出力するデジタル−アナログ
変換器(以下、変換器という)、29は信号28aと信
号32a(後述する)を比較する“コ/ノくレータ、3
ahsコンパレータ29の信号29a又は外部示ら入力
されるMSm号を選択するスイッチ、31)言スイッチ
30の出力が正のときはアップ・カウントし、負のとき
はダウン・カウントするアップ・ダウン・/り31のカ
ウント出力である信号31aをアナログ信号に変換し−
て信号32aで出力するデジタル・アナログ変換器(身
重、変換器という)、33は外部から手動要求を示す信
号MRが入力されると付勢されるリレーで、付勢された
ときはスイッチ30.34を共に図示と逆の位、置に設
定する・スイッチ34は変換器28の信号28a又(ま
変換器32の信号32aを選択して減算器22に供給す
る接続をもつ。
ーフェイス回路で、cpu9,10の信号9a、10a
をいわゆる入出力)(スを介して導入スル。28はバス
・インターフェイス回路27の信号27aをアナログ信
号に変換して信号28aで出力するデジタル−アナログ
変換器(以下、変換器という)、29は信号28aと信
号32a(後述する)を比較する“コ/ノくレータ、3
ahsコンパレータ29の信号29a又は外部示ら入力
されるMSm号を選択するスイッチ、31)言スイッチ
30の出力が正のときはアップ・カウントし、負のとき
はダウン・カウントするアップ・ダウン・/り31のカ
ウント出力である信号31aをアナログ信号に変換し−
て信号32aで出力するデジタル・アナログ変換器(身
重、変換器という)、33は外部から手動要求を示す信
号MRが入力されると付勢されるリレーで、付勢された
ときはスイッチ30.34を共に図示と逆の位、置に設
定する・スイッチ34は変換器28の信号28a又(ま
変換器32の信号32aを選択して減算器22に供給す
る接続をもつ。
第6図はC’PU9 、10の機能を等価な回路のブロ
ックで示したもので、入出力される信号の対応関係が一
部異なる点を除き、他は第2図と同一構成である。
ックで示したもので、入出力される信号の対応関係が一
部異なる点を除き、他は第2図と同一構成である。
次に動作について説明する。装置の動作には次の3通り
がある。
がある。
(a) CP U 9が主系、CPUl0が待機系の場
合、(bl CP U 9が待機系、CPUI Oが主
系の場合、((J信号MRが供給され、装置が手動、即
ち信号MRに従って一作する場合。
合、(bl CP U 9が待機系、CPUI Oが主
系の場合、((J信号MRが供給され、装置が手動、即
ち信号MRに従って一作する場合。
まず(a)の場合において、CPU9)まタービン10
回転漣度が演算回路11の信号17aに等しくなるよう
にコントローラ19から信号19aを出力させ、関数2
0で信号19aを補正して信号9aを駆動回路26に送
出する。この間、CPUIGは待機系として動作してお
り、カウンタ31の信号31aをバス拳インターフェイ
ス回路27及び関数21を介してコントローラ19に信
号21aでもって導入し、CPU9に対してトラッキン
グをしている。
回転漣度が演算回路11の信号17aに等しくなるよう
にコントローラ19から信号19aを出力させ、関数2
0で信号19aを補正して信号9aを駆動回路26に送
出する。この間、CPUIGは待機系として動作してお
り、カウンタ31の信号31aをバス拳インターフェイ
ス回路27及び関数21を介してコントローラ19に信
号21aでもって導入し、CPU9に対してトラッキン
グをしている。
駆動回路26では、主系のCPU9の信号9aが選択す
れ、バス・インターフェイス回+1uzr、変換器28
及びスイッチ34を介して減算器22に入力される。
れ、バス・インターフェイス回+1uzr、変換器28
及びスイッチ34を介して減算器22に入力される。
変換器2Bの信号28aはコ、ンノ(レータ29に入力
され、変換器32の信号32aと比較されるコンパ四夕
29は、信号28a>信号°32aのときは信号29a
を負にして力6ンタ31をアップ−カウントさせ、その
逆のときをまカウンタ31−をダウン・カウントさせろ
。カウンタ31の信号31aは変換器32によりアナロ
グの信号32aに変換され、コンノくレータ29に入力
される。このような動作により、カウンタ31の信号3
1a−4家CPU9の信号9aに急変することなく、あ
る時間遅れをもって追従するものとなり、)(ス・イン
ターフェイス27を介してCPU10に信号27bで供
給される。つまり、CPUI (Nま信号27bを介し
てCPUI OK追従、即ちトラッキングする。
され、変換器32の信号32aと比較されるコンパ四夕
29は、信号28a>信号°32aのときは信号29a
を負にして力6ンタ31をアップ−カウントさせ、その
逆のときをまカウンタ31−をダウン・カウントさせろ
。カウンタ31の信号31aは変換器32によりアナロ
グの信号32aに変換され、コンノくレータ29に入力
される。このような動作により、カウンタ31の信号3
1a−4家CPU9の信号9aに急変することなく、あ
る時間遅れをもって追従するものとなり、)(ス・イン
ターフェイス27を介してCPU10に信号27bで供
給される。つまり、CPUI (Nま信号27bを介し
てCPUI OK追従、即ちトラッキングする。
(b)の場合の動作は、(alの場合におけるCPU9
s10の関係を逆にしたもので、前述の説明力・ら明ら
かである。
s10の関係を逆にしたもので、前述の説明力・ら明ら
かである。
(C)の場合の動作を説明する。この場合に&言、スイ
ッチ30.34が図示と逆の位置となるので。
ッチ30.34が図示と逆の位置となるので。
cpU9.10の信号9 a ’t 10 aカー共に
遮断さ0 れる。この間1.CPU9,10tkノ(
スーインターフエイス2Tから供給される信号27bK
対してトラッキングをし、待機状態にある。カウンタ3
1′には信号MSに従ってアップ又4ま夕゛ウン・カウ
ントをし、その結果の信号31ab″−変換器32及び
スイッチ34を介して減算器22に入力される。
遮断さ0 れる。この間1.CPU9,10tkノ(
スーインターフエイス2Tから供給される信号27bK
対してトラッキングをし、待機状態にある。カウンタ3
1′には信号MSに従ってアップ又4ま夕゛ウン・カウ
ントをし、その結果の信号31ab″−変換器32及び
スイッチ34を介して減算器22に入力される。
減算器22はスイッチ34の出力と検出回路23の出力
との偏差を求め、これを信号22aでコントローラ24
に供給する。コントローラ24は信号22aがだ口とな
るようにバッファ25を介して弁2の開閉を制御する。
との偏差を求め、これを信号22aでコントローラ24
に供給する。コントローラ24は信号22aがだ口とな
るようにバッファ25を介して弁2の開閉を制御する。
弁2の開度は検出器3により信号3aとなり、検出回路
23により更に信号23aとなる。従って、弁2の開度
は、カウンタ31のカウントに対応したものとなり、そ
の開度に応じてタービン1が駆動される。タービン10
回転は、検出器4,5及びスピード・チャネル7.8を
介してCPU9.10に入力されるが、CP U−9、
10は前述の動作をする。
23により更に信号23aとなる。従って、弁2の開度
は、カウンタ31のカウントに対応したものとなり、そ
の開度に応じてタービン1が駆動される。タービン10
回転は、検出器4,5及びスピード・チャネル7.8を
介してCPU9.10に入力されるが、CP U−9、
10は前述の動作をする。
その後、スイッチ30.34を図示の位置に復帰させ、
かつCPU9を主系に復帰させると、CP U 1 ’
0は(alの場合で説明したトラッキングをする。
かつCPU9を主系に復帰させると、CP U 1 ’
0は(alの場合で説明したトラッキングをする。
、 なお、上−記実施例では制御装置がタービンな刺身
上のようKこの発明によれば、待機系が主系に対して急
変することなく、ある遅れをもってトラッキングするよ
うに構成したので、主系に異常が発生してもこれが直ち
に待機系に伝播せず、主系の異常に伴って主系から待機
系に切り換えても安定な制御が容易に得られる効果があ
る。
上のようKこの発明によれば、待機系が主系に対して急
変することなく、ある遅れをもってトラッキングするよ
うに構成したので、主系に異常が発生してもこれが直ち
に待機系に伝播せず、主系の異常に伴って主系から待機
系に切り換えても安定な制御が容易に得られる効果があ
る。
第1図は従来の制御装置のブロック図、第2図は第1図
に示す、CP Uの機能ブロック図、第3図は第1図に
示す駆動回路の回路図、第4図はこの発明の制#装置の
一実施例を示すブロック図、第5図は第4図に示す駆動
回路のブロック図、第6図は第4図に示すCPUの機能
ブロック図である。 1・・−タービン、2・・・弁、3,4.5・・・検出
器、6・・・制御装置、9,10・・・cpty、15
.30,34・・・スイッチ、16.26・・・駆動回
路、31・・・カウンタ。 なお1図中、同一符号は同一部分を示す。 代 埋 人 葛 野 信 −(ほか1名〕第 2
図 11に3図
に示す、CP Uの機能ブロック図、第3図は第1図に
示す駆動回路の回路図、第4図はこの発明の制#装置の
一実施例を示すブロック図、第5図は第4図に示す駆動
回路のブロック図、第6図は第4図に示すCPUの機能
ブロック図である。 1・・−タービン、2・・・弁、3,4.5・・・検出
器、6・・・制御装置、9,10・・・cpty、15
.30,34・・・スイッチ、16.26・・・駆動回
路、31・・・カウンタ。 なお1図中、同一符号は同一部分を示す。 代 埋 人 葛 野 信 −(ほか1名〕第 2
図 11に3図
Claims (2)
- (1)同一の所要制御機能を有する主系及び待機糸を備
え、上記主系により制御対象を制御しでいた場合に上記
主系に異常が発生したときは上記待機系に切換えて上記
制御対象の制御を継続させるようにした制御装置におい
て、上記主系の出力を所定の時間遅れをもって出力する
回路を備え、上記回路の出力を上記待機系に導入し、上
記待機系を上記主系にトラッキングさせたことを特徴と
する制御装置。 - (2)回路は主系の出力を第1人力に導入し待機系に供
給する信号を第2人力に導入したコンパレータと、上記
コンパレータの出力の極性に従ってアップ又はダウン・
カウントをして上記信号を発生するカウンタとを有する
ことを特徴とする特許請求の範囲第1項記載の制御装置
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16594681A JPS5866103A (ja) | 1981-10-16 | 1981-10-16 | 制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16594681A JPS5866103A (ja) | 1981-10-16 | 1981-10-16 | 制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5866103A true JPS5866103A (ja) | 1983-04-20 |
Family
ID=15822018
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16594681A Pending JPS5866103A (ja) | 1981-10-16 | 1981-10-16 | 制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5866103A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60138606A (ja) * | 1983-12-27 | 1985-07-23 | Mitsubishi Heavy Ind Ltd | 制御システム |
JPS6454101U (ja) * | 1987-09-28 | 1989-04-04 | ||
US6286550B1 (en) | 1996-10-31 | 2001-09-11 | Yamatake Corporation | Valve apparatus |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5484184A (en) * | 1977-12-19 | 1979-07-04 | Hitachi Ltd | Back-up method for digital process controlling apparatus |
-
1981
- 1981-10-16 JP JP16594681A patent/JPS5866103A/ja active Pending
Patent Citations (1)
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Cited By (4)
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