JPS586593A - シ−ケンシヤルメモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はシーケンシャルアクセスメモリ装置の制御回路
に関する。

シーケンシャルアクセスメモリとして、磁気バブルによ
るメモリ装置がデータの不揮発性、記憶容量の増大とい
う特長が有り、情報処理装置の記憶ファイル等に利用さ
れつつ有る。が反面、データのアクセススピードに関し
てはシーケンシャルアクセスということも有ってきわめ
て遅く、ランダムアクセスの可能なＩＣメモリと比較す
ると４〜５桁以上の差がある。

このデータアクセススピードの改善の為に１例えば磁気
パズルメモリ装置に於いては、磁気バブル素子の記憶ル
ープ構成をメジャー、マイナールーズにするとか、磁気
バブル素子を多数個並列にアクセスしてデータアクセス
量を増す方法とか、バッファメモリ素子を置い【ページ
単位にデータの入換えを行う方法が考えられている。

本発明は磁気バブルメモリの如きシーケンシャルアクセ
スメモリに於いて比較的簡単な回路でシーケンシャルア
クセスメモリの持つ不定なデータアクセスタイムを一定
に保ち、かつ、データのスループット向上即ちアクセス
から応答までの時間短縮を図ることを目的としている。

上記目的を達成するために１本発明はシーケンシャルに
アクセスされるメモリ装置に於いて処理装置との間にア
ドレス情報、制御信号、および書込みｗｅｔｋＪシデー
タを格納するレジスタ回路を有する複数個のバッファユ
ニットと、装置クロックによって４６１１装置からのア
クセスを受付けるバッファユニットを周期的ＫＩ［ｌ切
次える手段と、読出しデータを送出するバッファユニッ
トを周期的に馴次切替える手段とを設け、シーケンシャ
ルメモリのアドレスｆＩＩｊ１１ｇ回路より受は取りた
メモリアドレスト各ハッ７アエニット内アドレス情報レ
ジスタの値とを比較し、一致したバッファユニットに閤
して、制御レジスタの信号に従ってシーケンシャルメモ
９に対し書込データ、読出しデータの送受を行５よ５に
構成したことを特徴とする。

以下本発明を夾膣例によって詳細に説明する。

第１図に本発明の笑膣例のシーケンシャルメモリの制御
回路を、第２ｒＩＡｋ第１図の制御囲路内のバッファユ
ニットの回路図を示す。

第３図には本発明に於ける動作タイムチャートを示す。

第３ｖ！Ｊ（ａ）が読出し動作時、第３図６）が書込み
動作時である。

ｍｉ１図において、ＣＬＫはクロック発生回路、ＣＰＵ
は！＆埋装置、ＢＵＴＣはバッファユニｙ）選択回路、
ＡＣＣはバブルメモリアドレス制御回路、ＭＥＭｏｘｍ
はシーケンシャルメモリ、例えばパプルメそり、ＳＣＴ
はシーケンシャルメモリ制御Ｍ路であり、このシーケン
シャルメモす制御回路ＳＣＴ　内のＢＵＴｏ〜ｎはバッ
ファユニット、ＡＤＲ８はアドレス情報、ＣＮＴは制御
信号、■′ＤＴは書込みデータ、ＲＤＴは読出しデータ
、Ｂｏｏ〜Ｂ１９ｎｌｊバッファユニットセレクト信号
、Ｂ８Ｒ。

〜Ｂ８Ｒｎ　はバッファ≧ニットリードセレクト信号、
ＢＡＤＲ８はメモリアドレス、ＢＷＤＴはバブルメモリ
ＭＥＭへの書込みデータ、ＢＲＤＴはバブルメモリＭＥ
Ｍからの読出しデータである。

第１Ｋシーケンシヤルメモリの制御回路ｓｃＴの動作は
、Ｊ６［１装置ＣＰＵよりアドレス情報λＤＲ８，制御
信号ＣＮＴ及び書込みデータＶＤＴを受は取り１クロッ
ク発生回路ＣＬＫからの装置クロックＣＬＫよりバッフ
ァユニット選択回路ＢＵＴＣ−ＱＢ８ｏ−ｎＫより選択
されたバッファユニットＢＵＴＫＶＤＴを格納する。

複数個のバッフアユニラ）ＢＵＴｏ〜ｎはバッファユニ
ット選択回路ＢＵＴＣで周期的Ｋｌｉｌ切次えられ、頴
次アクセスを受は付ける。

ここで複数個のバッファユニットＢＵＴｏ−ｎはバッフ
ァユニット選択回路ＢＵＴＣで周期的に選択され、その
周期はシーケンシャルメモ９Ｍ　Ｅ　Ｍ　。

〜ｍの最大アクセスタイム（２１周する時間）で規定さ
れ、バッファユニット数は１周期に含まれる装置アクセ
ス分有るものとする。

第２に各バッファユニットＢＵＴｏ−ＢｕＴａはシーケ
ンシャルメモリＭＢＭｏ〜ｍのアドレス制御門路人ＣＣ
より受け１ｊＩＬ−）たメモリアドレスＢＡＤＲ８と、
（ラフアユニット内アドレスレジスタＡＤＲの値と比較
を行い、一致した当該バッファユニットＢＵＴでは制御
レジスタＲ／ＷＲの信号Ｒ／Ｗが読出しの場合、シーケ
ンシャルメモリの出力データＢＲＤＴを受取り、書込み
読出しデータレジスタＲＤ／ＷＤＲＫ格納し、制御レジ
スタの信号ＣＮＴが書込みの場合、シーケンシャルメモ
リＭＦｆＭＩＣ書込み読出しデータレジスタＲ，Ｄ／Ｗ
ＤＲのデータＲＤ’Ｉ’を送出する。

このよ５にしてバッファユニットＢｕＴｏ〜ＢｕＴｎは
読出しの場合シーケンシャルメモリＭＥＭの最大アクセ
スタイム後には読出し書込みデータレジスタＲＤ／ＷＤ
ＲＫ読出データを蓄積していることになる。

第２図はこのバッファユニｙ　）ＢｕＴＣＰ−ＢｕＴｎ
の１回路を示たもので、第１図の符号と同一のは同じも
のを示し、ＡＤＲはアドレスレジスタ、Ｒ／ＷＲは読出
し〆書込み制御信号格納用のレジ。

スタ、ＲＤ／ＷＤＲは読出し〆書込みデータ用レジスタ
、Ｇはゲート回路である。即ち、バッファユニット選択
回路ＢＵＴＣより選択されたバッファユニットＢＵＴの
各レジスタに入力情報（ＡＤ　。

Ｒ／ｗ　、ＲＤ／ＷＤ）が格納ｓｈる。

次に第３として、シーケンシャルメモリの制御回路８Ｃ
Ｔではバッファユニット選択回路ＢｔＪＴ、Ｃにより続
出しゲータＲＤＴを送出するパッ７アエニッ）ＢυＴを
周期的に順次切替え選択して、当鋏バ、７アエニｙ　）
ＢＵＴ内の制御レジスタＲ／ＷＲが続出しの場合は続出
しデータＲＤ’ｌ’を鵡瑠装置へ転送する。

以上第１から第３までのステップが連続して動作↓てい
る状況を第３ＷＪのタイムチャー訃で示す。

＃ｌ３１１伽）のｌＩ！出しシーケンス、第３図−）の
書込みシーケンスとも、左端に第１図で説明したメモリ
動作のための各種信号を示し、クロック信号ＣＬによっ
て各りＩツク巾でバッファユニットＢＵＴを順次切替え
て時分割的に動作していることを表わしている。本発明
によれば、第３図伽）、（ロ）に示す如（、Ｔ時間のア
クセスタイムを持りた連続アク−にス動作が実！Ｉ出来
る。また、同図タイムチャートでは連続したアクセスと
なっているが、部分的にアクセスがなくてもその部分が
抜ける形となるだけであり、さらＥｌｌ！出し、書込み
の順序が混在してもよい。

同図に於いてバッファユニットセレクト信号Ｂ　Ｓ　ｔ
　ハックア二二ットリードセレクト信号ＦＬ８Ｒは処理
装置のアクセスがなくても順次切替えておけばよく、処
理装置からはどのバッファユニットが選ばれているか感
知する必要もない。

以上説明したよ５に１本発ｌｊＫよれば、シーケンシャ
ルメモリにおいても、シークンシャル制御回路を設け、
各シーケンシャルメモリを時分割的に切替えてＩ！出し
、書込み制御を可能とするため。

メモリアクセスタイムを分散化、均一化することが出来
、比較的簡単な回路シーケンシャルメモリの高速動作を
可能とすなことができる。

【図面の簡単な説明】

第１図は本発明の一実施例としてシーケンシャルメモリ
の制御回路構成図、＃！２図は第１図の制御回路内のバ
ッファユニットの回路図、＄３図は本発明に於ける動作
タイムチャートである。 ＳＣＴ：シークンシャルメモリ制御１回路、ＢＵＴｏ〜
ｎ＝パッ７アエエット。

Claims (1)

【特許請求の範囲】
1. シーケンシャルにアクセスされるメモリ装置に於いて処
   理装置との間にアドレス情報、制御信号および書込み読
   出しデータを格納するレジスタ回路を有する複数個のパ
   ッ７アエ二ットと、装置クロックによって処理装置から
   のアクセスを受付けるバッファユニットを周期的に順次
   切替える手段と、読出しデータを送出するバッファユニ
   ットを周期的ＫＩＮ次切替える手段とを設はシーケンシ
   ャルメモリのアドレス制御回路より受は取りたメ、そり
   アドレスと各バッファユニット内アドレス情報レジスタ
   の値とを比較し、一致したバッファユニットに関して、
   制御レジスタ゛の信号に９！２てシーケンシャルメモリ
   に対し書込データ、読出しデータの送受を行うように構
   成したことを特徴とするシーケンシャルメモリ制御回路
   。