JPS5865488A - Touch response apparatus for electronic musical instrument - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Abstract] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 この発明は′電子楽器のタッチレスポンス装置に関し、
特にイニシャルタッチレスポンスに関する。[Detailed Description of the Invention] The present invention relates to a touch response device for an electronic musical instrument;
Especially regarding initial touch response.

タッチレスポンスによる楽音制御には大別して次の２種
類がある。１つはイニシャルタッチコントロールであり
、これは鍵押圧開始時の鍵押圧力あるいは抑圧速度など
にもとづき抑圧当初の鍵タッチ（つまりイニシャルタッ
チ）を、検出し、このイニシャルタッチに応じて楽音の
音高、音量、音色などを制御するものである。もう１つ
はアフタータッチコントロールであり、これは持続的錐
押圧状態における鍵押圧力あるいは深さ等にもとづき非
タッチ（つまりアフタータッチ）を検出し、このアフタ
ータッチに応じて楽音の音高、音量、音色などを制御す
るものである。電子楽器による演奏を自然楽器の演奏に
近づけるには、上述の両方のタッチレスポンス制御を行
ない得るようにするのが望ましいのであるが、そのため
には従来は両方のタッチセンサが夫々必要であり、鍵盤
部の構成が非常に複雑になると共に高価になってしまう
という欠点があった。Musical tone control using touch response can be broadly classified into the following two types. The first is initial touch control, which detects the key touch at the beginning of suppression (in other words, the initial touch) based on the key pressure at the start of key depression or the suppression speed, and adjusts the pitch of the musical note according to this initial touch. , volume, tone, etc. The other is aftertouch control, which detects non-touch (i.e., aftertouch) based on the key pressure or depth during continuous cone pressing, and adjusts the pitch and volume of the musical sound according to this aftertouch. , controls the tone, etc. In order to bring the performance of an electronic musical instrument closer to the performance of a natural instrument, it is desirable to be able to perform both types of touch response control as described above. The drawbacks were that the structure of the section was very complex and expensive.

この発明は上述の点に鑑みてなされたもので、イニシャ
ルタッチとアフタータッチの検出を共通のタッチセンサ
を用いて行なうことにより、鍵盤部わりの構成を簡素化
すると共に製造コストを安価にした電子楽器のタッチレ
スポンス装置を提供しようとするものである。鍵盤で押
圧された鍵に関する押圧力あるいは抑圧速度あるいは抑
圧深さ等にもとづき鍵タッチを鍵押圧持続中も検出する
ことが可能なタッチセンサ、すなわちアフタータッチセ
ンサ、を用いてイニシャルタッチをも検出し得るように
構成することにより・上記目的が達成される。すなわち
、押鍵開始時から所定時間の間待ち時間を設定し、この
待ち時間中にアフタータッチセンサから出力されるタッ
チ検出信号にもとづきイニシャルタッチに応じた信号を
検出する。This invention was made in view of the above points, and by detecting initial touch and aftertouch using a common touch sensor, it is possible to simplify the structure of the keyboard and reduce manufacturing costs. The present invention aims to provide a touch response device for musical instruments. The initial touch is also detected using a touch sensor that can detect a key touch even while the key is being pressed based on the pressing force, suppression speed, suppression depth, etc. related to the key pressed on the keyboard, that is, an aftertouch sensor. By configuring so as to obtain the above object, the above object is achieved. That is, a waiting time is set for a predetermined time from the start of key depression, and a signal corresponding to the initial touch is detected based on the touch detection signal output from the aftertouch sensor during this waiting time.

例えば、上記待ち時間中にアフタータッチセンサから出
力されたタッチ検出信号のピーク値をイニシャルタッチ
に応じた信号として検出する。こうして検出したイニシ
ャルタッチを示す信号に応じて楽音の音高、音色、音量
のうち１または複数を制御することによりイニシャルタ
ッチコントロールが行なわれる。勿論、イニシャルタッ
チコントロールに並行してタッチセンサの出力に応じて
アフタータッチコントロールを行なうことも可能である
。イニシャルタッチを検出した後に楽音の発音を開始さ
せて不都合のないイニシャルタッチコントロールが行な
われるようにするために、楽音の発音開始を上記待ち時
間分だけ遅らせる工夫が施される。For example, the peak value of the touch detection signal output from the aftertouch sensor during the waiting time is detected as a signal corresponding to the initial touch. Initial touch control is performed by controlling one or more of the pitch, timbre, and volume of the musical tone in accordance with the signal indicating the detected initial touch. Of course, it is also possible to perform aftertouch control in parallel with the initial touch control in accordance with the output of the touch sensor. In order to start producing musical tones after detecting an initial touch and to perform initial touch control without any inconvenience, the start of producing musical tones is delayed by the waiting time.

以下この発明の一実施例を添付図面を参照して詳細に説
明しよう。Hereinafter, one embodiment of the present invention will be described in detail with reference to the accompanying drawings.

発明の基本構成を示す実施例の説明 第１図に示す実施例はこの発明の基本構成を示すもので
、２００は鍵盤、２０１は楽音発生装置、２０２はサウ
ンドシステムであり、これらは従来から知られている任
意の構成を採用してよい。アフタータッチセンサ２ｆ１
３は、鍵盤２００で押圧された鍵に関する押圧力或いは
抑圧速度或いは抑圧深さ等（要するに鍵タッチを検出し
得るものであれば何でもよい）に基づき鍵タッチを検出
するもので、鍵抑圧持続中もこの鍵タッチを検出し得る
ものである。待ち時間設定回路２０４は鍵盤２００にお
ける鍵の押し゛始めを検出し、この検出にもとづき押鍵
開始時から所定時間の間待ち時間を設定するものである
。この待ち時間の間、回路２０４からイニシャルセンシ
ング信号Ｉｓを出力する。アフタータッチセンサ２０３
の出力はイニシャルタッチ検出回路２０５及びゲート２
０６に与えられる。イニシャルタッチ検出回路２０５は
、イニシャルセンシング信号Ｉｓが与えられている間、
タッチセンサ２０６の出力信号にもとづきイニシャルタ
ッチに応じた信号を検出する。イニシャルセンシング信
号Ｉｓが発生している間はタッチセンサ２０６は鍵押圧
当初の鍵タッチに応答した信号を出力しも）るため、こ
の間で出力されるタッチセンサ２０３の出力信号にもと
づき適切なイニシャルタッチの検出を行なうことが可能
である。−例として、イニシャルタッチ検出回路２０５
はピークホールド回路であり、イニシャルセンシング信
号Ｉｓの発生中にタッチセンサ２０６から出力された信
号のピーク値をホールドし、これをイニシャルタッチ制
御信号ＩＮＴとして出力ゲート２０６は、イニシャルセ
ンシング信号■Ｓの発生中は閉じられており、この信号
ＩＳが消滅すると、すなわち上記待ち時間が終了すると
、開かれる。従って、上記待ち時間の終了後は、アフタ
ータッチセンサ２０３の出力信号がゲート２０６を通過
し、アフタータッチ制御信号ＡＦＴと　して出力すれる
。イニシャルタッチ制御信号ＩＮＴ及びアフタータッチ
制御信号ＡＦＴは楽音発生装置２０１に与えられ、該装
置２０１で発生する楽音の音高、音量、音色のうち１ま
たは複数を制御する。Description of an Embodiment Showing the Basic Structure of the Invention The embodiment shown in FIG. Any configuration listed may be adopted. Aftertouch sensor 2f1
3 detects a key touch based on the pressing force, suppression speed, suppression depth, etc. (in short, anything that can detect a key touch) regarding a key pressed on the keyboard 200; This key touch can also be detected. The waiting time setting circuit 204 detects the start of pressing a key on the keyboard 200, and based on this detection, sets a waiting time for a predetermined time from the start of key pressing. During this waiting time, the circuit 204 outputs an initial sensing signal Is. Aftertouch sensor 203
The output of the initial touch detection circuit 205 and gate 2
06. While the initial touch detection circuit 205 is given the initial sensing signal Is,
Based on the output signal of the touch sensor 206, a signal corresponding to the initial touch is detected. While the initial sensing signal Is is being generated, the touch sensor 206 outputs a signal responsive to the key touch at the beginning of the key press, so the appropriate initial touch is determined based on the output signal of the touch sensor 203 output during this period. It is possible to perform detection of - As an example, the initial touch detection circuit 205
is a peak hold circuit, which holds the peak value of the signal output from the touch sensor 206 while the initial sensing signal Is is being generated, and outputs this as the initial touch control signal INT.The gate 206 generates the initial sensing signal ■S. The interior is closed and is opened when this signal IS disappears, that is, when the above-mentioned waiting time ends. Therefore, after the above waiting time ends, the output signal of the aftertouch sensor 203 passes through the gate 206 and is output as the aftertouch control signal AFT. The initial touch control signal INT and the aftertouch control signal AFT are applied to the musical tone generating device 201, and control one or more of the pitch, volume, and timbre of the musical tone generated by the device 201.

楽音発生回路２０１は鍵盤２００で押圧された鍵に対応
する楽音信号を発生するものであるが、イニシャルセン
シング信号ＩＳに応じて楽音の発音開始を遅らせるよう
に制御される。その結果、イニシャルタッチコントロー
ルを施す場合は、楽音の発音開始時点から上記信号ＩＮ
Ｔに応じた制御を施すことができるようになり、イニシ
ャルタッチ検出のための特別の待ち時間を設けたことに
よる不都合が生じないようにすることができる。The musical tone generation circuit 201 generates a musical tone signal corresponding to a key pressed on the keyboard 200, and is controlled to delay the start of musical tone generation in accordance with the initial sensing signal IS. As a result, when performing initial touch control, the above signal IN is applied from the start of the musical tone.
It is now possible to perform control according to T, and it is possible to avoid inconveniences caused by providing a special waiting time for initial touch detection.

次に、この発明を適用した電子楽器の！り具体的な実施
例につき第２図以降の図を参照して説明する。第２図は
、第３図以降に分割して示された電子楽器の各詳細部分
の関連を大まかに示す全体構成ブロック図である。鍵盤
１０は楽音の音高（音名）を選択するための複数の鍵を
具えている。Next, an electronic musical instrument to which this invention is applied! A specific example will be described with reference to FIG. 2 and subsequent figures. FIG. 2 is a block diagram of the overall configuration roughly showing the relationships among the detailed parts of the electronic musical instrument divided and shown from FIG. 3 onwards. The keyboard 10 includes a plurality of keys for selecting pitches (note names) of musical tones.

タッチセンサ１１は６鍵のタッチを検出して鍵タッチに
対応する出力信号を生じるものである。押鍵検出部１２
は鍵盤１０で押圧された鍵を検出し押圧鍵を示す情報Ｔ
ＤＭを出力する。この押鍵検出部１２では６鍵に対応す
るキースイッチを走査するようになっており、そのため
にカウンタ１３の出力が利用される。発音割当て回路（
キーアサイナ）１４は押圧鍵に対応する楽音を限られた
数の楽音発生チャンネルのいずれかに割当てて発生させ
るためのものであり、一実施例として単音キーアサイナ
１４Ａと複音キーアサイナ１４Ｂとを含んでおシ、この
電子楽器を単音モードまたは複音モードのどちらか一方
で選択的に動作させることができるようになっている。The touch sensor 11 detects the touch of six keys and generates an output signal corresponding to the key touch. Key press detection unit 12
detects a key pressed on the keyboard 10 and provides information T indicating the pressed key
Output DM. This key press detection section 12 is configured to scan key switches corresponding to six keys, and the output of the counter 13 is used for this purpose. Sound assignment circuit (
The key assigner 14 is used to generate a musical tone corresponding to a pressed key by assigning it to one of a limited number of musical tone generation channels, and in one embodiment, the system includes a single note key assigner 14A and a multitone key assigner 14B. , the electronic musical instrument can be selectively operated in either single-note mode or multi-note mode.

そのために発音割当て回路１４に関連して単音モード選
択スイッチＭＯＮＯ−８Ｗが設けられており、該スイッ
チＭＯＮＯ−８Ｗがオンのとき単音モード選択信号ＭＯ
ＮＯとしてｌ”が該回路１４及びその他必要な回路に与
えられてこの電子楽器が単音モードで動作するようにな
っている。スラー効果選択スイッチ５Ｌ−８Ｗはスラー
効果を選択するだめのスイッチであシ、該スイッチ５Ｌ
−８Ｗがオンのときスラーオン信号５ＬＯＮとして１”
が発音割当て回路１４に与えられ、スラー効果が可能に
なる。この実施例においてスラー効果とは、単音モード
でこの電子楽器が動作しているときに押圧鍵がレガート
形式で変更された（古い押圧鍵を完全に離鍵する前に新
しい押圧鍵を押圧する）場合、発生楽音のピッチを古い
押圧鍵のピッチから新しい押圧鍵のピッチへと滑らかに
変化させることをいう。For this purpose, a single note mode selection switch MONO-8W is provided in connection with the sound generation allocation circuit 14, and when the switch MONO-8W is on, a single note mode selection signal MONO-8W is provided.
As NO, l'' is applied to the circuit 14 and other necessary circuits so that this electronic musical instrument operates in single note mode.Slur effect selection switches 5L-8W are switches for selecting slur effects. shi, the switch 5L
-1” as slur-on signal 5LON when 8W is on
is applied to the pronunciation allocation circuit 14 to enable slur effects. In this example, a slur effect is when the pressed key is changed in legato form (pressing the new pressed key before completely releasing the old pressed key) while the electronic musical instrument is operating in single note mode. In this case, it refers to the smooth change in pitch of a generated musical tone from the pitch of the old pressed key to the pitch of the newly pressed key.

各種効果設定操作子群１５は、ビブラート、イニシャル
タッチコントロール、アフタータッチコントロール等の
各種効果の制御要素（時間、スピード、レベル等）の制
御量を設定するための可変操作子を夫々具えており、そ
こにおいて、タッチコントロール用の制御要素に対２応
する操作子はタッチセンサ１１の出力信号の感度を調整
するようになっている。各種効果の一例を示せば、ピッ
チコントロール関係が、「ビブラート」、「ディレィビ
ブラート」、「アタックピッチコントロール」、「アフ
タータッチビプラ・−ト」及び前述の「スラー」などで
ｌ、レベルコントロール関係が「イニシャルタッチレベ
ルコントロール」、「アフタータッチレベルコントロー
ル」、「エンベロープのサスティン時間制御」などであ
る。「ディレィビブラート」は楽音の発音開始時から成
る時間経過後にビブラートを徐々に付与する効果であや
、「アタックピッチコントロール」は楽音の立上９時に
おいてビブラートを付与する効果でおる。この実施例で
は、「アタックピッチコントロール」は鍵タッチに応答
して（好ましくはイニシャルタッチに応答して）制御さ
れるようになっている。The various effect setting operator groups 15 each include variable operators for setting control amounts of control elements (time, speed, level, etc.) of various effects such as vibrato, initial touch control, and aftertouch control. Here, the operator corresponding to the control element for touch control is adapted to adjust the sensitivity of the output signal of the touch sensor 11. To give an example of various effects, pitch control-related effects include "vibrato,""delayvibrato,""attack pitch control,""aftertouchvibrato," and the aforementioned "slur," and level control-related effects. These include "initial touch level control,""aftertouch level control," and "envelope sustain time control.""Delayvibrato" is an effect that gradually adds vibrato after the elapse of time from the start of sound generation of a musical tone, and "attack pitch control" is an effect that adds vibrato at 9 o'clock when a musical tone starts to sound. In this embodiment, the "attack pitch control" is controlled in response to a key touch (preferably in response to an initial touch).

「アフタータッチビブラート」は鍵タッチ特に持続的抑
圧状態における鍵タッチに応答してビブラートを制御す
るものである。「イニシャルタッチレベルコントロール
」は鍵を押し下げたときのっまシ押圧当初の鍵タッチ（
これをイニシャルタッチという）に応じて楽音のレベル
を制御すること、「アフタータッチレベルコントロール
」は持続的抑圧状態における鍵タッチ（これをアフター
タッチという）に応じて楽音のレベルを制御すること、
である。イニシャルタッチ及びアフタータッチに応じた
制御は音高（ピッチ）、音量（レベル）のみならず音色
その他の楽音要７素に対しても行なえる。"Aftertouch vibrato" controls vibrato in response to a key touch, particularly a key touch in a sustained suppression state. "Initial touch level control" is the initial touch of the key when the key is pressed down (
"Aftertouch level control" controls the level of musical tones in response to a key touch in a sustained suppression state (this is referred to as aftertouch).
It is. Control according to initial touch and aftertouch can be performed not only on pitch and volume, but also on timbre and other seven musical sound elements.

この実施例では、操作子群１５から出力される各操作子
に対応する設定データはアナログ電圧で表わされており
、アナログ電圧マルチプレクサ１６でこれらのアナログ
電圧を時分割多重化する。アナログ／ディジタル変換（
以下単にＡ／Ｄ変換という）部１７は、Ａ／Ｄ変換器１
８と制御及び記憶部１９とを含んでお夕、マルチプレク
サされたアナログ電圧をＡ／Ｄ変換す、ると共に、ディ
ジタル変換された各操作子の設定データを夫々記憶し、
デマルチプレクスする。マルチプレクサ１６における時
分割多重化とＡ　／　Ｄ変換部１７における制御のため
にカウンタ１３の出力が利用される。In this embodiment, the setting data corresponding to each operator output from the operator group 15 is expressed as an analog voltage, and an analog voltage multiplexer 16 time-division multiplexes these analog voltages. Analog/digital conversion (
The section 17 (hereinafter simply referred to as A/D conversion) is the A/D converter 1
8 and a control and storage section 19, which converts the multiplexed analog voltage into A/D, and stores the digitally converted setting data of each operator, respectively.
Demultiplex. The output of the counter 13 is used for time division multiplexing in the multiplexer 16 and control in the A/D converter 17.

この実施例ではイニシャルタッチとアフタータッチの検
出を共通のタッチセンサを用いて行なうようにしている
。すなわち、タッチセンサ１１としてアフタータッチ検
出可能なものを用い、このタッチセンサ１１の出力信号
を鍵押圧開始時から所定時間の間イニシャルタッチ検出
のために選択し、選択したタッチセンサ出力信号にもと
づいてイニシャルタッチを検出するようにしている。例
えば、鍵押圧開始時から所定時間の間選択したタッチセ
ンサ出力信号のピーク値をホールドし；このピーク値を
イニシャルタッチ検出信号として用いる。そのために、
鍵押圧開始時から所定時間（例えば人間の聴覚では＃１
とんど無視できる程度のｌＱｍｓ程度の時間）の間発音
割当て回路１４からイニシャルセンシング信号Ｉｓを出
力し、゛この信号Ｉｓによってマルチプレクサ１６及び
Ａ／Ｄ変換部１７を制御してこの間は専ら上述のイニシ
ャルタッチ検出を行なうようにしている。同時に、発音
割当て回路１４では、イニシャルセンシング信号ＩＳを
出力する間は楽音の発音開始を遅らすようにしている。In this embodiment, initial touch and aftertouch are detected using a common touch sensor. That is, a touch sensor 11 capable of after-touch detection is used, the output signal of this touch sensor 11 is selected for initial touch detection for a predetermined period of time from the start of key pressing, and the touch sensor 11 is detected based on the selected touch sensor output signal. The initial touch is detected. For example, the peak value of the selected touch sensor output signal is held for a predetermined period of time from the start of key press; this peak value is used as the initial touch detection signal. for that,
A predetermined time from the start of key press (for example, #1 for human hearing)
The initial sensing signal Is is outputted from the sound generation allocation circuit 14 during a negligible time of about lQms, and the multiplexer 16 and A/D converter 17 are controlled by this signal Is, and during this period, the above-mentioned operation is carried out exclusively. Initial touch detection is performed. At the same time, the sound generation assignment circuit 14 delays the start of sound generation while outputting the initial sensing signal IS.

これは、イニシャルタッチ力検出される前に発音開始さ
れるのを禁止し、発音開始と同時にイニシャルタッチコ
ントロールを施すようにするためである。尚、前述の通
り、この実施例ではアタックピッチコントロールモイニ
シャルタッチに応じて行なわれる。This is to prohibit the start of sound generation before the initial touch force is detected, and to perform initial touch control at the same time as the start of sound generation. Incidentally, as described above, in this embodiment, the attack pitch control is performed in response to the initial touch.

効果付与回路２０は、ピッチコントロール関係の各種効
果を付与するための回路であり、ビブラート、ディレィ
ビブラート、アタックピッチコントロール、及びアフタ
ータッチビブラートに関しては楽音周波数を変調するた
めの変調信号ＶＡＬを出力し、スラー効果に関してはス
ラー効果を付与した楽音周波数情報ＳＫＣを出力する。The effect applying circuit 20 is a circuit for applying various effects related to pitch control, and outputs a modulation signal VAL for modulating musical tone frequency for vibrato, delay vibrato, attack pitch control, and aftertouch vibrato. Regarding the slur effect, tone frequency information SKC to which the slur effect has been added is output.

Ａ／Ｄ変換部１７から出力される各種効果設定操作子の
設定データのうちピッチコントロール関係の設定データ
が効果付与回路２０に与えられ、レベルコントロール関
係の設定データは楽音信号発生部２１に与えられる。発
音割当て回路１４から効果付与回路２０にはアタックピ
ッチスタート信号ＡＳとスラースタート信号ＳＳ及び単
音モードのときの押圧鍵を示すキーコードＭＫＣが与え
られる。尚、単音キーアサイナ１４Ａにおいては押圧鍵
の中の単−鍵（例えば最高または最低押圧鍵）を選択し
て単音モード用の押圧鍵キーコードＭＫＣとして出力す
るようになっている。Among the setting data of various effect setting operators outputted from the A/D converter 17, setting data related to pitch control is given to the effect applying circuit 20, and setting data related to level control is given to the musical tone signal generating section 21. . The effect applying circuit 20 is supplied with an attack pitch start signal AS, a slur start signal SS, and a key code MKC indicating the pressed key in the single note mode from the sound generation assignment circuit 14. The single note key assigner 14A selects a single key (for example, the highest or lowest pressed key) from among the pressed keys and outputs it as the pressed key key code MKC for the single note mode.

アタックピッチデータＲＯＭ（リードオンリメモリの略
）２２には、アタックピッチコントロールを付与すべき
各種音色に対応してアタックピッチ制御データＡＰＳ　
、ＡＰＲ，ＡＰＥＪを夫々予じめ記憶している。アタッ
クピッチコントロールは、例えば各音色に適した態様で
制御が行なわれるようになっており、管楽器の吹き始め
のピッチの乱れを表現できることから特に管楽器系音色
に適した効果である。そのため、音色選択スイッチ２３
で選択された音色に応じてその音色に適したアタックピ
ッチコントロールを実現し得る値をもつ制御データＡＰ
Ｓ　、ＡＰＲ，ＡＰＥＲをＲＯＭ２２から読み出すよう
になっている。アタックピッチの制御態様を決定する要
素は、初期の（音の出始めの）ピッチずれの深さと、ピ
ッチずれの深さの時間的変化を示すエンベロープと、ピ
ッチずれの繰返し周波数である。初期のピッチずれの深
さすなわちアタックピッチの初期値は、前述のイニシャ
ルタッチ検出データに応じて設定される。The attack pitch data ROM (abbreviation for read only memory) 22 contains attack pitch control data APS corresponding to various tones to which attack pitch control should be applied.
, APR, and APEJ are stored in advance. Attack pitch control is an effect that is particularly suitable for wind instrument tones because it is controlled in a manner suitable for each tone, for example, and can express the disturbance in pitch at the beginning of a wind instrument's blowing. Therefore, the tone selection switch 23
Control data AP that has values that can realize attack pitch control suitable for the tone selected in .
S, APR, and APER are read from the ROM 22. The elements that determine the control mode of the attack pitch are the initial depth of the pitch shift (at the beginning of the sound), the envelope indicating the temporal change in the depth of the pitch shift, and the repetition frequency of the pitch shift. The depth of the initial pitch deviation, ie, the initial value of the attack pitch, is set according to the above-mentioned initial touch detection data.

詳しくは、音色に対応するアタックピッチ初期値係数デ
ータＡＰＳによってイニシャルタッチ検出データをスケ
ーリングすることによりイニシャルタッチ及び音色に応
じたアタックピッチ初期値を設定する。ピッチずれの深
さの時間的変化を示すエンベロープは、アタックピッチ
エンベロープレートデータＡＰＥＲによって設定される
。ピッチずれの繰返し周波数はアタックピッチレートデ
ータＡＰＲによって設定される。Specifically, the initial touch detection data is scaled by attack pitch initial value coefficient data APS corresponding to the timbre, thereby setting the attack pitch initial value according to the initial touch and the timbre. An envelope indicating a temporal change in the depth of pitch deviation is set by attack pitch envelope plate data APER. The repetition frequency of pitch deviation is set by attack pitch rate data APR.

効果付与回路２０は、アタックピッチスタート信号ＡＳ
が与えられたとき上述のような各データにもとづいてア
タックピッチコントロール用の変調信号ＶＡＬの形成を
開始し、その後、通常のビブラートあるいはディレィビ
ブラートあるいはアフタータッチビブラートのための変
調信号ＶＡＬを形成する。変調信号ＶＡＬを形成するた
めに効果付与回路２０では、変調周波数及び変調の深さ
の制御が容易になるような工夫が施されている。The effect applying circuit 20 receives an attack pitch start signal AS.
is given, it starts forming a modulation signal VAL for attack pitch control based on the above-mentioned data, and then forms a modulation signal VAL for normal vibrato, delay vibrato, or aftertouch vibrato. In order to form the modulation signal VAL, the effect imparting circuit 20 is designed to facilitate control of the modulation frequency and modulation depth.

また、効果付与回路２ｏでは、スラースタート信号ＳＳ
が与えられたとき単音モード用押圧鍵の楽音周波数情報
ＳＫＣを古い押圧鍵に対応する値がら新たな押圧鍵に対
応する値まで滑らかに変化させる処理を行なう。新たな
押圧鍵は発音割当て回路１４から与えられる単音モード
用押圧鍵キーコードＭＫＣによって示されている。Further, in the effect imparting circuit 2o, the slur start signal SS
When is given, processing is performed to smoothly change the musical tone frequency information SKC of the single note mode pressed key from the value corresponding to the old pressed key to the value corresponding to the newly pressed key. The newly pressed key is indicated by the single note mode pressed key code MKC given from the sound generation assignment circuit 14.

楽音信号発生部２１では、単音モード時は効果付与回路
２０から与えられる単音モード用の楽音周波数情報ＳＫ
Ｃにもとづき楽音信号を発生し、複音モード時は発音割
当て回路１４（複音キーアサイナ１４Ｂ）から与えられ
る複数の各チャンネルに割当てられた押圧鍵を示すキー
コードＰＫＣにもとづき複数のチャンネルで楽音信号を
夫々発生する。これらの楽音信号は、変調信号ＶＡＬに
応じてその周波数（ピッチ）が変調され、がっＡ／Ｄ変
換部１７からのレベルコントロール関係タ’に応じてそ
の音量レベルが制御足れる。更に、これらの楽音信号に
は音色選択スイッチ２３で選択された音色が付与され、
サウンドシステム２４に与えられる。In the musical tone signal generation section 21, in the single tone mode, musical tone frequency information SK for the single tone mode given from the effect imparting circuit 20 is used.
In the multitone mode, musical tone signals are generated in multiple channels based on the key code PKC indicating the pressed key assigned to each of the plurality of channels given from the sound generation assignment circuit 14 (multitone key assigner 14B). Occur. The frequency (pitch) of these musical tone signals is modulated according to the modulation signal VAL, and the volume level can be controlled according to the level control relation data from the A/D converter 17. Furthermore, the tone selected by the tone selection switch 23 is added to these musical tone signals,
provided to the sound system 24.

次に、第２図各部の詳細例について説明する。Next, detailed examples of each part in FIG. 2 will be explained.

押鍵検出部及び単音キーアサイナの説明第３図には押鍵
検出部１２及びカウンタ１３の詳細例が示されており、
第４図には単音キーアサイナ１４Ａの詳細例が示されて
いる。カウンタ１３は、２相のシステムクロックパルス
φ１．φ２によって制御される１６ステージ／１ビツト
のシフトレジスタ２５と、１ビット分の半加算器２６と
、シフトレジスタ２５の内容を定期的にラッチするラッ
チ回路２７とを含み、シリアル演算によってカウント動
作を行なう。このカウンタ１３に限ラス、以下で説明す
る詳細例においては随所でシリアル演算が用いられ、回
路構成の節約に寄与している。Explanation of key press detection unit and single note key assigner FIG. 3 shows a detailed example of the key press detection unit 12 and the counter 13.
FIG. 4 shows a detailed example of the single note key assigner 14A. The counter 13 receives two-phase system clock pulses φ1. It includes a 16-stage/1-bit shift register 25 controlled by φ2, a 1-bit half adder 26, and a latch circuit 27 that periodically latches the contents of the shift register 25, and performs counting operation by serial operation. Let's do it. In the detailed example described below, serial calculations are used throughout the counter 13, which contributes to saving on the circuit configuration.

押鍵検出部１２は、鍵盤１０の各錘に対応するキースイ
ッチをマトリクス状に配列したキースイッチマトリクス
２８と、このマトリクス２８における半オクターブ毎の
入力ラインに走査信号を供給するデコーダ２９と、この
マトリクス２８における各半オクターブ内の６つの各音
名に対応する出力ラインの信号を多重化するマルチプレ
クサ３０とを含んでいる。キースイッチマトリクス２８
は高音側のキースイッチから順に走査されるようになっ
ており、単音キーアサイナ１４Ａでは最高押圧鍵を単音
モード用の押圧鍵として選択するようになっている。The key press detection unit 12 includes a key switch matrix 28 in which key switches corresponding to each weight of the keyboard 10 are arranged in a matrix, a decoder 29 that supplies a scanning signal to input lines for every half octave in this matrix 28, and and a multiplexer 30 for multiplexing the output line signals corresponding to each of the six note names within each half-octave in matrix 28. key switch matrix 28
are scanned in order from the treble side key switch, and the single note key assigner 14A selects the highest pressed key as the pressed key for the single note mode.

キースイッチマトリクス２８におけるｌ鍵分の走査時間
換言すれば単音キーアサイナ１４Ａにおける１鍵分の処
理時間（これを１キータイムということにする）は第５
図に示すように３２個のタイムスロットから成る。１タ
イムスロツトの長さはシステムクロックパルスφ１．φ
２の１周期に対応し、例えば０．５βＳである。従って
、ｌキータイムの長さは１６μｓである。このｌキータ
イム内の各タイムスロットあるいは区間に同期して様々
な処理が制御されるようになっている。そのために、第
５図に示すような各種のタイミング信号が図示しないタ
イミング信号発生回路で発生され、様々な回路に供給さ
れるようになっている。３２個のタイムスロットの各々
は１６μＳの周期で繰返しあられれる。１キータイム内
における個々のタイムスロットを区別するために発生順
序の早い方から順＾ 番に第１乃至第３２タイ≠スロツトということにする。In other words, the processing time for one key in the single note key assigner 14A (this will be referred to as one key time) is the scanning time for one key in the key switch matrix 28.
As shown in the figure, it consists of 32 time slots. The length of one time slot is the system clock pulse φ1. φ
For example, it corresponds to one period of 0.5βS. Therefore, the length of the l key time is 16 μs. Various processes are controlled in synchronization with each time slot or section within this l-key time. To this end, various timing signals as shown in FIG. 5 are generated by a timing signal generation circuit (not shown) and supplied to various circuits. Each of the 32 time slots is repeated with a period of 16 μS. In order to distinguish between individual time slots within one key time, it is assumed that 1st to 32nd ties ≠ slots in order of occurrence.

各種タイミング信号の発生タイミング及び発生周期及び
パルス幅を一目瞭然にするために、以下の法則で各タイ
ミング信号に符号をつけるものとする。例えば「１ｙ８
」のように文字ｒｙＪを挾んで前後に数字が記されてい
る場合は、前者の数字は１キータイムにおいてパルスが
最初に発生するタイムスロット順位を示し、後者の数字
はパルスが繰返し発生する周期をタイムスロット数で示
している。例えば信号１ｙ８は、第５図に示すように最
初は第１タイムスロツトで発生し、以後は８タイムスロ
ツト毎に、つまり第９、第１７、第２５タイムスロツト
で夫々パルス（１゛）が発生する。次に、ｒｌ　ｙ　８
８」のように末尾に文字ｒＳＪが追加されているものは
、パルス幅が１タイムスロツト幅全部ではなく、ｌタイ
ムスロットの前半でつまりクロックパルスφ２のパルス
幅に同期して発生すること番意味する。また、ｒｌＴ８
」のように、文字ｒＴＪを挾んで前後に数字が記されて
いる場合は、前者の数字によって示されるタイムスロッ
ト順位から後者の数字によって示されるタイムスロット
順位までパルス（′１″）が持続して発生するものとし
、かつその周期は３２タイムスロツトであるとする。例
えば信号ＩＴ８は第１タイムスロツトから第８タイムス
ロツトまでの区間で持続的に発生する８タイムスロツト
分のパルス幅をもち、かつ３２タイムスロツトの周期で
繰返し発生する。また、ｒｌＴ６ｙ８Ｊのように、パル
ス幅表示ｒｌ　Ｔ６Ｊの次に文字「ｙ」と数字が続く場
合は、文字ｒｙＪの次に記された数字によって繰返し周
期をタイムスロット数によって示している。例えば信号
ＩＴ６ｙ８は、最初に第１タイムスロツトから第６タイ
ムスロツトまでの６タイムスロツト幅で発生したパルス
が８タイムスロツト分の繰返し周期で、つまり第９乃至
第１４タイムスロツトまで、及び第１７乃至第２２タイ
ムスロツトまで、及び第２５乃至第３０タイムスロツ）
１での各区間でパルス発生することを意味する。In order to make the generation timing, generation period, and pulse width of various timing signals clear at a glance, each timing signal is assigned a code according to the following rule. For example, “1y8
” When numbers are written before and after the letter ryJ, the former number indicates the time slot order in which the pulse first occurs in one key time, and the latter number indicates the cycle at which the pulse repeatedly occurs. is shown in number of time slots. For example, the signal 1y8 is initially generated in the first time slot as shown in FIG. 5, and thereafter a pulse (1') is generated in every 8 time slots, that is, in the 9th, 17th, and 25th time slots. do. Next, rl y 8
8" with the letter rSJ added to the end means that the pulse width does not occur over the entire width of one time slot, but in the first half of one time slot, that is, in synchronization with the pulse width of clock pulse φ2. do. Also, rlT8
'', when numbers are written before and after the letter rTJ, the pulse ('1'') continues from the time slot order indicated by the former number to the time slot order indicated by the latter number. For example, the signal IT8 has a pulse width of 8 time slots that continuously occurs in the interval from the first time slot to the eighth time slot, and has a period of 32 time slots. and occurs repeatedly with a period of 32 time slots.In addition, when the pulse width display rlT6J is followed by the letter "y" and a number, as in rlT6y8J, the repetition period is determined by the number written next to the letter ryJ. Indicated by number of time slots. For example, in the signal IT6y8, a pulse initially generated with a width of 6 time slots from the first time slot to the sixth time slot is repeated with a repetition period of 8 time slots, that is, from the 9th to the 14th time slot, and from the 17th to the 17th time slot. up to the 22nd time slot, and from the 25th to the 30th time slot)
1 means that a pulse is generated in each section.

第３図において、加算器２６０入力Ａにはシフトレジス
タ２５の最終ステージの出力Ｑ１６が加えられ、入力Ｃ
ｉにはオア回路６１を介して信号１７ｙ３２が与えられ
る。従って、信号１７　ｙ　３２が′１″′となる第１
７タイムスロツトにおいてシフトレジスタ２５の最終ス
テージ出力に′ｌ”が加算されることになる。入力Ａ及
びＣｉが共に６１”でキャリイアウド信号が生じるとき
、キャリイアウド出力ｃｏ＋１は演算タイミングよシも
１タイムスロツト遅れて１”となるものとする。ｃｏの
次に付加した記号＋１はｌタイムスロットの遅れを示す
。以下で出てくる加算器のキャリイアウド出力ｃｏ＋１
はすべて演算タイミングよりも１タイムスロツトの遅れ
があるものとする。尚、加算出力Ｓには遅れがないもの
とする。キャリイアウド出力ｃｏ＋１はアンド回路３２
及びオア回路３１を介して入力Ｃｉに戻される。従って
上位ビットに対してキャリイアウド信号を加算すること
ができる。In FIG. 3, the output Q16 of the final stage of the shift register 25 is added to the input A of the adder 260, and the input C
A signal 17y32 is applied to i via an OR circuit 61. Therefore, the first signal 17 y 32 becomes '1'''
'l' will be added to the final stage output of the shift register 25 in 7 time slots. When inputs A and Ci are both 61" and a carry-out signal is generated, the carry-out output co+1 will be added to the output of the final stage of the shift register 25 at 7 time slots. The symbol +1 added next to co indicates a delay of l time slots.The carry output co+1 of the adder that appears below
It is assumed that there is a delay of one time slot from the calculation timing. It is assumed that there is no delay in the addition output S. Carry field output co+1 is AND circuit 32
and is returned to the input Ci via the OR circuit 31. Therefore, the carry signal can be added to the upper bits.

加算器２６の出力Ｓの信号はアンド回路３３を介してシ
フトレジスタ２５に入力され、１６タイムスロツト遅延
後に入力Ａに戻される。アンド回路３３の他の入力に加
えられている信号Ｚｌは通常は１”である。以上の構成
によって信号１７　Ｙ　３２をカウントクロックとして
１キータイム（３２タイムスロツト）毎に１カウントア
ツプするシリアル演算が実行される。従って、第１７タ
イムスロツトにおいてシフトレジスタ２５の最終ステー
ジから出力される信号がカウント値の最下位ビットであ
り、そのとき各ステージには最終ステージから第１ステ
ージにさかのぼって順次上位ビットのカウント値が夫々
保有されている。第１７タイムスロツおいても同様にシ
フトレジスタ２５の最終ステージから第１ステージまで
には最下位ビットから最上位ビットまでのカウント値が
並んでいる。従って、第１タイムスロツトの前半で発生
する信号１ｙ３２Ｓによ？てシフトレジスタ２５の第７
ステージ出力Ｑ７乃至最終ステージ出力Ｑ１６をラッチ
回路２７にラッチすることにより、１０ビツトの並列２
進カウント値が得られる。尚、信号１ｙ１６のタイミン
グすなわち第１及び第１７タイムスロツトにおいてアン
ド回路３２を動作不能にしているが、これは最上位ビッ
トのキャリイアウド信号が最下位ビットに加算されない
ようにするためである。The signal of the output S of the adder 26 is input to the shift register 25 via the AND circuit 33, and is returned to the input A after a delay of 16 time slots. The signal Zl applied to the other input of the AND circuit 33 is normally 1". With the above configuration, a serial operation is performed in which the count is increased by 1 every key time (32 time slots) using the signal 17Y32 as a count clock. Therefore, the signal output from the final stage of the shift register 25 in the 17th time slot is the least significant bit of the count value, and at that time, each stage sequentially receives the upper bit from the final stage to the first stage. The count value of each bit is held. Similarly, in the 17th time slot, the count values from the least significant bit to the most significant bit are arranged from the last stage to the first stage of the shift register 25. Therefore, The seventh time slot of the shift register 25 is controlled by the signal 1y32S generated in the first half of the first time slot.
By latching the stage output Q7 to the final stage output Q16 in the latch circuit 27, 10-bit parallel 2
The decimal count value is obtained. The AND circuit 32 is disabled at the timing of the signal 1y16, that is, at the first and seventeenth time slots, in order to prevent the most significant bit carry signal from being added to the least significant bit.

カウンタ１３における下位７ビツトのカウント値が鍵走
査及び多重化のために利用される。そのうち下位４ピツ
）Ｎ４．Ｎ３．Ｎ２．Ｎｌ　　によって鍵の音名（ｌオ
クターブ内の音名）を指定し、上位３ピツ）　Ｂ３．Ｂ
２．Ｂｌによってその鍵が所属するオクターブを指定す
る。ラッチ回路２７にラッチされたカウント値のうちビ
ットＢ３　、　Ｂ２　。The count value of the lower 7 bits in the counter 13 is used for key scanning and multiplexing. Among them, the bottom 4 pits) N4. N3. N2. Specify the pitch name of the key (note name within l octave) using Nl, and select the top 3 pitches) B3. B
2. Bl specifies the octave to which the key belongs. Bits B3 and B2 of the count value latched by the latch circuit 27.

Ｂｌ、Ｎ４はデコーダ２９でデコードさ゛れ、キースイ
ッチマトリクス２８における半オクターブ毎の入力ライ
ンに走査信号を与える。また、下位ビットＮ３．Ｎ２．
Ｎｌはマルチプレクサ３０に与えられ、キースイッチマ
トリクス２８における各半オクターブ内の６本の出力ラ
インの信号を時分割多重化する。こうして、マルチプレ
クサ３０からは各錘の押圧または離鍵を示す時分割多重
化されたキーデータＴＤＭが各錘の走査に対応して出力
される。時分割多重化キーデータＴＤＭは現在走査中の
鍵が押圧されていれば１”であり、押圧されていなけれ
ば′Ｏｆ′である。B1 and N4 are decoded by a decoder 29 and provide scanning signals to input lines for every half octave in the key switch matrix 28. Furthermore, lower bit N3. N2.
Nl is applied to multiplexer 30, which time division multiplexes the signals of the six output lines within each half-octave in key switch matrix 28. In this way, the multiplexer 30 outputs time-division multiplexed key data TDM indicating the pressing or key release of each weight in response to the scanning of each weight. The time division multiplexing key data TDM is 1'' if the key currently being scanned is pressed, and 'Of' if it is not pressed.

ラッチ回路２７にラッチされたカランを値Ｂ３〜訂が変
化する毎に走査すべき鍵が切換わるので、ｌ鍵分の走査
時間は第５図に示すように第１タイムスロツトから第３
２タイムスロツトまでの３２タイムスロツトであり、こ
の間１鍵分のキーデータＴＤＭが持続して出力される。Since the key to be scanned changes every time the value B3 of the clock latched in the latch circuit 27 changes, the scanning time for one key is from the first time slot to the third time slot as shown in FIG.
There are 32 time slots up to 2 time slots, during which key data TDM for one key is continuously output.

前述の通シ、ｌ鍵分の走査に要する１キータイ゛ムは１
６μｓであるので、■走査サイクルすなわちカウント値
Ｂ３〜にゴが１巡する時間は約２ｍｓ　（＝１６μｓ　
Ｘ２’　）である。According to the above rule, the time required for one key to scan l keys is 1.
6 μs, so the scanning cycle, that is, the time it takes for Go to complete one round from count value B3 is approximately 2 ms (=16 μs
X2').

キースイッチマトリクス２８では高音順に走査が行なわ
れるようになっている。すなわち、カウント値百１〜Ｎ
］が小さいほど高音になり大きいほど低音になるように
その所定の値に対応して各錘が順次割当てられており、
カウント値Ｂ３〜Ｎｌが増すに従って高音側から順次低
音側に走査が移行するようになっている。カウンタ１６
における下位７ピツトのカウント値ＣＢ３〜Ｎｌ）は現
在走査中の鍵すなわち時分割多重化キーデータＴＤＭに
対応する鍵を表わすコード信号すなわちキーコードでで
ある。しかし、カウンタ１６のカウント値ｉ〕〜Ｘ］を
そのまま用いた゛キーコードＫＣは高音鍵はどその値が
小さく、低音鍵はどその値が太きい。キーコードの下位
２ビツトを下位桁に無限に繰返し付加してキーコードを
周波数情報に変換する場合、高音鍵になるほどキーコー
ドの値が大きくならないと不都合が生じるので、カウン
タ１３から出力されるキーコードＫＣを反転したものを
正式なキーコードＫＣとし゛てキーアサイナ１４Ａ、１
４Ｂで用いるようにしている。The keyswitch matrix 28 is designed to be scanned in the order of high notes. That is, the count value 101~N
] Each weight is sequentially assigned according to a predetermined value so that the smaller the value, the higher the pitch, and the larger the pitch, the lower the pitch.
As the count values B3 to Nl increase, the scanning is sequentially shifted from the high-pitched tone side to the low-pitched tone side. counter 16
The count values CB3 to Nl of the lower seven pits in FIG. However, in the key code KC using the count values i] to When converting a key code into frequency information by repeatedly adding the lower 2 bits of the key code to the lower digits, there will be a problem if the value of the key code does not increase the higher the key. The key assigner 14A, 1 uses the inverted code KC as the official key code KC.
I am trying to use it in 4B.

正式なキーコードＫＣと各錘との関係は例えば次表のよ
うになっている。キーコードＫＣは上位３ビツトのオク
ターブコードＢ３　、Ｂ２　、Ｂｌと下位４ピツトのノ
ートコードＮ４．Ｎ３．Ｎ２．Ｎｌとから成る。For example, the relationship between the official key code KC and each weight is as shown in the following table. The key code KC has the upper 3 bits of octave codes B3, B2, Bl and the lower 4 pits of the note code N4. N3. N2. It consists of Nl.

第１表 Ｃ 尚、シフトレジスタ２５の第７乃至最終ステージ内に記
された表示は第１及び第１７タイムスロツトのときの各
ステージの重みを示している。すなわち、このとき第１
Ｏ乃至最終ステージ（Ｑ１０〜Ｑ１６）には前述の通り
カウント値の下位７ビツトＢ３〜Ｎ１が入っている。ま
た、第７乃至第９ステージ（Ｑ７〜Ｑ９）には、時間表
示にして約８ｍｓ　、約４ｍｓ及び約２ｍｓの重みのビ
ットが入っている。これらの時間表示はカウンタ１６が
リセットされたときからそれらのピントに１”が立つま
での時間を示している。後述のように、カウンタ１３を
タイマとして用いるときこれらの時間表示ビットを利用
する。これらの時間表示ビットはキーコードＢ３〜Ｎ１
と共にラッチ回路２７にラッチされる。Table 1 C Note that the indications written in the seventh to final stages of the shift register 25 indicate the weights of each stage at the first and seventeenth time slots. That is, at this time, the first
As mentioned above, the lower 7 bits B3 to N1 of the count value are stored in stages O to the final stage (Q10 to Q16). Furthermore, the seventh to ninth stages (Q7 to Q9) contain bits with weights of approximately 8 ms, approximately 4 ms, and approximately 2 ms in time representation. These time display bits indicate the time from the time when the counter 16 is reset until the value 1" is set at their focus. As will be described later, these time display bits are utilized when the counter 13 is used as a timer. These time display bits are key codes B3 to N1.
It is also latched by the latch circuit 27.

第４図において、単音キーアサイナ１４Ａは第９タイム
スロツトを起点−にして各錘の時分割多重化キーデータ
ＴＤＭに関する処理を行なうようにしている。そのため
、第３図のマルチプレクサ３０から出力された時分割多
重化キーデータＴＤＭは第４図のラッチ回路３４に入力
され、信号９ｙ３２によって第９タイムスロツトに同期
してラッチされる。従ってラッチ回路３４からはキーデ
ータＴＤＭを８タイムスロツト遅延したものが出力され
る。一方、第１タイムスロツトのときにシフトレジスタ
２５（第３図）の最終ステージ（Ｑ１６）から出力され
るキーコード°ＫＣの最下位ピッ）Ｎｌは、８タイムス
ロツト後の第９タイムスロツトでは第８ステージ（Ｑ８
）にシフトされてきている。In FIG. 4, the single note key assigner 14A performs processing regarding the time division multiplexed key data TDM of each weight starting from the ninth time slot. Therefore, the time division multiplexed key data TDM output from the multiplexer 30 in FIG. 3 is input to the latch circuit 34 in FIG. 4, and is latched in synchronization with the ninth time slot by the signal 9y32. Therefore, the latch circuit 34 outputs the key data TDM delayed by 8 time slots. On the other hand, the lowest pitch (Nl) of the key code °KC output from the last stage (Q16) of the shift register 25 (Fig. 3) in the first time slot is the same as that in the ninth time slot after eight time slots. 8 stages (Q8
).

そこで、ラッチ回路３４（第４図）におけるキーデータ
ＴＤＭの遅延に同期させるため、シフトレジスタ２５（
第３図）の第８ステージ（Ｑ８）の出力をシリアルキー
コードＫＣ（９〜）として取り出し、第４図の単音キー
アサイナ１４Ａに供給するようにしている。このキーコ
ードＫＣ（９〜）は第９タイムスロツトから第１５タイ
ムスロツトまでの間で下位ビットから順番に各ピッ）　
Ｎｌ　。Therefore, in order to synchronize with the delay of the key data TDM in the latch circuit 34 (FIG. 4), the shift register 25 (
The output of the eighth stage (Q8) in FIG. 3) is taken out as a serial key code KC (9-) and supplied to the single note key assigner 14A in FIG. 4. This key code KC (9~) is used for each bit in order from the lower bit from the 9th time slot to the 15th time slot.
Nl.

胃２．Ｎ３．Ｎ４．Ｂｌ、Ｂ２．Ｂ３が並んでいる。こ
のキーコードＫＣ（９〜）は第４図のインバータ３５で
反転され、前述の通りの正式のキーコードＫＣがシリア
ル形式で該インバータ３５から出力される。Stomach 2. N3. N4. Bl, B2. B3 is lined up. This key code KC (9~) is inverted by the inverter 35 in FIG. 4, and the official key code KC as described above is outputted from the inverter 35 in serial format.

第４図において、単音キーアサイナ１４Ａは主に次の３
つの機能を実行する。その１つは、最高押圧鍵のキーコ
ードＫＣを選択することであり、もう１つは、新たな押
鍵を検出することであり、もう１つは、新たな押鍵が検
出されたとき一定時間の間断たな押圧鍵に関する処理を
禁止しその間でイニシャルタッチの検出を可能にするこ
とである。新たな押鍵の検出は、すべての鍵が離鍵され
ている状態から初めて何らかの鍵が押圧された場合（こ
れをエニーニューキーオンという）と、何らかの鍵が押
圧されている状態からレガート形式で新たな押圧鍵に変
更された場合（これをレガートニューキーオンという）
とを区別して行なうようになっている。エニーニューキ
ーオンが検出された場合はフリップフロップＡＫＱがセ
ットされ、レガート二二一キーオンが検出された場合は
フリップフロップＮＫＱがセットされる。ニューキーオ
ン検出によって７リツプフロツプＡＫＱまたはＮＫＱが
セットされたとき第３図のカウンタ１３をタイマとして
動作させ、一定時間（約１０ｍ５）の間イニシャルセン
シング信号ＩＳを出力する。In Fig. 4, the single note key assigner 14A mainly uses the following three keys.
perform one function. One is to select the key code KC of the highest pressed key, the other is to detect a new key press, and the other is to set a constant value when a new key press is detected. The purpose of the present invention is to prohibit processing related to keys being pressed without interruption, and to enable detection of an initial touch during that period. A new key press is detected when a key is pressed for the first time after all keys have been released (this is called any new key-on), and when a new key is pressed in legato form when a key is pressed. (This is called legato new key on)
It is designed to be done separately. If any new key-on is detected, flip-flop AKQ is set, and if legato 221 key-on is detected, flip-flop NKQ is set. When the 7 lip-flop AKQ or NKQ is set by new key-on detection, the counter 13 shown in FIG. 3 is operated as a timer and outputs an initial sensing signal IS for a certain period of time (approximately 10 m5).

この間断たな押圧鍵に関する処理を禁止し、前記一定時
間が終了したときアタックピッチスタート信号Ａｓある
いはスラースタート信号ＳＳを発生してアタックピッチ
あ石いはスラーの制御を開始させる。最高押圧鍵キーコ
ードレジスタ３６は最高押圧鍵のキーコードＸＫＣを暫
定的に記憶するた屹のものであり、単音キーコードレジ
スタ３７は単音モードで発音する押圧鍵のキーコードＭ
ＫＣを記憶するためのものである。前記一定時間が終了
したときレジスタ３６のキーコードＸＫＣがレジスラ６
７にロードされるようになっている。従って、新たな押
鍵があったとき直ちに単音モード用の押圧鍵キーコード
ＭＫＣが変化するのではなく、前記一定時間の後に変化
する。Processing related to the continuously pressed keys is prohibited, and when the predetermined time period ends, an attack pitch start signal As or a slur start signal SS is generated to start controlling the attack pitch or slur. The highest pressed key key code register 36 is for temporarily storing the key code XKC of the highest pressed key, and the single note key code register 37 stores the key code M of the pressed key that is sounded in the single note mode.
It is used to memorize KC. When the certain period of time ends, the key code XKC of the register 36 is changed to the registrar 6.
7. Therefore, when a new key is pressed, the pressed key key code MKC for the single-note mode does not change immediately, but changes after the predetermined period of time.

各７リツプフロツプＸＫＱ、ＭＫ１　、ＭＫ２゜ＡＫＱ
　、ＮＫＱ　、ＴＭ６はタイミング信号６ｙ８（第５図
参照）によって入力信号をロードし、信号１ｙ８（第５
図）に同期して出力を切換える。Each 7 lip flops XKQ, MK1, MK2゜AKQ
, NKQ, and TM6 are loaded with input signals by timing signal 6y8 (see FIG. 5) and loaded with input signals by timing signal 1y8 (see FIG.
Switch the output in synchronization with the figure).

従って、ロードした信号は信号１ｙ８の発生タイムスロ
ット（第１または第９または第１７または第２５タイム
スロツト）から８タイムスロツトの間持続的に出力され
る。Therefore, the loaded signal is continuously output for 8 time slots from the generation time slot (1st, 9th, 17th, or 25th time slot) of signal 1y8.

フリップフロップＸＫＱは、１走査サイクルにおいて何
らかの押圧鍵が検出されたことを示すためのものである
。ラッチ回路６４から出力されるキーデータＴＤＭが′
ｌ”のとき、アンド回路３８及びオア回路４０を介して
このフリップフロップＸＫＱＫ”ｌ”がロードされる。Flip-flop XKQ is for indicating that some pressed key has been detected in one scanning cycle. The key data TDM output from the latch circuit 64 is '
1'', this flip-flop XKQK is loaded via the AND circuit 38 and the OR circuit 40.

このフリップフロップＸＫＱの１”はアンド回路Ｓ９及
びオア回路４０を介してホールドされる。１走査サイク
ルが終了したときインバータ４１の出力が０”となり、
アンド回路３９が動作不能となって７リツプフロツプＸ
ＫＱがリセットされる。第３図のラッチ回路２７から出
力されるカウント値の下位アンド回路４３に入力されて
いる。アンド回路４２の出力信号Ｎ７及びアンド回路４
３の出力信号Ｂ１５が第４図のアンド回路４４に入力さ
れる。１走査サイクルの終了時にはカウント値Ｂ３〜Ｎ
１の全ビットが′ｌ”となり、信号Ｎ７及びＢ１５が共
にｌ”となってアンド回路４４の条件が成立する。アン
ド回路４４の他の入力にはタイミング信号９Ｔ１６（第
５図参照）が入力されている。従って、１走査サイクル
終了時の第９から第１６タイムスロツトまでの間アンド
回路４４の出力が′１”となる。このアンド回路４４の
出力信号゛１″が走査終了信号ＳＣＥであり、インバー
タ４１ではこの信号ＳＣＥを反転する。従って、何らか
の鍵が押圧されている場合、１走査サイクルにおいてキ
ーデータＴＤＭが最初に′ｌ”となる鍵走査タイミング
すなわち最高押圧鍵の走査タイミングから走査終了時ま
での間フリップフロップＸＫＱの出力が１”となる。何
も鍵が押されていないときはＸＫＱは常に′Ｏ”である
。1" of this flip-flop XKQ is held through the AND circuit S9 and the OR circuit 40. When one scanning cycle is completed, the output of the inverter 41 becomes 0",
AND circuit 39 becomes inoperable and 7 lip-flops
KQ is reset. The count value output from the latch circuit 27 in FIG. 3 is input to the lower AND circuit 43. Output signal N7 of AND circuit 42 and AND circuit 4
The output signal B15 of No. 3 is input to the AND circuit 44 in FIG. At the end of one scanning cycle, count values B3 to N
All bits of 1 become 'l', signals N7 and B15 both become l', and the condition of the AND circuit 44 is satisfied. A timing signal 9T16 (see FIG. 5) is input to the other input of the AND circuit 44. Therefore, the output of the AND circuit 44 becomes '1' from the 9th time slot to the 16th time slot at the end of one scanning cycle.The output signal '1' of this AND circuit 44 is the scan end signal SCE, and the inverter 41 Now, this signal SCE is inverted. Therefore, when any key is pressed, the output of the flip-flop ” becomes. When no key is pressed, XKQ is always 'O'.

フリップフロップＸＫＱの出力を反転した信号とラッチ
回路６４から出力されるキーデータＴＤＭとが入力され
たアンド回路４５は最高押圧鍵を検出するだめのもので
ある。すなわち、フリップフロップＸＫＱにおける入力
と出力の８タイムスロツトの遅れにより、１走査サイク
ルにおいて最初に最高押圧鍵のキーデータＴＤＭが１′
に立上るとき、キーデータＴＤＭの立上りの８タイムス
ロツトつまり第９乃至第１６タイムスロツトまでの間は
フリップ７０ツブＸＫＱの出力はまだｎ　Ｏｎであり、
その反転信号は１”となっている。従って、最高押圧鍵
のキーデータＴＤＭの立上りの第９乃至第１６タイムス
ロツト（合計８タイムスロツト）の間でのみアンド回路
４５の条件が成立し、その出力信号ＸＳがｎ１１１とな
る。この信号Ｘｓの１”によってアンド回路４６を可能
にし、インバータ６５から与えられる最高押圧鍵のキー
コードＫＣをアンド回路４６及びオア回路４７を介して
レジスタ３６にロードする。The AND circuit 45 to which the signal obtained by inverting the output of the flip-flop XKQ and the key data TDM output from the latch circuit 64 is input is used to detect the highest pressed key. That is, due to the delay of 8 time slots between input and output in flip-flop XKQ, the key data TDM of the most pressed key is 1' at the beginning in one scanning cycle.
When the key data TDM rises, the output of the flip 70 tube XKQ is still nOn during the 8 time slots of the rise of the key data TDM, that is, the 9th to 16th time slots.
The inverted signal is 1". Therefore, the condition of the AND circuit 45 is satisfied only between the 9th to 16th time slots (8 time slots in total) of the rising edge of the key data TDM of the most pressed key. The output signal XS becomes n111. The 1" of this signal Xs enables the AND circuit 46, and the key code KC of the most pressed key given from the inverter 65 is loaded into the register 36 via the AND circuit 46 and the OR circuit 47. .

前述の通り、インバータ３５から出力されるキーコード
ＫＣとラッチ回路３４から出力されるキーデータＴＤＭ
とは同期しており、信号ＸＳが１”′となる第９乃至第
１６タイムスロツトの間で、最高押圧鍵のキーコードＫ
Ｃが下位ビットから順にレジスタ３６にロードされる。As mentioned above, the key code KC output from the inverter 35 and the key data TDM output from the latch circuit 34
The key code K of the most pressed key is synchronized with the 9th to 16th time slots when the signal
C is loaded into register 36 in order from the least significant bit.

キーコードＫＣの全ピッ）Ｎｌ−Ｂ３は第９乃至第１５
タイムスロツトの間でレジスタ３６にロードされ、第１
６タイムスロツトにおいてはキーコードＫＣに無関係な
カウントデータがあられれる。そのため、タイミング信
号１６　ｙ　３２を反転した信号をアンド回路４６に加
え、第１６タイムスロツトにおいては強制的２゜ に′０”がロードされるようにしている。レジスタ６６
にロードされた最高押圧鍵キーコードＸＫＣはアンド回
路４８を介して自己保持される。アンド回路４８の他の
入力には信号ＸＳ、をインバータ４９で反転した信号が
加わり、アンド回６路４６を可能にしてキーコードＫＣ
をレジスタ３６にロードするときは自己保持をクリアす
るようにしている。All pitches of key code KC) Nl-B3 are 9th to 15th
is loaded into register 36 between timeslots and the first
In the 6th time slot, unrelated count data is stored in the key code KC. Therefore, a signal obtained by inverting the timing signal 16 y 32 is applied to the AND circuit 46 so that '0' is loaded into the 2° forcibly at the 16th time slot.
The highest pressed key key code XKC loaded in is self-held via the AND circuit 48. A signal inverted by an inverter 49 from the signal
When loading the data into the register 36, the self-holding is cleared.

レジスタ３６及びこのレジスタ３６の内容ＸＫＣが転送
されるレジスタ３７は８ステージ／１ビツトのシフトレ
ジスタであり、シメテムクロックパルスφｌ、φ２によ
ってシフト制御される。従って、レジスタ３６及び３７
の内容は８タイムスロツト毎に循環する。図においては
、第９あるいは第１７するいは第２５あるいは第１タイ
ムスロツトのときのレジスタ３６及び３７の各ステージ
の重みが示されている。The register 36 and the register 37 to which the contents XKC of the register 36 are transferred are 8-stage/1-bit shift registers, and are shift-controlled by system clock pulses φ1 and φ2. Therefore, registers 36 and 37
The contents of are rotated every eight time slots. In the figure, the weights of each stage of registers 36 and 37 at the 9th, 17th, 25th, or 1st time slot are shown.

フリップフロップＭＫ１は、前回の走査サイクルにおい
て何らかの押圧鍵が検出されたことを示すためのもので
ある。１サイクル分の走査が終了したときにすなわち走
査終了信号ＳＣＥが′１″のときにフリップフロップＸ
ＫＱに１１”が記憶されていることを条件にアンド回路
５０が′１″を出力し、オア回路５２を介して該フリッ
プ７０ツブＭＫ１に′１”をロードする。このフリップ
フロップＭＫ１の１”はアンド回路５１及びオア回路５
２を介して１走査サイクルの間保持され、走査終了信号
ＳＣＥによってリセットされる。Flip-flop MK1 is for indicating that some pressed key was detected in the previous scan cycle. When one cycle of scanning is completed, that is, when the scanning end signal SCE is '1'', the flip-flop
On the condition that 11'' is stored in KQ, the AND circuit 50 outputs ``1'' and loads ``1'' into the flip-flop MK1 via the OR circuit 52. are AND circuit 51 and OR circuit 5
2 for one scan cycle, and is reset by the scan end signal SCE.

フリップフロップＭＫ２は、前々回の走査サイクルにお
いて何らかの押圧鍵が検出されたことを示すためのもの
である。走査終了信号ＳＣＥの発生時に、フリップフロ
ップＭＫ１の出力をアンド回路５３及びオア回路５５を
介してフリップフロップＭＫ２にロードする。アンド回
路５４はフリップフロップＭＫ２の記憶を１走査サイク
ルの間保持するだめのもので、走査終了信号ＳＣＥが発
生するとき動作不能となってフリップフロップＭＫ２を
リセットする。これらの３つの７リツプフロツプＸＫＱ
　、ＭＫ　１　、ＭＫ２は、単音モードにおける鍵の抑
圧及び離鍵をチャタリングを排除して検出するのに役立
つ。Flip-flop MK2 is for indicating that some pressed key was detected in the scan cycle before the previous one. When the scan end signal SCE is generated, the output of the flip-flop MK1 is loaded into the flip-flop MK2 via the AND circuit 53 and the OR circuit 55. The AND circuit 54 is designed to hold the memory of the flip-flop MK2 for one scan cycle, and becomes inoperable when the scan end signal SCE is generated to reset the flip-flop MK2. These three 7 lip flops XKQ
, MK 1 , MK2 are useful for detecting key suppression and key release in single note mode without chattering.

フリップ７０ツブＡＫＱは、前述のエニーニューキーオ
ンが検出されたことを示すためのものである。アンド回
路５６には、フリップフロップＸＫＱの出力、フリップ
７０ツブＭＫＩ、ＭＫ２゜ＡＫＱ　、ＮＫＱの反転出力
、及び走査終了信号ＳＣＥが与えられており、エニーニ
ューキーオンのとき条件が成立して走査終了信号ＳＣＥ
のタイミングで′１”を出力する。つまり、アンド回路
５６においては、前回及び前々回の走査サイクルでは鍵
が全く押圧されていず（ＭＫｌ、ＭＫ２が共に０”）、
かつ今回の走査サイクルで初めて鍵押圧が検出された（
ＸＫＱが１”）ことを条件にエニーニー−キーオンを検
出する。ＡＫＱ及びＮＫＱの反転出力がアンド回路ｒ：
！６に加えられている理由は、ＡＫＱまたはＮＫＱＫ″
ｌ”が記憶されているときはアンド回路５６の条件が成
立しないようにするためであり、後述のタイマが何度も
スタート状態にリセットされないようにするためである
。アンド回路５６の出力信号″′ｌ”はオア回路５８を
介してレリップフロップＡＫＱＫロードされる。このフ
リップフロップＡＫＱの′１”はアンド回路５７、オア
回路５８を介して一定時間の興ホールドされる。The flip 70 knob AKQ is for indicating that the aforementioned any new key-on has been detected. The AND circuit 56 is supplied with the output of the flip-flop XKQ, the inverted outputs of the flip-flops MKI, MK2°AKQ, and NKQ, and the scan end signal SCE. SCE
In other words, in the AND circuit 56, no key was pressed at all in the previous scan cycle and the scan cycle before the previous time (both MKl and MK2 were 0'').
And a key press was detected for the first time in this scan cycle (
Any-key-on is detected on the condition that XKQ is 1").The inverted outputs of AKQ and NKQ are connected to the AND circuit r:
! The reason added to 6 is AKQ or NKQK''
This is to prevent the condition of the AND circuit 56 from being satisfied when "l" is stored, and to prevent the timer described later from being reset to the start state many times.The output signal of the AND circuit 56 "'l' is loaded into flip-flop AKQK via OR circuit 58. '1' of flip-flop AKQ is held for a certain period of time via AND circuit 57 and OR circuit 58.

アンド回路５６の出力信号１１１１１すなわちエニーニ
ー−キーオン検出信号はタイマスタート信号としても利
用される。この出方信号″′ｌ”がオア回路５９を介し
て２段の７リツプフロツプ６０゜６１に入力される。こ
れらの７リツプフロツプ６０゜６１ｊ：フｌＪッ７’７
ＣＩッ７’ＸＫＱと同様にタイミング信号６ｙ８，１ｙ
８によって制御される。両フリップフロップ６０．６１
の出力がオア回路６２に加わり、更にインバータ６３で
反転され、信号Ｚｌとして第３図のアンド回路３３に入
力される。The output signal 11111 of the AND circuit 56, that is, the any-key-on detection signal is also used as a timer start signal. This output signal "'l" is inputted via the OR circuit 59 to the two-stage 7 lip-flop 60.degree. These 7 lip flops 60°61j: flipflop 7'7
Similarly to CI7'XKQ, timing signals 6y8, 1y
8. Both flip-flops 60.61
The output is applied to an OR circuit 62, further inverted by an inverter 63, and inputted as a signal Zl to an AND circuit 33 in FIG.

アンド回路５６から出力されるエニーニューキーオン検
出信号は走査終了信号ＳＣＥに同期して第９から第１６
タイムスロツトまでの８タイムスロツトの間″′ｌ”と
なる。これを７リツプフロツプ６０゜６１及びオア回路
６２で１６タイムスロツト幅に拡張し、１６タイムスロ
ツトの間インバータ６３の出力信号Ｚｌを０”にする。The any new key-on detection signal output from the AND circuit 56 is synchronized with the scan end signal SCE, and the any new key-on detection signal is
It is "'l" for 8 time slots up to the time slot. This is expanded to a width of 16 time slots by 7 lip-flops 60.61 and an OR circuit 62, and the output signal Zl of the inverter 63 is set to 0'' during the 16 time slots.

それ以外のときは信号ｚ１は常にｌ”であり、カウンタ
１３（第３図）におけるカウント動作を可能にしている
。信。Otherwise, the signal z1 is always l'', enabling a counting operation in the counter 13 (FIG. 3).

号Ｚｌが０″になる１６タイムスロツトの間、アンド回
路３３（第３図）が動作不能になり、シフトレジスタ２
５の全１６ステージの内容をすべてＯ”にクリアする。During the 16 time slots when the number Zl becomes 0'', the AND circuit 33 (FIG. 3) becomes inoperable and the shift register 2
Clear all 16 stages of 5 to O''.

こうして、カウンタ１３はカウント値オール″θ′から
のカウント動作を開始し、タイマ機能がスタートする。In this way, the counter 13 starts counting from the count value all "θ', and the timer function starts.

第３図のラッチ回路２７にラッチしたカウント値のうち
時間表示にして約８ｍｓの重みをもつビットがアンド回
路６４に入力され、約４ｍｓ及び約２ｍｓの重みをもつ
ビットが夫々反転されてアンド回路６４の他の入力に加
わる。このアンド回路６４の出力信号ＴＭ５は第４図の
アンド回路６５に与えられる。アンド回路６５には第３
図のアンド回路４２及び４３から信号Ｎ７及びＢ１５が
入力され、更にタイミング信号９Ｔ１６とオア回路６６
の出力が加わる。オア回路６６にはフリップフロップＡ
ＫＱ及びＮＫＱの出力が加わる。アンド回路６５の出力
はタイマ終了信号ＱＲとして利用される。フリップフロ
ップＡＫＱまたはＮＫＱの出力をアンド回路６５に入力
する理由は、これらの７リツプ７０ツブがセットされた
ときのみつま９ニユーキーオンのときのみタイマ機能を
働らかせるためである。Of the count value latched in the latch circuit 27 of FIG. 3, the bit with a weight of about 8 ms in time representation is input to the AND circuit 64, and the bits with weights of about 4 ms and about 2 ms are inverted, respectively, and the AND circuit 64 other inputs. The output signal TM5 of this AND circuit 64 is applied to an AND circuit 65 in FIG. The AND circuit 65 has a third
Signals N7 and B15 are input from the AND circuits 42 and 43 in the figure, and furthermore, the timing signal 9T16 and the OR circuit 66 are inputted.
The output of is added. The OR circuit 66 has a flip-flop A.
The outputs of KQ and NKQ are added. The output of the AND circuit 65 is used as a timer end signal QR. The reason why the output of the flip-flop AKQ or NKQ is input to the AND circuit 65 is to activate the timer function only when the 7-lip 70-bit is set and only when the 9-key is on.

カウンタ１６の下位１０ビツトのカウント値が”１００
１１１１１１１”　となったとき、すなわち信号ｚ１に
よってクリアされたときから約１０ｍ５経過したとき、
アンド回路４２．４３．６４（第３図）の条件がすべて
成立し、第４図のアンド回路６５に加えられる信号Ｎ７
　、Ｂ１５．ＴＭ５がすべて１”となる。このとき信号
９Ｔ１６に対応して第９乃至第１６タイムスロツトの間
アシド回路６５の出力信号ＱＲが６１”となる。尚、図
において信号線の傍に記した（９〜１６）なる表示はこ
の信号が第９タイムスロツトから第１６タイムスロツト
までの間発生することを意味している。The count value of the lower 10 bits of the counter 16 is “100”
1111111", that is, when approximately 10m5 has passed since it was cleared by signal z1,
When all the conditions of AND circuits 42, 43, and 64 (Fig. 3) are satisfied, the signal N7 is applied to the AND circuit 65 of Fig. 4.
, B15. All TM5 becomes 1". At this time, the output signal QR of the acid circuit 65 becomes 61" during the 9th to 16th time slots in response to the signal 9T16. Note that the indications (9 to 16) written next to the signal lines in the figure mean that this signal is generated from the 9th time slot to the 16th time slot.

このタイマ終了信号ｑＲはインバータ６７で反転されて
アンド回路５７に加わる。従って、フリップフロップＡ
ＫＱの′１”はタイマ終了信号ＱＲが発生するまでの約
ＩＱｍｓの間ホールドされるが、このタイマ終了信号Ｑ
Ｒが発生したときにクリアされる。詳しくは、タイマ終
了信号ＱＲが第１７タイムスロツトで立下るときに７リ
ツプフロツプＡＫＱの出力も０”に立下る。This timer end signal qR is inverted by an inverter 67 and applied to an AND circuit 57. Therefore, flip-flop A
'1' of KQ is held for approximately IQms until the timer end signal QR is generated.
Cleared when R occurs. Specifically, when the timer end signal QR falls at the 17th time slot, the output of the 7th lip-flop AKQ also falls to 0''.

タイマ終了信号ＱＲが発生したときフリップフロップＸ
ＫＱに′ｌ”がセットされていること（鍵押圧中である
こと）を条件にアンド回路６８の出力信号ＫＳが１”と
なる。この信号ＫＳによってアンド回路６９を可能にし
、レジスタ６６の最高押圧鍵キーコードＸＫＣ（これは
新たな押圧鍵を示している）を該アンド回路６・９及び
オア回路７０を介してレジスタ３７にロードする。レー
ジスタ３７にロードされた新たな最高押圧鍵のキーコー
ドは単音モード用の押圧鍵キーコードＭＫＣとしてキー
アサイナ１４Ａから出力されると共にアンド回路７１を
介してレジスタ３７を循環する。When the timer end signal QR is generated, the flip-flop
The output signal KS of the AND circuit 68 becomes 1'' on the condition that KQ is set to ``1'' (the key is being pressed). This signal KS enables the AND circuit 69 and loads the highest pressed key key code XKC (which indicates a new pressed key) of the register 66 into the register 37 via the AND circuits 6 and 9 and the OR circuit 70. do. The new key code of the most pressed key loaded into the register 37 is output from the key assigner 14A as the pressed key key code MKC for the single note mode, and is circulated through the register 37 via the AND circuit 71.

前記信号ＫＳによって新たなキーコードＸＫＣをロード
するときアンド回路７１が動作不能となり、古いキーコ
ードＭＫＣがクリアされる。When loading a new key code XKC by the signal KS, the AND circuit 71 becomes inoperable and the old key code MKC is cleared.

アンド回路７２，７３，７４、オア回路７５及び遅延フ
リップフロップ７６は、レジスタ６６と、！１７のキー
コードＸＫＣ、ＭＫＣを比較するだめのものである。キ
ーコードＭＫＣの反転信号とキーコードＸＫＣとがアン
ド回路７２に入力され、キーコードＸＫＣの反転信号と
キーコードＭＫＣとがアンド回路７６に入力される。キ
ーコードＸＫＣ及びＭＫＣは同じ重みのピッ）Ｎｌ〜Ｂ
３が同期してレジスタ３６．３７から夫々出力される。AND circuits 72, 73, 74, OR circuit 75, and delay flip-flop 76 are connected to register 66, ! This is not for comparing the 17 key codes XKC and MKC. The inverted signal of key code MKC and key code XKC are input to AND circuit 72, and the inverted signal of key code XKC and key code MKC are input to AND circuit 76. Key codes XKC and MKC have the same weight (p)Nl~B
3 are synchronously output from registers 36 and 37, respectively.

両キーコードＭＫＣ、ＸＫＣの値が１ビツトでも異なる
とアンド回路７２または７３０条件が成立し、フリップ
フロップ７６に”１″がロードされる。このフリップ７
０ツブ７′６の１１”はアンド回路７４を介して自己保
持される。最高押圧鍵検出信号ＸＳをインバータ４９で
反転した信号が各アンド回路７２，７３．７４に加わる
ようになっており、各走査サイクルにおいて最高押圧鍵
が検出される毎にフリップフロップ７６の記憶がクリア
される。If the values of both key codes MKC and XKC differ by even one bit, the AND circuit 72 or 730 condition is satisfied and "1" is loaded into the flip-flop 76. this flip 7
0 knob 7'6 is self-held via an AND circuit 74. A signal obtained by inverting the highest pressed key detection signal XS by an inverter 49 is applied to each AND circuit 72, 73, and 74. The memory of flip-flop 76 is cleared each time the highest pressed key is detected in each scan cycle.

フリップ７０ツブＮＫＱは、前述のレガートニューキー
オンが検出されたことを示すためのものである。アンド
回路７７はレガートニューキーオンを検出するためのも
ので、前記フリップフロップ７６の出力信号ＮＥＱ、単
音モード選択信号ＭＯＮＯ，フリップフロップＸＫＱ、
ＭＫ１、ＭＫ２の出力信号、フリップフロップＡＫＱ及
びＮＫＱの出力を反転した信号、及び走査終了信号ＳＣ
Ｅが入力される。単音モード選択信号ＭＯＮ（１：単音
モードのときのみレガートニューキーオンの検出を可能
にするために入力されている。前述の通り、レジスタ３
６と６７のキーコードＸＫＣ。The flip 70 knob NKQ is for indicating that the aforementioned legato new key-on has been detected. The AND circuit 77 is for detecting legato new key-on, and includes the output signal NEQ of the flip-flop 76, the single note mode selection signal MONO, the flip-flop XKQ,
Output signals of MK1 and MK2, signals obtained by inverting the outputs of flip-flops AKQ and NKQ, and scan end signal SC
E is input. Single note mode selection signal MON (1: Inputted to enable legato new key-on detection only in single note mode. As mentioned above, register 3
6 and 67 key code XKC.

ＭＫＣが異なるとき、フリップフロップ７６の出力信号
ＮＥＱが１”となる。この信号ＮＥＱの１”′は、新た
な押鍵があったことを示している。この新たな押鍵がエ
ニーニューキーオンに該当するものであれば、前述の如
くアンド回路５６の条件が成立し、ノリツブフロップＡ
ＫＱがセットされるので、その反転信号がＷ　ＯＩｔと
なり、アンド回路７７の条件は成立しない。この新たな
押鍵がレガートニューキーオンに該当するものであれば
、フリップフロップＡＫＱがセットされていす、かつ各
７リツプフロツプＸＫＱ　、ＭＫ　１　、ＭＫ２の出力
が１”であり、何らかの鍵が持続的に押圧されているこ
とを示している。従って、レガートニューキーオンのと
きは走査終了信号ＳＣＥのタイミングでアンド回路７７
の条件が成立し、オア回路７９を介してフリップフロッ
プＮＫＱに１”がロードされる。このフリップフロップ
ＮＫＱの１”はアンド回路７８を介して自己保持される
。When MKC is different, the output signal NEQ of the flip-flop 76 becomes 1''. This signal NEQ of 1'' indicates that a new key has been pressed. If this new key press corresponds to any new key-on, the condition of the AND circuit 56 is satisfied as described above, and the Noritub flop A
Since KQ is set, its inverted signal becomes WOIt, and the condition of AND circuit 77 is not satisfied. If this new key press corresponds to legato new key-on, the flip-flop AKQ is set, and the outputs of each of the 7 flip-flops XKQ, MK1, and MK2 are 1", and some key is continuously Therefore, when the legato new key is on, the AND circuit 77 is activated at the timing of the scan end signal SCE.
The following conditions are satisfied, and 1'' is loaded into the flip-flop NKQ via the OR circuit 79. The 1'' in the flip-flop NKQ is self-held via the AND circuit 78.

一方、アンド回路７７から出力されたレガートニューキ
ーオン検出信号は、エニーニューキーオン検出信号と同
様に、オア回路５９を介して遅延フリップフロップ６ｏ
に与えられ、タイマスタート信号として利用される。従
って、レガートニューキーオン検出にもとづき第３図の
カウンタ１３が前述と同様にタイマとして機能し、約ｌ
Ｑｍｓ後にアンド回路６５（第４図）からタイマ終了信
号ＱＲが出力される。このタイマ終了信号。Ｒによって
アンド回路７８が動作不能となり、フリップフロップＮ
ＫＱがり、セットされる。従って、レガートニューキー
オン検出時から約１０ｍ５の間７リツプンロツプＮＫＱ
が１１”をホールドする。On the other hand, the legato new key-on detection signal output from the AND circuit 77 is passed through the delay flip-flop 6o through the OR circuit 59, similarly to the any new key-on detection signal.
is used as a timer start signal. Therefore, based on the legato new key-on detection, the counter 13 in FIG. 3 functions as a timer in the same manner as described above, and approximately l
After Qms, the AND circuit 65 (FIG. 4) outputs the timer end signal QR. This timer end signal. The AND circuit 78 becomes inoperable due to R, and the flip-flop N
KQ is raised and set. Therefore, for about 10 m5 from the time of legato new key-on detection, 7 rhythm loops NKQ
holds 11”.

また、前述と同様に、タイマ終了信号。Ｒにもとづきア
ンド回路６８から信号ＫＳが出力され、レジスタ３６に
記憶されている新たな最高−押圧鍵キーコードＸＫＣが
レジスタ３７にロードされる。Also, as mentioned above, the timer end signal. Based on R, the AND circuit 68 outputs a signal KS, and the new highest-press key code XKC stored in the register 36 is loaded into the register 37.

フリップフロップＴＭ６は、複音モードのときのアタッ
クピッチスタート信号を形成するためにエニーニューキ
ーオンによる約ＩＱｍｓの時間待ちが終了したことを示
すためのものである。タイマ終了信号ＱＲがアンド回路
ｉｏ、オア回路８２を介してフリップフロップＴＭ６に
入カサレルようになっており、エニーニューキーオンに
もとづく約１０ｍ５の時間待ちが終了したときこのタイ
マ終了信号ＱＲによって該クリップフロップＴＭ６に１
”がセットされる。このソリツブフロップＴＭ６の６１
はアンド回路８１を介して自己保持され、走査終了信号
ｓｃＥによってリセットされる。従って、クリップフロ
ップＴＭ６のＩ　Ｉｔは１走査サイクルの間だけホール
ドされる。尚、複音モードのときはレガートニューキー
オンの検出は行なわれないため、単音モード時にレガー
トニューキーオンにもとづくタイマ終了信号。Ｒによっ
て７リツプフロツプＴＭ６がセットされたとしても何の
影響も及ぼさない。The flip-flop TM6 is used to indicate that the waiting period of approximately IQms due to any new key-on has ended in order to form an attack pitch start signal in the double tone mode. The timer end signal QR is connected to the flip-flop TM6 via the AND circuit io and the OR circuit 82, and when the waiting time of approximately 10 m5 based on the any new key-on is completed, the timer end signal QR is applied to the flip-flop TM6. 1 in TM6
” is set. 61 of this solve flop TM6
is self-held via the AND circuit 81 and reset by the scan end signal scE. Therefore, I It of clip-flop TM6 is held for only one scan cycle. Note that since legato new key-on is not detected in double-note mode, the timer end signal is based on legato new key-on in single-note mode. Even if the 7 lip-flop TM6 is set by R, it has no effect.

アンド回路８３，８４．８５は単音モード用のキーオフ
信号ＭＫＯＦを形成するためのものである。各回路８，
５，８４．８５には単音モード選択信号ＭＯＮＯが与え
られており、単音モードのとき動作可能となる。アンド
回路８５にはフリップフロップＭＫ１　、ＭＫ２．ＮＫ
Ｑの反転信号が入力されており、２走査サイクル続けて
全鍵の離鍵が検出されていることを条件に１”を出力す
る。AND circuits 83, 84, and 85 are for forming a key-off signal MKOF for single note mode. Each circuit 8,
5, 84, and 85 are given a single note mode selection signal MONO, and are enabled to operate in the single note mode. The AND circuit 85 includes flip-flops MK1, MK2 . N.K.
It outputs 1'' on the condition that an inverted signal of Q is input and release of all keys is detected for two consecutive scanning cycles.

このアンド回路８５の出力″１”は通常のキーオフを示
している。ＭＫｌ、ＭＫ２が共に０”であることを条件
にしたのはチャタリング対策のためである。アンド回路
８３にはフリップフロップＡＫＱの出力が入力されてお
シ、エニーニューキーオン検出時の約ＩＱｍｓの待ち時
間の間″′１”を出力する。アンド回路８４にはフリッ
プフロップＮＫＱの出力及びスラーオン信号５ＬＯＮを
インバータ８６で反転した信号が加わシ、スラー効果が
選択されていないことを条件に、レガートニューキーオ
ン検出時の約１０ｍ５の待ち時間の間″ｌ”を出力する
。The output "1" of this AND circuit 85 indicates a normal key-off. The reason why both MKl and MK2 are set to 0'' is to prevent chattering.The output of the flip-flop AKQ is input to the AND circuit 83, and the waiting period of about IQms when any new key-on is detected. "'1" is output for the time period.The output of the flip-flop NKQ and a signal obtained by inverting the slur-on signal 5LON by the inverter 86 are applied to the AND circuit 84, and on the condition that the slur effect is not selected, the legato "1" is output during a waiting time of approximately 10 m5 upon key-on detection.

各アンド回路８Ｍ、８４．８５の出力はオア回路８７に
入力され、単音モード用のキーオフ信号ＭＫＯＦとして
利用される。このキーオフ信号ＭＫＯＦをインバータ８
８で反転したものが単音モード用のキーオン信号ＭＫＯ
Ｎである。楽音信号発生部２１（第２図）において、単
音モード用の押圧鍵キーコードＭＫＣに対応する楽音信
号を発生する際にこのキーオン信号ＭＫＯＮにもとづい
て振幅エンベロープを制御するようにすればよい。The outputs of the AND circuits 8M and 84.85 are input to the OR circuit 87, and are used as the key-off signal MKOF for the single note mode. This key-off signal MKOF is sent to the inverter 8.
The one reversed at 8 is the key-on signal MKO for single note mode.
It is N. The musical tone signal generating section 21 (FIG. 2) may control the amplitude envelope based on this key-on signal MKON when generating a musical tone signal corresponding to the pressed key code MKC for the single note mode.

単音モードにおいてエニーニューキーオンが検出された
場合あるいはスラー効果が選択されていないときにレガ
ートニューキーオンが検出された場合はアタックピッチ
コントロールを行なうようになっており、そのだめのイ
ニシャルタッチ検出を行なう前記一定の待ち時間（約１
０ｍ５）の間は、アンド回路８６または８４の出力″１
″にもとづき強制的にキーオフ状態としているのである
。そして、この待ち時間における強制的なキ−オフ状態
のときに前音のサスティンを除去するために、アンド回
路８３及び８４の出力がオア回路８９を介して強制ダン
プ信号ＦＤＭＰとしてキーアサイナ１４Ａから出力され
、楽音信号発生部２１（第２図）に与えられるようにな
っている。If any new key-on is detected in single-note mode, or if legato new key-on is detected when no slur effect is selected, attack pitch control is performed. A certain waiting time (approximately 1
0m5), the output ``1'' of the AND circuit 86 or 84
'', the key-off state is forcibly set. Then, in order to remove the sustain of the previous sound during the forced key-off state during this waiting time, the outputs of the AND circuits 83 and 84 are sent to the OR circuit 89. The forced dump signal FDMP is outputted from the key assigner 14A via the key assigner 14A, and applied to the tone signal generator 21 (FIG. 2).

アンド回路８４の出力はオア回路９０にも与えられる。The output of the AND circuit 84 is also given to an OR circuit 90.

また、７リツプフロツプＡＫＱの出力がアンド回路９１
を介してオア回路９０に与えられる。尚、入力が１つし
かないアンド回路３８　、８０　。In addition, the output of the 7 lip-flop AKQ is output from the AND circuit 91.
is applied to the OR circuit 90 via. Note that the AND circuits 38 and 80 have only one input.

９１等は入力信号が単に通過するだけであり、特に必要
ないが図示の都合土足した。オア回路９０の出力はイニ
シャルセンシング信号Ｉｓとしてイニシャルタッチ検出
のために利用される。このイニシャルセンシング信号Ｉ
Ｓは、単音モードあるいは複音モードに係わりなくエニ
ーニューキーオンがあった場合はフリップ７０ツブＡＫ
Ｑの出力にもとづき新たな鍵の抑圧開始時から約１０ｍ
５゜間″ｌ”となる。また、単音モードでスラー効果が
選択されていないときにレガートニューキーオンがあっ
た場合もフリップフロップＮＫＱの出力にもとづき新た
な鍵の抑圧開始時から約ＩＱｍｓＯ間″ｌ”となる。単
音モー下でスラー効果が選択されているときはレガート
ニューキーオンがあってもイニシャルセンシング信号Ｉ
ｓは発生されない。91, etc., the input signal simply passes through, and is not particularly necessary, but was included for convenience of illustration. The output of the OR circuit 90 is used as an initial sensing signal Is for initial touch detection. This initial sensing signal I
S, regardless of single note mode or double note mode, if there is any new key on, flip 70 knob AK
Approximately 10m from the start of new key suppression based on the output of Q.
It becomes "l" for 5 degrees. Furthermore, even if a legato new key is turned on when the slur effect is not selected in the single note mode, the period of approximately IQmsO will be "1" from the start of suppression of the new key based on the output of the flip-flop NKQ. When the slur effect is selected in single note mode, the initial sensing signal I
s is not generated.

アンド回路９２は単音モード用のアタックピッチスター
ト信号ＭＡＳを発生するためのものであり、オア回路８
７からのキーオフ信号ＭＫＯＦ、フリップフロップＸＫ
Ｑの出力信号及びタイマ終了信号ＱＲが入力される。ニ
ューキーオン検出にもとづく約１０ｍ５の待ち時間の間
アンド回路８３あるいは８４の出力信号によってキーオ
フ信号ＭＫＯＦがｌ”となり、アンド回路９２が動作可
能となる。待ち時間が終了したとき、鍵が押圧されてい
ることを条件に（ＸＫＱが１′′）タイマ終了信号ＱＲ
に対応する第９乃至第１６タイムスロツトの間アンド回
路９２の出力信号ＭＡｓがＩ　１１となる。この信号Ｍ
ＡＳはオア回路９３を介して遅延フリップフロップ９４
に入力される。この７リツプフロツプ９４はタイミング
信号１３　ｙ　３２で入力信号をロードし、信号１７　
Ｔ　２４に同期して出力を切換える。従って、第９乃至
第１６タイムスロツトで発生する信号ＭＡＳの′ｌ”は
第１３タイムスロツトで７リツプフロツプ９４にロード
され、第１７タイムスロツトから次の第１６タイムスロ
ツトまでの１キータイム（３２タイムスロツト）の間ア
タックピッチスタート信号ＡＳとして出力される。The AND circuit 92 is for generating the attack pitch start signal MAS for single note mode, and the OR circuit 8
Key-off signal MKOF from 7, flip-flop XK
The output signal of Q and the timer end signal QR are input. During a waiting time of approximately 10m5 based on the new key-on detection, the output signal of the AND circuit 83 or 84 causes the key-off signal MKOF to become l'', and the AND circuit 92 becomes operational. When the waiting time ends, the key is pressed. (XKQ is 1''), the timer end signal QR
During the 9th to 16th time slots corresponding to , the output signal MAs of the AND circuit 92 becomes I11. This signal M
AS is connected to a delay flip-flop 94 via an OR circuit 93.
is input. This 7 lip-flop 94 loads the input signal with the timing signal 13 y 32 and with the signal 17
Switch the output in synchronization with T24. Therefore, the 'l' of the signal MAS generated in the 9th to 16th time slots is loaded into the 7 lip-flop 94 in the 13th time slot, and the 1 key time (32 time slots) from the 17th time slot to the next 16th time slot is loaded. (rot) is output as an attack pitch start signal AS.

アンド回路９５は複音モード用のアタックピッチスター
ト信号ＥＡＳを発生するためのものであり、フリップフ
ロップＴＭ６の出力、フリップフロップＸＫＱの出力の
反転信号、単音モード選択信号ＭＯＮＯをインバータ９
６で反転した信号、及びラッチ回路３４からのキーデー
タＴＤＭが入力される。複音モードのとき、インバータ
９６の出力″′１”によってアンド回路９５が動作可能
となる。前述の通り、エニーニューキーオン検出にもと
づく約ＩＱｍｓの時間待ちの終了直後の１走査サイクル
の間フリップフロップＴＭ６の出力がｌ”となシ、この
サイクルにおける最高押圧鍵のキーデータＴＤＭの立上
りの第９乃至第１６タイムスロツトの間アンド回路９５
の条件が成立する。第９乃至第１６タイムスロツトの間
で′１”となるアンド回路９５の出力信号ＥＡＳはオア
回路９３を介してフリップフロップ９４に入力され、前
述と同様に、第１７タイムスロツトから次の第１６タイ
ムスロツトまでの１キータイムの間アタックピッチスタ
ート信号Ａｓとして出力される。The AND circuit 95 is for generating the attack pitch start signal EAS for the double note mode, and outputs the output of the flip-flop TM6, the inverted signal of the output of the flip-flop XKQ, and the single note mode selection signal MONO to the inverter 9.
6 and the key data TDM from the latch circuit 34 are input. In the double tone mode, the output "'1" of the inverter 96 enables the AND circuit 95 to operate. As mentioned above, the output of the flip-flop TM6 is "1" during one scanning cycle immediately after the end of the approximately IQms time wait based on any-new key-on detection, and the output of the flip-flop TM6 is "1" at the rising edge of the key data TDM of the most pressed key in this cycle. AND circuit 95 between the 9th and 16th time slots
The following conditions hold true. The output signal EAS of the AND circuit 95, which becomes '1' between the 9th and 16th time slots, is input to the flip-flop 94 via the OR circuit 93, and similarly to the above, the output signal EAS from the 17th time slot to the next 16th time slot is input to the flip-flop 94 through the OR circuit 93. It is output as an attack pitch start signal As for one key time up to the time slot.

アンド回路９７はスラースタート信号ＳＳを発生するた
めのものであり、タイマ終了信号ＱＲ、フリップフロッ
プＸＫＱの出力、単音モード選択信号ＭＯＮＯ，単音モ
ード用キーオン信号ＭＫＯＮ。The AND circuit 97 is for generating a slur start signal SS, a timer end signal QR, the output of the flip-flop XKQ, a single note mode selection signal MONO, and a single note mode key-on signal MKON.

及びキーコードの不一致を示す信号ＮＥＱが入力される
。レジスタ３６及び３７のキーコードＸＫＣ。and a signal NEQ indicating a mismatch of key codes is input. Key code XKC for registers 36 and 37.

ＭＫＣが一致していないときは（ＮＥＱが”　ｌ　”　
）、待ち時間中であシ（ＡＫＱまたはＮＫＱが”　１　
”　）、かつこのときアンド回路８３及び８４の条件が
成立していなければ（ＭＫＯＮが１　”　）　、スラー
効果が選択されておりかつレガートニューキーオンであ
ったことを意味する。従って、スラー効果が選択されか
つレガートニューキーオンがあったとき、このレガート
二二一キーオンにもとづく待ち時間の終了時に発生する
タイマ終了信号ＱＲに対応して、現在鍵が押圧されてい
ること（ＸＫＱがｌ”）を条件に、アンド回路９７の出
力が第９乃至第１６タイムスロツトの間″′１”となる
。この出力″′ｌ”はフリップフロップ９４に入力され
、前述と同様に第１７タイムスロツトから次の第１６タ
イムスロツトまでの１キータイムの間スラースタート信
号ＳＳとして出力される。When MKC does not match (NEQ is “l”
), during the waiting time (AKQ or NKQ is "1"
), and if the conditions of the AND circuits 83 and 84 are not satisfied at this time (MKON is 1), it means that the slur effect has been selected and the legato new key is on. Therefore, when the slur effect is selected and there is a legato new key-on, it is determined that the key is currently being pressed (XKQ is l''), the output of the AND circuit 97 becomes ``1'' during the 9th to 16th time slots. This output ``1'' is input to the flip-flop 94, and the 17th It is output as a slur start signal SS during one key time from the time slot to the next 16th time slot.

以上の通り、アタックピッチスタート信号ＡＳ及びスラ
ースタート信号ＳＳは、約ＩＱｍｓの待ち時間の終了後
に発生されるものである。そして、アタックピッチスタ
ート信号Ａｓは、単音モードにおいてはエニーニューキ
ーオンのときあるいはスラー非選択時のレガートニュー
キーオンのときに発生され、複音モードにおいてはエニ
ーニューキーオンのときに発生される。また、スラース
タート信号ＳＳは、単音モードのスラー選択時において
レガート二二一キーオンがありたときに発生される。As described above, the attack pitch start signal AS and the slur start signal SS are generated after the waiting time of about IQms ends. The attack pitch start signal As is generated when any new key is turned on in single note mode or when legato new key is turned on when slur is not selected, and is generated when any new key is turned on in double note mode. Further, the slur start signal SS is generated when a legato 221 key is turned on when selecting a slur in the single note mode.

各種効果設定操作子群１５の詳細例は第６図に示されて
いる。Ａ　／　Ｄ変換部１７は図示の都合上、Ａ　／　
Ｄ変換器１８の部分が第６図に、制御及び記憶部１９の
部分が第７図に示されている。A detailed example of the various effect setting operator group 15 is shown in FIG. For convenience of illustration, the A/D converter 17 is A/D converter 17.
A portion of the D converter 18 is shown in FIG. 6, and a portion of the control and storage unit 19 is shown in FIG.

第６図において、各種効果設定操作子群１５は各種効果
の制御要素に対応する制御量をアナログ電圧で設定する
ためのボリュームｖ１〜ｖ８を具えている。ｖｌはビブ
ラートスピード（周波数）、Ｖ２はピプラートディプス
（深さ）、ｖ４はディレィビブラートの時間、ｖ５はス
ラー効果におけるピッチ変化の速度（スラースピード）
、■７は振幅エンベロープのサスティン部分の減衰速度
（サスティンスピード）、を夫々設定するだめのもので
ある。Ｖ３．Ｖ６　、Ｖ８はタッチセンサ１１の出力信
号の感度調整用ボリュームである。ｖ３はアフタータッ
チビブラートの深さ設定用の鍵タツチ検出信号を感度調
整するもの、ｖ６はアフタータッチレベルコントロール
のレベル設定用の鍵タツチ検出信号を感度調整するもの
、ｖ８はイニシャルタッチ検出信号を感度調整するもの
である。In FIG. 6, a group of various effect setting operators 15 includes volumes v1 to v8 for setting control amounts corresponding to control elements of various effects using analog voltages. vl is vibrato speed (frequency), V2 is piprato depth (depth), v4 is delay vibrato time, v5 is speed of pitch change in slur effect (slur speed)
, (7) are for setting the attenuation speed (sustain speed) of the sustain portion of the amplitude envelope. V3. V6 and V8 are volumes for adjusting the sensitivity of the output signal of the touch sensor 11. v3 is for adjusting the sensitivity of the key touch detection signal for setting the depth of aftertouch vibrato, v6 is for adjusting the sensitivity of the key touch detection signal for setting the level of aftertouch level control, and v8 is for adjusting the sensitivity of the initial touch detection signal. It is something to be adjusted.

ボリュームｖ８で感度調整されたイニシャルタッチ検出
信号は２つの用途で使われる。１つはアタックピッチコ
ントロールの初期値設定のため、もう１つはイニシャル
タッチレベルコントロールのレベル設定のためである。The initial touch detection signal whose sensitivity is adjusted by volume v8 is used for two purposes. One is for setting the initial value of the attack pitch control, and the other is for setting the level of the initial touch level control.

タッチセンサ１１としては各鍵共通のアフタータッチセ
ンサ１１Ａが使用される。アフタータッチセンサ１１Ａ
は鍵押圧持続時において鍵タッチを検出し得るものであ
れば如何なるものでもよく、例えば、抑圧速度あるいは
抑圧深さあるいは押圧力あるいは強さ等のいずれに応答
して鍵タッチを検出するものであってもよい。アフター
タッチセンサ１１Ａの出力信号は増幅器９８を介してイ
ニシャルタッチ感度調整用ボリュームｖ８に加わるト共
にローパスフィルタ９９に加わる。ローパスフィルタ９
９の出力はアフタータッチビブラート用感度調整ボリュ
ームｖ３とアフタータッチレベル用感度調整ボリューム
ｖ６に加えられる。ローパスフィルタ９９はアフタータ
ッチ制御に用いるタッチ検出信号の急激な変動を抑える
たｂのものである。As the touch sensor 11, an aftertouch sensor 11A common to each key is used. Aftertouch sensor 11A
The sensor may be of any type as long as it can detect a key touch while the key is being pressed continuously.For example, it may detect a key touch in response to any of the suppression speed, suppression depth, pressing force, strength, etc. You can. The output signal of the aftertouch sensor 11A is applied to an initial touch sensitivity adjustment volume v8 via an amplifier 98, and is also applied to a low pass filter 99. Low pass filter 9
The output of 9 is added to the aftertouch vibrato sensitivity adjustment volume v3 and the aftertouch level sensitivity adjustment volume v6. The low-pass filter 99 is used to suppress sudden fluctuations in the touch detection signal used for aftertouch control.

アフタータッチセンサ１１Ａはイニシャルタッチ検出及
びアフタータッチ検出の両方に共用される。例えば、ア
フタータッチセンサ１１Ａから出力されるタッチ検出信
号が第８図（ａ）のようであるとすると、単音キーアサ
イナ１′４Ａ（第４図）からイニシャルセンシング信号
ＩＳ（第８図（ｂ））が与えられる約］Ｑｍｓの間にお
いてこのタッチ検出信号のピーク値を検出し、このピー
ク値をホールトシテイニシャルタッチ検出信号として用
いる。The aftertouch sensor 11A is used for both initial touch detection and aftertouch detection. For example, if the touch detection signal output from the aftertouch sensor 11A is as shown in FIG. 8(a), the initial sensing signal IS (FIG. 8(b)) is output from the single note key assigner 1'4A (FIG. 4). The peak value of this touch detection signal is detected during a period of approximately ]Qms given by Qms, and this peak value is used as the halt initial touch detection signal.

前述の通り、イニシャルセンシング信号Ｉｓが立下って
から（ピーク値検出終了後に）発音が開始する。また、
ピーク値検出を行なっているときの　　　′（Ｉｓ発生
時の）アフタータッチセンサ出力信号はアフタータッチ
検出信号として用いず、それ以外のときのセンサ出力信
号をアフタータッチ検出信号として用いる。このように
することにより、イニシャルタッチセンサとアフタータ
ッチセンサを別々に設ける必要がなくなり、経済的であ
ると共に鍵下方に設けるセンサ装置が簡略化される。As described above, sound generation starts after the initial sensing signal Is falls (after peak value detection is completed). Also,
The aftertouch sensor output signal when peak value detection is being performed (when Is occurs) is not used as an aftertouch detection signal, but the sensor output signal at other times is used as an aftertouch detection signal. By doing so, there is no need to separately provide an initial touch sensor and an aftertouch sensor, which is economical and also simplifies the sensor device provided below the key.

ボリュームｖ１〜ｖ８で設定もしくは調整された８個の
アナログ電圧は１個のＡ　／　Ｄ変換器１８を用いてデ
ィジタルデータに変換される。そのためにアナログ電圧
マルチプレクサ１６が設けられており、各ボリュームｖ
１〜ｖ８のアナログ電圧を時分割多重化してＡ／Ｄ変換
器１８に送る。また、Ａ　／　Ｄ変換器１８に関連して
第７図に示す制御及び記憶部１９が設けられており、Ａ
／Ｄ変換器１８における時分割的なＡ　／　Ｄ変換動作
及びこのＡ　／　Ｄ変換によって得たディジタルデータ
のデマルチプレクス動作を制御する。このようなＡ／Ｄ
変換操作によって回路構成をかなり簡略化することがで
きる。The eight analog voltages set or adjusted by the volumes v1 to v8 are converted into digital data using one A/D converter 18. For this purpose, an analog voltage multiplexer 16 is provided, each volume v
The analog voltages 1 to v8 are time-division multiplexed and sent to the A/D converter 18. Further, a control and storage unit 19 shown in FIG. 7 is provided in connection with the A/D converter 18, and the A/D converter 18 is
It controls the time-division A/D conversion operation in the /D converter 18 and the demultiplexing operation of digital data obtained by this A/D conversion. This kind of A/D
The conversion operation can significantly simplify the circuit configuration.

第７図に示す制御及び記憶部１９は、各ボリュームｖ１
〜ｖ８に対応する記憶手段としてレジスタ１０１〜１０
８を含んでいる。各レジスタ１０１゛〜１０８の近傍に
記した（ｖｌ）〜（ｖ８）は夫々に対応するボリューム
ｖ１〜ｖ８を示している。The control and storage unit 19 shown in FIG.
~Registers 101 to 10 as storage means corresponding to v8
Contains 8. (vl) to (v8) written near each register 101' to 108 indicate the corresponding volumes v1 to v8, respectively.

これらのレジスタ１０１〜１０８には、各々に対応する
ボリュームｖ１〜ｖ８の出力電圧をディジタル変換した
ディジタルデータが夫々記憶される。These registers 101-108 store digital data obtained by digitally converting the output voltages of the corresponding volumes v1-v8, respectively.

これらのレジスタ１０１〜１０８は、システムクロック
パルスφ！、φ２によってシフト制御される８ステージ
／１ビツトの循環型シフトレジスタから成る。各レジス
タ１０１〜１０８の各ステージのブロック内に記した数
字は、第１、第９、第１７及び第２５タイムスロツトの
ときの各ステージ内のデータの重みを一例として示すも
のである。夫々のレジスタ１０１〜１０８における重み
数値の単位は、各出力データ表示の近傍に記されている
ように、夫々の制御要素の性質に応じて「Ｈ２」（周波
数）、「セント」（ピッチずれの深さを示すセント値）
、ｒｍｓＪ　（時間）、ｒｄＢＪ　　（レベル）である
。これらの重み表示はあくまでも一例として示したにす
ぎず、回路動作の面ではあまシ重要ではなく、ただ、シ
リアルデータとして送り出されるときに各ビットの重み
とタイムスロットとの関係を明らかにする面で役立つ。These registers 101-108 receive the system clock pulse φ! , φ2, it consists of an 8-stage/1-bit circular shift register. The numbers written in the blocks of each stage of each register 101 to 108 indicate, as an example, the weight of data in each stage at the first, ninth, seventeenth, and twenty-fifth time slots. The unit of the weighting value in each register 101 to 108 is "H2" (frequency) or "cent" (pitch deviation) depending on the nature of each control element, as written near each output data display. (cent value indicating depth)
, rmsJ (time), and rdBJ (level). These weight displays are only shown as an example, and are not particularly important in terms of circuit operation. They are simply used to clarify the relationship between the weight of each bit and the time slot when it is sent out as serial data. Helpful.

第７図の制御及び記憶部１９には、各レジスタ１０１〜
１０８に対応してマルチプレクス及びデマルチプレクス
制御回路１１１〜１１８が設けられている。回路１１２
〜１１７は同一構成であるため、回路１１２のみ詳細を
示し、回路１１３〜１１７は省略しである。このマルチ
プレクス及びデマルチプレクス制御回路１１１〜１１７
は、アナログ電圧マルチプレクサ１６（第６図）におけ
る時分割多重化操作に対応して各レジスタ１０１〜１０
７のディジタルデータをマルチプレクスしてＡ／Ｄ変換
器１８（第６図）に送り、時分割的なＡ　／　Ｄ変換操
作に利用させると共に、その結果得られるディジタルデ
ータをＡ　／　Ｄ変換器１８がら受は入れてデマルチプ
レクスし、対応するレジスタ１０１〜１０７にロードす
る機能をもつ。但し、イニシャルタッチ検出データ記憶
用のレジスタ１０８に対応する制御回路１１８はマルチ
プレクス機能（レジスタ１０８のデータをＡ　／　Ｄ変
換器１８に送り出す機能）をもたない。The control and storage unit 19 in FIG. 7 includes each register 101 to
Multiplex and demultiplex control circuits 111 to 118 are provided corresponding to 108. circuit 112
117 have the same configuration, only the circuit 112 is shown in detail, and the circuits 113 to 117 are omitted. The multiplex and demultiplex control circuits 111 to 117
corresponds to the time division multiplexing operation in the analog voltage multiplexer 16 (FIG. 6).
7 is multiplexed and sent to the A/D converter 18 (FIG. 6) for use in time-division A/D conversion operations, and the resulting digital data is sent to the A/D converter 18 (FIG. 6). It has the function of inputting the empty receiver, demultiplexing it, and loading it into the corresponding registers 101-107. However, the control circuit 118 corresponding to the register 108 for storing initial touch detection data does not have a multiplex function (a function of sending the data of the register 108 to the A/D converter 18).

第６図において、アナログ電圧マルチプレクサ１６の制
御入力には第３図のデコーダ２９から８本の出力信号Ｈ
Ｏ〜Ｈ７が与えられると共に第４図のオア回路９０から
イニシャルセンシング信号ｒＢが与えられる。デコーダ
２９はカウンタ１３（第３図）のカウント値のうちピッ
）Ｂ２．Ｂｌ。In FIG. 6, the control input of the analog voltage multiplexer 16 includes eight output signals H from the decoder 29 of FIG.
O to H7 are applied, and an initial sensing signal rB is applied from the OR circuit 90 in FIG. The decoder 29 outputs one of the count values of the counter 13 (FIG. 3), B2. Bl.

Ｎ４の値をデコードしたものを信号ＨＯ−Ｈ７として出
力する。各信号ＨＯ〜Ｈ７は第９図（ａ）に示す順で順
次″１”となる。■、つの信号ＨＯ−Ｈ７が′１”を持
続している時間は８キータイムであり、１走査サイクル
の間で各信号ＨＯ−Ｈ７が２巡する。The decoded value of N4 is output as signal HO-H7. Each of the signals HO to H7 sequentially becomes "1" in the order shown in FIG. 9(a). (2) The time during which the two signals HO-H7 maintain "1" is eight key times, and each signal HO-H7 makes two rounds during one scanning cycle.

マルチプレクサ１６は、常時は信号Ｈ１−Ｈ７に応じて
ボリュームｖ１〜ｖ７のアナログ電圧を第９図（ｂ）に
示すように順次サンプリングし、多重化して出力する。The multiplexer 16 normally samples the analog voltages of the volumes v1 to v7 in sequence according to the signals H1 to H7 as shown in FIG. 9(b), multiplexes them, and outputs them.

イニシャルセンシング信号Ｉｓが１”のときは、上述の
信号Ｈ１−Ｈ７にょるｖ１〜ｖ、７のサンプリングを禁
止し、イニシャルタッチ感度調整用ボリュームＶ８から
のアナログ電圧を持続的に選択して出力する。マルチプ
レクサ１６の出力電圧はＡ／Ｄ変換器１８内のアナログ
比較器１１０の入力Ｂに供給される。まず、通常のＡ　
／　Ｄ変換について説明し、次にイニシャルタッチ検出
信号のＡ／Ｄ変換について説明する。When the initial sensing signal Is is 1", sampling of v1 to v, 7 by the above-mentioned signals H1-H7 is prohibited, and the analog voltage from the initial touch sensitivity adjustment volume V8 is continuously selected and output. The output voltage of the multiplexer 16 is supplied to the input B of the analog comparator 110 in the A/D converter 18.
/D conversion will be explained, and then A/D conversion of the initial touch detection signal will be explained.

Ａ　／　Ｄ　変換器１８は、システムクロックパルスφ
ｌ、φ２によってシフト制御される８ステージ／ｌピツ
トの循環型シフトレジスタがら成るデータレジスタ１０
０を含んでいる。Ａ／Ｄ変換器１８における通常のＡ／
Ｄ変換操作はマルチプレクサ１６による各アナログ電圧
の時分割的サンプリングに対応して時分割で行なわれる
。初め、データレジスタ１００には前回のＡ　／　Ｄ変
換によるディジタルデータが取り込まれる。この前回デ
ータをディジタル／アナログ変換（以下Ｄ／Ａ変換とい
う）回路１１９でアナログ電圧に変換し、これを比較器
１１０の入力ｈｔｇ加えてマルチプレクサ１６からのア
ナログ電圧と比較し、この比較結果に応じてデータレジ
スタ１００の内容をカウントアツプまたはダウンするこ
とによりＡ　／　Ｄ変換を行なう。The A/D converter 18 receives the system clock pulse φ
A data register 10 consisting of an 8-stage/l-pit circular shift register whose shift is controlled by l and φ2.
Contains 0. Normal A/D converter 18
The D conversion operation is performed in a time-division manner corresponding to the time-division sampling of each analog voltage by the multiplexer 16. Initially, the data register 100 receives digital data resulting from the previous A/D conversion. This previous data is converted into an analog voltage by a digital/analog conversion (hereinafter referred to as D/A conversion) circuit 119, and this is added to the input htg of the comparator 110 and compared with the analog voltage from the multiplexer 16. A/D conversion is performed by counting up or down the contents of the data register 100.

前回のＡ　／　Ｄ変換によるディジタルデータはサンプ
リングタイミングの直前に第７図のレジスタ１０１乃至
１０７の１つからデータレジスタ１００に取り込まれる
。そのため制御信号として信号Ｎ７・２５　Ｔ　３２が
第３図のアンド回路１２０から第７図の各制御回路１１
１〜１１７内のアンド回路１２１．１２２，１２３に入
力される。第３図において、アンド回路１２０にはアン
ド回路４２の出力とタイミング信号２５　Ｔ　３２が与
えられる。アンド回路４２はカウンタ１６のカウント値
の下位３ピツ）Ｎ３．Ｎ２．Ｎ１が”ｌｌｌ”（７）と
ｔｋ条件が成立する。これはサンプリング用の各信号Ｈ
Ｏ〜Ｈ７における最後の１キータイムを示す。The digital data resulting from the previous A/D conversion is taken into the data register 100 from one of the registers 101 to 107 in FIG. 7 immediately before the sampling timing. Therefore, the signal N7.25T32 is used as a control signal from the AND circuit 120 in FIG. 3 to each control circuit 11 in FIG.
It is input to AND circuits 121, 122, and 123 within 1 to 117. In FIG. 3, the AND circuit 120 is supplied with the output of the AND circuit 42 and the timing signal 25T32. The AND circuit 42 outputs the lower three bits of the count value of the counter 16)N3. N2. When N1 is "llll" (7), the tk condition is satisfied. This is each signal H for sampling.
The last 1 key time from O to H7 is shown.

信号２５　Ｔ　３２は１キータイムにおける第２５がら
第３２タイムスロツトまでの８タイムスロツトの間″Ｉ
　ＩＴとなるものである。従って、信号Ｎ７・２５　Ｔ
　３２は各信号ＨＯ〜Ｈ７の最後の８タイムスロツ）に
おいて”１”となる。The signal 25T32 is ``I'' during 8 time slots from the 25th to the 32nd time slot in one key time.
This is IT. Therefore, the signal N7.25 T
32 becomes "1" in the last 8 time slots of each signal HO to H7).

第７図において、制御回路１１１〜１１７にはデコーダ
２９（第３図）の出力信号ＨＯ−Ｈ７が供給されており
、この信号ＨＯ〜Ｈ７と前記信号Ｎ７・２５　Ｔ　３２
にもとづいてマルチプレクスとデマルチプレクスを同時
に制御する。各制御回路１１１〜１１７はマルチプレジ
ス用７７ド回路１２４゜１２５、デマルチプレクス用ア
ンド回路１２６゜１２７、及びホールド用アンド回路１
２８，１２９を含んでいる。成るサンプリングタイミン
グの最後の８タイムスロツトにおいて、その次のサンプ
リングタイミングに対応するレジスタ（１０１〜１０７
のうち１つ）の記憶データがマルチプレクス用アンド回
路１２４，１２５を介して選択されてＡ　／　Ｄ変換器
１８のデータレジスタ１００（第６図）に供給されると
同時に、そのサンプリングタイミングでＡ　／　Ｄ変換
したデータがデマルチプレクス用アンド回路１２６，１
２７を介してそのサンプリングタイミングに対応するレ
ジスタ（１０１〜１０７のうち１つ）に取り込まれる。In FIG. 7, control circuits 111 to 117 are supplied with output signals HO-H7 from a decoder 29 (FIG. 3), and these signals HO to H7 and the signals N7.25 T 32
Based on this, multiplexing and demultiplexing are controlled simultaneously. Each of the control circuits 111 to 117 includes a 77-do circuit for multiplexing 124°125, an AND circuit 126°127 for demultiplexing, and an AND circuit 1 for holding.
Contains 28,129. In the last 8 time slots of the sampling timing, the registers (101 to 107) corresponding to the next sampling timing are
At the same time, the stored data of one of them) is selected via the multiplex AND circuits 124 and 125 and supplied to the data register 100 (FIG. 6) of the A/D converter 18. / D-converted data is sent to the demultiplex AND circuit 126,1
27, and is taken into a register (one of 101 to 107) corresponding to the sampling timing.

このようなレジスタ１０１〜１０７に対するデマルチプ
レクス及びマルチプレクス制御は、イニシャ、ルタッチ
検出のだめの約１０ｍ５の待ち時間以外のときに実行さ
れる。そのために、制御回路１１１〜１１７内の各アン
ド回路１２１．１２２，１２３にはイニシャルセンシン
グ信号Ｉｓの反転信号子１がインバータ１６０から与え
られ、ＩＳが”０”のときに可能化されるようになって
いる。また、各アンド回路１２１．１２２，１２３には
信号Ｎ７・２５　Ｔ　３２が共通に入力される。各アン
ド回路１２１．１２２，１２３には信号ＨＯ，Ｈ１，Ｈ
２が各別に入力され、更に各制御回路１１６〜１１７の
アンド回路１２３と同等のアンド回路には信号Ｈ３〜Ｈ
７が各別に入力される。Such demultiplexing and multiplexing control for the registers 101 to 107 is executed at times other than the approximately 10 m5 waiting time for initial touch detection. To this end, each AND circuit 121, 122, 123 in the control circuits 111 to 117 is given an inverted signal 1 of the initial sensing signal Is from the inverter 160, so that it is enabled when IS is "0". It has become. Further, the signal N7.25T32 is commonly input to each AND circuit 121, 122, 123. Each AND circuit 121, 122, 123 has signals HO, H1, H.
2 is input to each of them separately, and signals H3 to H are input to AND circuits equivalent to the AND circuit 123 of each control circuit 116 to 117.
7 are entered separately.

信号ＨＯが１”のとき、第９図に示すようにアナログ電
圧マルチプレクサ１６（第６図）はどのボリュームｖ１
〜Ｖ８の電圧もサンプリングしない。従って、このとき
はＡ、／Ｄ変換器１８ではＡ／Ｄ変換動作を行なわない
。信号ＨＯの最後の８タイムスロツトにおいて信号Ｎ７
・２５　Ｔ　３２が１”となると、アンド回路１２１（
第７図）の条件が成立し、このアンド回路１２１からア
ンド回路１２４及びオア回路１３１に対して１”が与え
られる。従って、オア回路１３１の出力信号ＴｉＭは第
１０図（ｂ）のように発生する。同図（ａ）は信号ＨＯ
からＨｌへ変化するタイミングを拡大して示したもので
ある。尚、オア回路１６１の他の入力には各制御回路１
１１〜１１７におけるアンド回路１２１と同等のアンド
回路１２２，１２３の出力が夫々与えられる。尚、第１
０図、その他のタイミングチャートにおいて、パルス中
に記す「２５〜３２」等の数字はタイムスロットの順位
を示す。When the signal HO is 1", the analog voltage multiplexer 16 (FIG. 6) selects which volume v1, as shown in FIG.
~ V8 voltage is also not sampled. Therefore, at this time, the A/D converter 18 does not perform the A/D conversion operation. In the last 8 time slots of signal HO, signal N7
・When 25 T 32 becomes 1”, AND circuit 121 (
The condition shown in FIG. 7) is satisfied, and the AND circuit 121 gives 1" to the AND circuit 124 and the OR circuit 131. Therefore, the output signal TiM of the OR circuit 131 is as shown in FIG. 10(b). The figure (a) shows the signal HO.
This is an enlarged view of the timing of the change from H1 to H1. Note that the other inputs of the OR circuit 161 are connected to each control circuit 1.
The outputs of AND circuits 122 and 123, which are equivalent to AND circuit 121 in 11 to 117, are provided, respectively. Furthermore, the first
In FIG. 0 and other timing charts, numbers such as "25 to 32" written in the pulses indicate the order of the time slots.

アンド回路１２４の他の入力にはレジスタ１０１の最終
ステージから出力されるシリアルな８ピツトデイジタル
データが与えられる。このシリアルディジタルデータは
、第２５乃至第３２タイムスロツトの間では最下位ビッ
ト（以下ＬＳＢという）から最上位ビット（以下ＭＳＢ
という）まで順次に並んでいる。アンド回路１２４が第
１０図（ｂ）に示す信号ＴｉＭと同じ８タイムスロツト
の間可能化されることによりレジスタ１０１に記憶して
いる８ビツトデイジタルデータはこの信号ＴｉＭに同期
してアンド回路１２４でサンプリングされ、オア回路１
６２に与えられる。オ′ア回路１６２の出力ＯＤＤ　（
オールドディジタルデータ）ケ第６図のＡ　／　Ｄ変換
器１８に供給され、オア回路１６３及び加算器１３４を
経由してデータレジスタ１００にロードされる。従って
、次のサンプリング信号Ｈ１が１”に立上るときにはデ
ータレジスタ１００にはレジスタ１０１のデータ（これ
をＶＢＲで示す）が転送されてきている。尚、オア回路
１６２（第７図）には各制御回路１１１〜１１７のマル
チプレクス用アンド回路１２４，１２５の出力が夫々印
加される。各レジスタ１０１〜１０７のデータをＶＢＲ
、ＶＢＤ　、ＫＶＢＤ　、ＤＶＥＲ（’ｔたはＤＥＬ　
）、ＳＲＭ及びＳＲＥ、ＡＴＬ、ＳＴＲで示すとすると
、各サンプリングタイミングの冒頭でデータレジスタ１
００から出力されるデータは第９図（Ｃ）のようになる
。すなわち、第９図（ｂ）に示すようにサンプリングさ
れる各ボリュームｖ１〜ｖ７のアナログ電圧の前回サン
プリングタイミングにおけるディジタル変換結果が、同
じボリュームｖ　１〜Ｖ７の今回サンプリングタイミン
グに対応してデータレジスタ１００から出力される。Serial 8-pit digital data output from the final stage of register 101 is applied to the other input of AND circuit 124. This serial digital data is divided from the least significant bit (hereinafter referred to as LSB) to the most significant bit (hereinafter referred to as MSB) between the 25th and 32nd time slots.
) are lined up in order. Since the AND circuit 124 is enabled during the same 8 time slots as the signal TiM shown in FIG. Sampled and OR circuit 1
62. The output ODD of the OR circuit 162 (
Old digital data) is supplied to the A/D converter 18 in FIG. 6, and loaded into the data register 100 via the OR circuit 163 and adder 134. Therefore, when the next sampling signal H1 rises to 1'', the data in the register 101 (indicated by VBR) has been transferred to the data register 100. The outputs of the multiplex AND circuits 124 and 125 of the control circuits 111 to 117 are respectively applied.The data of each register 101 to 107 is
, VBD , KVBD , DVER ('t or DEL
), SRM, SRE, ATL, and STR, data register 1 is set at the beginning of each sampling timing.
The data output from 00 is as shown in FIG. 9(C). That is, as shown in FIG. 9(b), the digital conversion results of the analog voltages of the sampled volumes v1 to v7 at the previous sampling timing are stored in the data register 100 corresponding to the current sampling timing of the same volumes v1 to V7. is output from.

一方、第７図のオア回路１６１から出力された信号Ｔｉ
Ｍは第６図のＡ／Ｄ変換器１８に与えられる。この信号
ＴＩＭはインバータ１６５で反転サレ、アンド回路１６
６を動作不能にする。アンド回路１６６はデータレジス
タ１００のデータをホールドするためのもので、オール
ドデータＯＤＤをロードするとき信号ＴｉＭによってレ
ジスタ１００のホールドを禁止する。信号ＴｉＭは３段
の遅延フリップフロップ（シフトレジスタ）１’３７に
入力される。このフリップフロップ１６７はタイミング
信号６ｙ８で入力信号をロードし、信号１ｙ８に同期し
て出力を切換える。従って、その第１ステージの出力信
号ＴｉＭｌは第１０図（Ｃ）に示すように信号Ｈ１の立
上りの第１乃至第８タイムスロツトの間で′１”となり
、その第２及び第３ステージ出力をオア回路１３８でま
とめた信号Ｔ　ｉＭ２＋３は第１０図（ｄ）のように信
号ＴｉＭｌの立下り直後の第９乃至第２４タイムスロツ
トの間でｌ”となる。On the other hand, the signal Ti output from the OR circuit 161 in FIG.
M is applied to A/D converter 18 in FIG. This signal TIM is inverted by an inverter 165, and an AND circuit 16
6 is rendered inoperable. The AND circuit 166 is for holding the data in the data register 100, and inhibits the holding of the register 100 by the signal TiM when loading the old data ODD. The signal TiM is input to a three-stage delay flip-flop (shift register) 1'37. This flip-flop 167 loads the input signal with the timing signal 6y8 and switches the output in synchronization with the signal 1y8. Therefore, the output signal TiMl of the first stage becomes '1' between the first to eighth time slots of the rise of the signal H1 as shown in FIG. 10(C), and the output signal of the second and third stages becomes '1'. The signal T iM2+3 put together by the OR circuit 138 becomes l'' between the 9th to 24th time slots immediately after the fall of the signal TiMl, as shown in FIG. 10(d).

第６図において、データレジスタ１００は１ビツト分の
全加算器１６４と共に８ビツトのシリアルカウンタを構
成している。ラッチ回路１３９は信号１　ｙ　８８のタ
イミングでレジスタ１００の各ステージの出力（すなわ
ちカウント値）を並列的にラッチするためのものである
。信号１ｙ８ｇが発生する第１．第９．第１７　、第２
５タイムスロツトにおいてレジスタ１００の第１ステー
ジ乃至第８ステージにはＭＳＢからＬＳＢまでのデータ
が順に並んでおり、これがラッチ回路１３９にラッチさ
れる。第１０図（ｅ）に示すように、信号Ｈ１の立上シ
の８タイムスロツトにおいては、ラッチ回路１６９の内
容はレジスタ１０１（第７図）のデータＶＢＲを示して
いる。このラッチ回路１３９の内容は、カウント値（レ
ジスタ１００の内容）の変化に応じて８タイムスロツト
毎に変化する。In FIG. 6, the data register 100 constitutes an 8-bit serial counter together with a 1-bit full adder 164. The latch circuit 139 is for latching the outputs (ie, count values) of each stage of the register 100 in parallel at the timing of the signal 1 y 88. The first signal 1y8g is generated. 9th. 17th, 2nd
In the five time slots, data from MSB to LSB is sequentially arranged in the first to eighth stages of register 100, and is latched by latch circuit 139. As shown in FIG. 10(e), in the 8th time slot when the signal H1 rises, the contents of the latch circuit 169 indicate the data VBR of the register 101 (FIG. 7). The contents of this latch circuit 139 change every eight time slots in accordance with changes in the count value (the contents of register 100).

ラッチ回路１３９の出力はＤ・−／Ａ変換回路１１９に
与えられ、アナログ電圧に変換される。比較器１１０は
入力ＡとＢを比較し、Ｂ≧Ａのとき、つまりマルチプレ
クサ１６から入力Ｂに与えられるアナログ電圧の値がデ
ータレジスタ１００のデータの値と同じかそれよシも大
きいとき、′１”を出力する。この比較器１１０の出力
は遅延フリップフロップ１４０に与えられ、信号１ｙ８
に同期して８タイムスロツト遅延して出力される。この
フリップ７０ツブ１４０の出力はインバータ１４１で反
転され、ダウンカウント用のアンド回路１４２に印加さ
れる。また、フリップフロップ１４０の出力はイニシャ
ルタッチ検出時におけるアップカウント用のアンド回路
１４３に印加される。アンド回路１４４は通常のＡ／Ｄ
変換動作時におけるアップカウント用である。The output of the latch circuit 139 is given to the D/-/A conversion circuit 119 and converted into an analog voltage. Comparator 110 compares inputs A and B, and when B≧A, that is, when the value of the analog voltage applied to input B from multiplexer 16 is the same as or greater than the value of the data in data register 100, '1". The output of this comparator 110 is given to a delay flip-flop 140, and the signal 1y8
It is output with a delay of 8 time slots in synchronization with . The output of this flip 70 tube 140 is inverted by an inverter 141 and applied to an AND circuit 142 for down counting. Further, the output of the flip-flop 140 is applied to an AND circuit 143 for up-counting when detecting an initial touch. AND circuit 144 is a normal A/D
This is for up-counting during conversion operation.

第７図のインバータ１３０から第６図のＡ　／　Ｄ変換
器１８にイニシャルセンシング信号Ｉｓの反転信号Ｔ１
が与えられている。この信号〒１はアンド回路１４２及
び１４４に加′えられ、イニシャルタッチ検出時以外の
ときつまり通常のＡ　／　Ｄ変換動作時にこれらの回路
１４２，１４４を動作可能にする。信号Ｔ１をインバー
タ１４５で反転した信号Ｉｓがアンド回路１４３に印加
されており、イニシャルタッチ検出時にこの回路１４３
を可能にする。An inverted signal T1 of the initial sensing signal Is is sent from the inverter 130 in FIG. 7 to the A/D converter 18 in FIG.
is given. This signal 〒1 is applied to AND circuits 142 and 144, and enables these circuits 142 and 144 at times other than initial touch detection, that is, during normal A/D conversion operations. A signal Is obtained by inverting the signal T1 by an inverter 145 is applied to an AND circuit 143, and when an initial touch is detected, this circuit 143
enable.

通常のＡ　／　Ｄ変換動作時は、比較器１１０の比較結
果に無関係に、信号ＴｉＭ１のタイミングでデータレジ
スタ１００の内容を１カウントアツプする。すなわち、
信号ＴｉＭ１と信号１ｙ８がアンド回路１４４に入力さ
れており、信号ＴｉＭ１が立上る第１タイムスロツトに
おいて該アンド回路１４４の出力が１”となる。アンド
回路１４４の出力“１″はオア回路１４６を介して加算
器１３４の入力Ａに加わる。信号Ｔ　ｉ　Ｍ　ｌが′ｌ
”のとき信号ＴｉＭは０”であり、データレジスタ１０
０の出力がアンド回路１３６、オア回路１３３を介して
加算器１３４の入力Ｂに加わる。信号１ｙ８のタイミン
グではレジスタ１００にロードしたデータＶＢＨの最下
位ビットが加算器１３４の入力Ｂに加わる。従って、最
下位ビットに′ｌ”が加算される。キャリイアウド信号
がある場合は１タイムスロツト遅れてキャリイアウド出
力Ｃ。During normal A/D conversion operation, the contents of the data register 100 are counted up by one at the timing of the signal TiM1, regardless of the comparison result of the comparator 110. That is,
The signal TiM1 and the signal 1y8 are input to the AND circuit 144, and the output of the AND circuit 144 becomes 1'' at the first time slot when the signal TiM1 rises. The signal T i M l is applied to the input A of the adder 134 through 'l
”, the signal TiM is 0, and the data register 10
The output of 0 is applied to input B of the adder 134 via an AND circuit 136 and an OR circuit 133. At the timing of signal 1y8, the least significant bit of data VBH loaded into register 100 is added to input B of adder 134. Therefore, 'l' is added to the least significant bit. If there is a carry aud signal, the carry aud output C is delayed by one time slot.

十１から１”が出力され、アンド回路１４７を介して入
力Ｃｉに加わる。最下位ビットのタイミングでキャリイ
アウド信号が加算されることのないようにするために、
信号１ｙ８によってアンド回路１４７を動作不能にする
ようになっている。1" is output from 11 and added to the input Ci via the AND circuit 147. In order to prevent the carry signal from being added at the timing of the least significant bit,
The AND circuit 147 is made inoperable by the signal 1y8.

こうして、第１０図（ｆ）に示すＴ　ｉ　Ｍ　１の区間
で前回のデータＶＢＨに１が加算される。この加算結果
１’−ＶＢＲ＋ＩＪが次のＴｉＭ２の区間の間ラッチ回
路１６９にラッチされる（第１０図（ｅ））。In this way, 1 is added to the previous data VBH in the interval T i M 1 shown in FIG. 10(f). This addition result 1'-VBR+IJ is latched in the latch circuit 169 during the next TiM2 period (FIG. 10(e)).

第１Ｏ図（ｆ）のＴｉＭ２の区間では、データｌ’−Ｖ
ＢＲ＋１」のアナログ電圧（Ａ）とボリュームｖ１の現
在のアナログ電圧（Ｂ）とを比較器１１０で比較し、「
Ｂ≧Ａ」が成立したときは加算も減算も行なわずにｒＶ
ＢＲ＋ＩＪをし、ジスタ１００で保持する。他方、「Ｂ
≧Ａ」が成立しないときつまりｌ’−Ａ）Ｂｊ、（７）
とき畝データ「ＶＢＲ＋１ｊ力１らｌを減算する。「Ａ
＞Ｂ」のときは遅延フリップフロップ１４０の出力が′
０”であり、インノ（−タ１４１からアンド回路１４２
に′ｌ”が与えられる。このアンド回路１４２にはオア
回路１３８から信号ＴｉＭ２＋３が与えられており、区
間ＴｉＭ２及びＴｉＭ３（第１０図（ｆ）参照）のとき
動作可能となる。区間ＴｉＭ２においてアンド回路１４
２の条件が成立すると、区間ＴｉＭ２の間中（８タイム
スロツトの間）アンド回路１４２の出力が１”となる。In the section of TiM2 in Fig. 1O(f), the data l'-V
The comparator 110 compares the analog voltage (A) of "BR+1" with the current analog voltage (B) of volume v1, and
When “B≧A” is established, rV is applied without addition or subtraction.
Perform BR+IJ and hold at register 100. On the other hand, “B
≧A” does not hold, that is, l'-A)Bj, (7)
When ridge data "VBR+1j force 1 subtract l."A
>B'', the output of the delay flip-flop 140 is '
0'', and the AND circuit 142 from the inno(-ta 141
'l' is given to this AND circuit 142. The signal TiM2+3 is given from the OR circuit 138 to this AND circuit 142, and it becomes operational during the intervals TiM2 and TiM3 (see FIG. 10(f)). circuit 14
When condition 2 is satisfied, the output of the AND circuit 142 becomes 1'' during the interval TiM2 (during 8 time slots).

このアンド回路１４２の出力“１”はオア回路１４６を
介して加算器１３４の入力Ａに与えられる。従って、レ
ジスタ１００のデータ１−ｖｎＲ＋ＩＪの全ビットに′
１”カニ加算され、事実上の１カウントダウンが行なわ
れる。The output "1" of the AND circuit 142 is applied to the input A of the adder 134 via the OR circuit 146. Therefore, all bits of data 1-vnR+IJ of register 100 are '
1" is added and a de facto countdown of 1 is performed.

従って、区間ＴｉＭ２の演算によってレジスタ１００に
得られるデータの値は「ＶＢＲ＋ＩＪまたは「ｖＢＲ（
＝ｖＢＲ＋１−１）」のどちらかであり、このデータは
区間ＴｉＭ３においてラッチ回路１３９にラッチされる
（第１０図（ｅ）参照）。Therefore, the value of the data obtained in the register 100 by the operation in the interval TiM2 is "VBR+IJ" or "vBR(
=vBR+1-1)", and this data is latched by the latch circuit 139 in the interval TiM3 (see FIG. 10(e)).

区間ＴｉＭ３ではラッチ回路１６９のデータ「ｖＢＲ＋
１ｊまたは［ＶＢＲＪとボリュームｖ１の現在のアナロ
グ電圧とを比較器１１０で比較し、「Ｂ≧Ａ」が成立し
たときは加算も減算も行なわずにレジスタ１００の現在
値「ｖ　Ｂ　Ｒ＋Ｉ　Ｊまたは［−ＶＢＲｊを保持する
。他方、［Ａ　＞　Ｂ　Ｊのときは前述と同様にアンド
回路１４２から１″を出力し、レジスタ１００のデータ
から１を減算する。この２度目の減算によってレジスタ
１００のデータはｒｖＢＲ−１（＝ＶＥＲ＋ｌ−１−１
）Ｊとなる。In the section TiM3, the data “vBR+” of the latch circuit 169
1j or [VBRJ and the current analog voltage of the volume v1 are compared by the comparator 110, and when "B≧A" is established, the current value of the register 100 "v B R + I J or [ -VBRj is held. On the other hand, when [A > B J, 1'' is output from the AND circuit 142 and 1 is subtracted from the data in the register 100, as described above. By this second subtraction, the data in register 100 becomes rvBR-1(=VER+l-1-1
) J.

区間ＴｉＭ３が終了すると、信号ＴｉＭ２＋３が立下り
、アンド回路１４２が動作不能となる。When the period TiM3 ends, the signal TiM2+3 falls and the AND circuit 142 becomes inoperable.

従って、以後のカウント動作は停止する。こうして、Ａ
　／　Ｄ変換動作はサンプリング信号）１１の立上りの
３区間ＴｉＭ１−　ＴｉＭ３　　（２４タイムスロツト
）の間でのみ行なわれる。Therefore, the subsequent counting operation is stopped. In this way, A
/D conversion operation is performed only during three periods TiM1-TiM3 (24 time slots) at the rising edge of the sampling signal)11.

前回のＡ　／　Ｄ変換によって求めたデータＶＢＲの値
（Ａ）と今回サンプリングされたボリュームｖ１の設定
値（Ｂ）とが一致している場合、区間Ｔ　ｉ　Ｍ　１に
おける１加算によってレジスタ１００の内容がｌ’−ｖ
ｎＲ＋ＩＪとなることにより、区間ＴｉＭ２における比
較ではＡ＞Ｂが成立し、１減算されてレジスタ１００の
内容が「Ｖ　Ｂ　ＲＪとなる。区間ＴｉＭ３における比
較ではＡ＝Ｂが成立し、１減算は行なわれない。従って
、最終的には前回と同じデータ「ｖ　Ｂ　ＲＪがデータ
レジスタ１００にホールドされる。If the value (A) of the data VBR obtained by the previous A/D conversion and the setting value (B) of the volume v1 sampled this time match, the contents of the register 100 are changed by adding 1 in the interval T i M 1. is l'-v
Since nR+IJ, A>B is established in the comparison in the interval TiM2, and 1 is subtracted, and the contents of the register 100 become "V B RJ. In the comparison in the interval TiM3, A=B is established, and the 1 subtraction is not performed. Therefore, the same data as last time "v B RJ" is finally held in the data register 100.

前回のＡ　／　Ｄ変換によって求めたデータＶＢＲＯ値
（Δ）よりも今回サンプリングされたボリ一ムｖ１の設
定値（Ｂ）の方が大きい場合、区間’ｌ’ｉＭｌにおけ
るｌ加算によってレジスタ１００の内容がｒＶＢＲ＋１
ｊとなっても比較器１１０ではＢ＝ＡまたはＢ＞Ａのど
ちらかが成立するだけである。従って、区間ＴｉＭ２及
びＴｉＭ３で減算は行なわれず、最終的にはｌ’−ｖＢ
Ｒ＋ＩＪがレジスタ１００にホールドされる。If the setting value (B) of the volume v1 sampled this time is larger than the data VBRO value (Δ) obtained by the previous A/D conversion, the contents of the register 100 are changed by l addition in the interval 'l'iMl. is rVBR+1
Even if j, the comparator 110 only holds that B=A or B>A. Therefore, no subtraction is performed in the intervals TiM2 and TiM3, and finally l'-vB
R+IJ is held in register 100.

前回のＡ　／　Ｄ変換によって求めたデータＶＢＲＯ値
（Ａ）よりも今回サンプリングされたボリュームｖ１の
設定値（Ｂ）の方が小さい場合、区間ＴｉＭ２及びＴｉ
Ｍ３では常にＡ）Ｂが成立する。If the setting value (B) of the volume v1 sampled this time is smaller than the data VBRO value (A) obtained by the previous A/D conversion, the sections TiM2 and Ti
In M3, A)B always holds true.

従って、１加算の後に１減算が２度行なわれ、最終的に
は「ｖＢＲ−１」がレジスタ１００にホールドされる。Therefore, after addition by 1, subtraction by 1 is performed twice, and finally "vBR-1" is held in register 100.

上述のように、１サンプリング周期（約１　ｍ　ｓ　）
におけるディジタルデータの最大変化量は±１に限定さ
れている。これは、ボリュームｖ１〜Ｖ７によるアナロ
グ設定値が急激に変更されたときこれにそのまま応答し
たのではクリック等不快な雑音をもたらす原因となるの
でこれを防止するため、及び、雑音等によってアナログ
設定値が一時的に急激に変化したときこれに反応しない
ようにするため、等の理由による。１サンプリング周期
におけるディジタルデータの最大変化量は±１に限らず
、要するに滑らかなＡ／Ｄ変換が行なえる程度であれば
よい。As mentioned above, one sampling period (approximately 1 ms)
The maximum amount of change in digital data is limited to ±1. This is done in order to prevent sudden changes in analog setting values from volumes v1 to V7, since responding as they are will cause unpleasant noises such as clicks, and to prevent analog setting values from changing due to noise, etc. This is for reasons such as not reacting to sudden, temporary changes. The maximum amount of change in digital data in one sampling period is not limited to ±1, but may be any value that allows smooth A/D conversion.

また、１回のＡ　／　Ｄ変換動作において３つの区間Ｔ
ｉＭｌ　、ＴｉＭ２．ＴｉＭ３で加減算を行なうように
しているが、これはノイズ等によって比較器１１０の出
力が不安定な場合にディジタルデータが乱りに変動する
ことを防止するのに役立つ。例えば、区間ＴｊＭ２でＢ
≧Ａが成立したのに区間ＴｉＭ３では成立しないような
場合、区間ＴｉＭ１における「＋１」と区間ＴｉＭ３に
おける「−１」によって最終的にはディジタルデータは
変化しない。In addition, in one A/D conversion operation, three sections T
iMl, TiM2. The TiM3 is used to perform addition and subtraction, which is useful for preventing digital data from fluctuating erratically when the output of the comparator 110 is unstable due to noise or the like. For example, in interval TjM2, B
In a case where ≧A holds true but does not hold in the interval TiM3, the digital data does not ultimately change due to "+1" in the interval TiM1 and "-1" in the interval TiM3.

尚、ラッチ回路１３９の全出力を入力したアンド回路１
４８とノア回路１４９（第６図）は最大カウント値と最
小カウント値を夫々検出するためのものである。最大カ
ウント値になったときアンド回路１４８の出力によって
アンド回路１４３゜１４４を動作不能にし、アップカウ
ントを禁止する。最小カウント値になりたときはノア回
路１４９の出力によってアンド回路１４２を動作不能に
し、ダウンカウントを禁止する。In addition, the AND circuit 1 which inputs all the outputs of the latch circuit 139
48 and NOR circuit 149 (FIG. 6) are for detecting the maximum count value and minimum count value, respectively. When the maximum count value is reached, the AND circuits 143 and 144 are rendered inoperable by the output of the AND circuit 148, and up-counting is prohibited. When the minimum count value is reached, the output of the NOR circuit 149 disables the AND circuit 142 and prohibits down counting.

゛サンプリング信号Ｈ１が発生しているときの説明に戻
ると、区間ＴｊＭ３の終了後はＡ／Ｄ変換結果であるデ
ィジタルデータがアンド回路１６６、オア回路１３３、
加算器１６４の入力Ｂを介してデータレジスタ１００で
循環してホールドされる。゛Returning to the explanation when the sampling signal H1 is being generated, after the end of the interval TjM3, the digital data that is the A/D conversion result is sent to the AND circuit 166, the OR circuit 133,
It is circulated and held in data register 100 via input B of adder 164.

このレジスタ１００のデータはニューディジタルデータ
ＮＤＤとして第７図の各制御回路１１１〜１１７のデマ
ル゛テプレクス用アンド回路１２６゜１２７に供給され
る。信号Ｈ１が“１″のときは制御回路１１１のアンド
回路１２２が動作可能であるが、信号Ｎ７・２５　Ｔ　
３２が０”の間は条件が成立せず、このアンド回路１２
２の出力は”０”となっている。アンド回路１２２の出
力″′０″はインバータ１５０で反転され、ホールド用
のアンド回路１２８に与えられる。レジスタ１０１のデ
ータＶＢＲはこのアンド回路１２８及びオア回路１５１
を介して循環保持される。The data in this register 100 is supplied as new digital data NDD to the demultiplex AND circuits 126 and 127 of each of the control circuits 111 to 117 in FIG. When the signal H1 is "1", the AND circuit 122 of the control circuit 111 is operable, but the signal N7.25T
32 is 0'', the condition is not satisfied, and this AND circuit 12
The output of 2 is "0". The output "'0" of the AND circuit 122 is inverted by an inverter 150 and applied to an AND circuit 128 for holding. The data VBR of the register 101 is generated by the AND circuit 128 and the OR circuit 151.
It is maintained in circulation through the .

信号Ｈ１の最後の８タイムスロツトにおいテ信号Ｎ７・
２５　Ｔ　３２が′１”となると、アンド回路１２２の
条件が成立し、このアンド回路１２２からアンド回路１
２６に“１′が与えられる。同時に、アンド回路１２２
の出力″′１”は、次のサンプリング信号Ｈ２に対応す
る制御回路１１２のマルチプレクス用アンド回路１２５
に加えられると共にオア回路１３１に与えられる。制御
回路１１１では、アンド回路１２２の出力″１”によっ
てホールド用アンド回路１２８が動作不能となり、アン
ド回路１２６が動作可能となる。従って、信号Ｈ１のタ
イミングでＡ／Ｄ変換されたボリュームｖ１の設定値を
示すニューディジタルデータＮＤＤがアンド回路１２６
で選択され、オア回路１５１を介してレジスタ１０１に
ロードされる。アンド回路１２２は第２５から第３２タ
イムスロツトの間゛ｌ”を出力し、この間にデータレジ
スタ１００（第６図）から出力されるデータＮＤＤは丁
度下位ビットから最上位ビットまでの８ビツトがシリア
ルに順番に並んでいる。従って、第２５タイムスロツト
から第３２タイムスロツトの間でニューディジタルデー
タＮＤＤがレジスタ１０１に順番ニロードされることに
なり、第１タイムスロツトにおけるレジスター０１の各
ステージの重みは図中に示すように第１ステージが最上
位ピッｌ’（”Ｈ２）であり、ステージが進むにつれて
下位ビットに移り、第８ステージが最下位ビットｃ−Ｌ
ｎ２）４ である。In the last 8 time slots of signal H1, signal N7.
When 25 T 32 becomes '1', the condition of the AND circuit 122 is satisfied, and the AND circuit 1 is output from this AND circuit 122.
26 is given "1'. At the same time, AND circuit 122
The output "'1" is sent to the multiplex AND circuit 125 of the control circuit 112 corresponding to the next sampling signal H2.
and is also applied to the OR circuit 131. In the control circuit 111, the output "1" of the AND circuit 122 makes the hold AND circuit 128 inoperable and the AND circuit 126 inoperable. Therefore, at the timing of the signal H1, the new digital data NDD indicating the setting value of the volume v1 that has been A/D converted is sent to the AND circuit 126.
is selected and loaded into the register 101 via the OR circuit 151. The AND circuit 122 outputs "l" from the 25th to the 32nd time slot, and the data NDD output from the data register 100 (Fig. 6) during this period has exactly 8 bits from the lower bit to the most significant bit in serial form. Therefore, the new digital data NDD is sequentially loaded into the register 101 between the 25th time slot and the 32nd time slot, and the weight of each stage of register 01 in the first time slot is As shown in the figure, the first stage is the most significant bit l'("H2), and as the stages progress, it moves to the least significant bit, and the eighth stage is the least significant bit c-L.
n2) 4.

一方、アンド回路１２２の田カ”１”に対応してオア回
路１３１から信号ＴｊＭが出力され、がつアンド回路１
２５及びオア回路１３２を介してレジスター０２のデー
タＶＢＤがオールドディジタルデータＯＤＤとしてＡ　
／　Ｄ変換器１８（第６図）に与えられる。そして、サ
ンプリング信号がＨ２に切換わると、前述と同様の手順
で、ボリュームＶ２に関するＡ　／　Ｄ変換が行なわれ
る。以下、信号Ｈ２〜Ｈ７に前厄して制御回路１１２〜
１１７が前述と同様に動作し、各ボリュームＶ３〜ｖ７
に関するＡ　／　Ｉ）変換が順次行なわれる。こうして
、各レジスター０１〜１０７には、各ポリーームＶ１〜
Ｖ７の出力に対応するディジタルデータが夫々記憶され
る。On the other hand, the signal TjM is output from the OR circuit 131 in response to the field "1" of the AND circuit 122, and the signal TjM is output from the AND circuit 122.
25 and the OR circuit 132, the data VBD of the register 02 is converted to A as the old digital data ODD.
/D converter 18 (FIG. 6). Then, when the sampling signal is switched to H2, A/D conversion regarding the volume V2 is performed in the same procedure as described above. Hereinafter, the control circuits 112 to 112 will be explained based on the signals H2 to H7.
117 operates in the same manner as described above, and each volume V3 to v7
A/I) conversions are performed sequentially. In this way, each register 01-107 has each polyme V1-107.
Digital data corresponding to the output of V7 is stored respectively.

尚、ディレィビブラート（ボリュームｖ４）に対応する
レジスター０４のデータ表示がＤＶＥＲとＤＥＬの２通
シ有る理由は、ポリー−ムＶｉディレィビブラートの開
始時間設定とディレィビブラート深さ変化のエンベロー
プの傾き設定の両方に兼用しているためである。ＤＶＥ
Ｒはディレィビブラートにおける深さの時間的変化の速
度を設定するだめのディレィビブラートエンベロープレ
ートデータであり、その重みはレジスター０４の各ステ
ージブロック内の下側に示されている。The reason why register 04 corresponding to delay vibrato (volume v4) has two data displays, DVER and DEL, is due to the setting of the start time of Polym Vi delay vibrato and the slope setting of the envelope of delay vibrato depth change. This is because it is used for both. DVE
R is delay vibrato envelope plate data for setting the speed of the temporal change in depth in the delay vibrato, and its weight is shown below in each stage block of register 04.

この重みの単位が（Ｈ２）である理由は、エンベロープ
変化レートを周波数に換算した速さで示したためである
。すなわち、エンベロープの開始時から終了時までの時
間が周波数表示のＴ周期に対応している。ＤＥＬはディ
レィビブラート開始時間データであり、その重みはレジ
スター０４の各ステージブロック内の上側に示されてい
る。この２つのデータＤＶＥＲ，ＤＥＬは勿論真理値が
異なっているわけではなく、利用する側での重みづけが
異なっているわけである。The reason why the unit of this weight is (H2) is that the envelope change rate is expressed as a speed converted into a frequency. That is, the time from the start to the end of the envelope corresponds to the T period of the frequency display. DEL is delay vibrato start time data, and its weight is shown above in each stage block of register 04. Of course, these two data DVER and DEL do not have different truth values, but they are weighted differently on the user side.

スラースピード（ボリュームＶ５）に対応するレジスタ
１０５のデータ表示がＳＲＭとＳＲＥの２通り有る理由
は、ダイナミックレンジを広くとるために８ビツトのデ
ータを仮数部と指数部に分けて利用するためである。最
下位ピットは利用せず、下位２ビツト目がら５ビツト目
までを仮数部Ｍ１．Ｍ２．Ｍ３．Ｍ４とし、上位３ビツ
トを指数部Ｅ１．Ｅ２．Ｅ３とする。ＳＲＭはスラーレ
ート仮数部のデータ表示であｐ、ＳＲＥはスラーレート
の指数部のデータ表示である。The reason why there are two ways to display data in the register 105 corresponding to the slur speed (volume V5), SRM and SRE, is because 8-bit data is divided into a mantissa part and an exponent part to widen the dynamic range. . The lowest pit is not used, and the lower two bits to the fifth bit are used as the mantissa part M1. M2. M3. M4, and the upper 3 bits are the exponent part E1. E2. Let's call it E3. SRM is a data representation of the slur rate mantissa part, and SRE is a data representation of the slur rate exponent part.

第４図のオア回路９ｏから出力されたイニシャルセンシ
ング信号Ｉｓは第７図の遅延フリップフロップ１５２に
入力される。２段の遅延ノリツブフロップ１５２は信号
６ｙ８によって六方信号をロードし、信号１ｙ８に同期
して出力状態を切換えるものである。遅延フリップフロ
ップ１５２の第１ステージの出方がアンド回路１５３に
加わり、かつインバータ１５５で反転されてアンド回路
１５４に加わる。第２ステージの出方はアンド回路１５
４に加わり、かつインバータ１３０で反転されてアンド
回路１５３に加わる。このインバータ１３０の出力が信
号ｎとして第６図めＡ　／　Ｄ変換器１８に与えられる
。アンド回路１５３は信号Ｉｓの立上りに対応して８タ
イムスロツト幅のパルスを出力し、アンド回路１５４は
信号ＩＳＯ立下りに対応して８タイムスロツト幅のパル
スを出力する。アンド回路１５３及び１５４の出力はオ
ア回路１６１に加えられ、信号ＴｉＭとして第６図のＡ
　／　Ｄ変換器１８に与えられる。信号Ｉｓに対応して
発生する信号ＴｉＭ及びＴ１の状態を第１１図に示す。The initial sensing signal Is output from the OR circuit 9o in FIG. 4 is input to the delay flip-flop 152 in FIG. The two-stage delay control flop 152 is loaded with a hexagonal signal by the signal 6y8 and switches its output state in synchronization with the signal 1y8. The output of the first stage of the delay flip-flop 152 is applied to an AND circuit 153, inverted by an inverter 155, and applied to an AND circuit 154. The way the second stage comes out is AND circuit 15
4, is inverted by the inverter 130, and is applied to the AND circuit 153. The output of this inverter 130 is applied as a signal n to the A/D converter 18 in FIG. The AND circuit 153 outputs a pulse with a width of 8 time slots in response to the rising edge of the signal Is, and the AND circuit 154 outputs a pulse with a width of 8 time slots in response to the falling edge of the signal ISO. The outputs of the AND circuits 153 and 154 are added to the OR circuit 161, and the outputs of the AND circuits 153 and 154 are applied to the
/ is given to the D converter 18. FIG. 11 shows the states of signals TiM and T1 generated in response to signal Is.

第６図において、信号Ｉｓの立上りに対応して信号Ｔｉ
Ｍが′ｌ”となる８タイムスロツトの間でアンド回路１
６６が動作不能にされ、データレジスタ１００の全ビッ
トが′０”にクリアされる。In FIG. 6, in response to the rise of the signal Is, the signal Ti
AND circuit 1 between the 8 time slots where M becomes 'l'
66 is disabled and all bits of data register 100 are cleared to '0'.

また、信号Ｔ１が０”となることによって第７図の各制
御回路１１１〜１１７が動作不能にされ、各レジスタ１
０１〜１０７はその記憶データを循環保持する。かつ、
第６図のアンド回路１４２及び１４４が動作不能となり
、アンド回路１４３が動作可能となる。アンド回路１４
３が可能化された最初の８タイムスロツトでは、信号Ｔ
ＩＭを８タイムスロツト遅延した信号ＴｉＭｌが′１″
であり、インバータ１５６の出力″ＯＩＩによってアン
ド回路１４３の動作が禁止される。これは信号Ｉｓの立
上り時において各信号の状態が安定するのを待つためで
あるが、この処理は特に行なわなくてもよい。アンド回
路１４３の他の入力には信号１ｙ８と遅延７リツプフロ
ツプ１４０の出力が加えられる。従って、比較器１１０
で「Ｂ≧Ａ」が成立すれば、信号１ｙ８のタイミングで
アンド回路１４３から′ｌ”が出力され、オア回路１４
６を介して加算器１３４の入力Ａに与えられる。前述の
通り、この信号１ｙ８のタイミングはデータレジスタ１
００のデータの最下位ビットのタイミングである。従っ
て、アンド回路１４３がら信号１ｙ８のタイミングで１
パルス与えられる毎に（約４μｓ毎に）データレジスタ
１００の内容が１カウントアツプされる。Further, when the signal T1 becomes 0'', each control circuit 111 to 117 in FIG. 7 is rendered inoperable, and each register 1
01 to 107 hold the stored data in a circular manner. and,
AND circuits 142 and 144 in FIG. 6 become inoperable, and AND circuit 143 becomes operable. AND circuit 14
In the first eight time slots in which T3 is enabled, the signal T
The signal TiMl delayed by 8 time slots from IM is '1''
The operation of the AND circuit 143 is inhibited by the output "OII" of the inverter 156. This is to wait for the state of each signal to become stable at the rise of the signal Is, but this process does not need to be performed in particular. The signal 1y8 and the output of the delay 7 flip-flop 140 are added to the other inputs of the AND circuit 143. Therefore, the comparator 110
If "B≧A" holds true, 'l' is output from the AND circuit 143 at the timing of the signal 1y8, and the OR circuit 14
6 to input A of adder 134. As mentioned above, the timing of this signal 1y8 is based on data register 1.
This is the timing of the least significant bit of data 00. Therefore, the AND circuit 143 outputs 1 at the timing of the signal 1y8.
Each time a pulse is applied (approximately every 4 μs), the contents of the data register 100 are counted up by one.

前述の通シ、イニシャルセンシング信号ｒｓが発生して
いる間はマルチプレクサ１６でポリニームＶ８のアナロ
グ電圧を持続して選択する。従って、ボリー−ムｖ８で
感度調整されたタッチ検出信号が比較器１１０の入力Ｂ
に専ら与えられる。As described above, while the initial sensing signal rs is being generated, the multiplexer 16 continuously selects the analog voltage of the polyneem V8. Therefore, the touch detection signal whose sensitivity has been adjusted by volume v8 is the input B of the comparator 110.
given exclusively to

データレジスタ１００は初めにオール″′０”にクリア
されるので、初めは比較器１１０で「Ｂ≧Ａ」が成立す
る。データレジスタ１００の値がタッチ検出信号の値に
一致するまで、信号１ｙ８が発生する毎に急速に該レジ
スタ１００の内容がカウントアツプされる。データレジ
スタ１００のカウント値がタッチ検出信号の値に一致す
ると、比較器１１０で「Ｂ＝Ａ」が成立する。これにも
とづきレジスタ１００の内容が更に１カウントアツプさ
れた後、比較器１１０でｌ’−Ｂ＜ＡＪが成立し、アン
ド回路１４６が動作不能にされ、カウントが停止する。Since the data register 100 is initially cleared to all "'0", "B≧A" is initially established in the comparator 110. The contents of data register 100 are rapidly counted up each time signal 1y8 is generated until the value of data register 100 matches the value of the touch detection signal. When the count value of the data register 100 matches the value of the touch detection signal, "B=A" holds true in the comparator 110. Based on this, the contents of the register 100 are further incremented by one count, and then l'-B<AJ is established in the comparator 110, the AND circuit 146 is disabled, and counting is stopped.

その後、タッチ検出信号のレベルが下がったとしてもデ
ータレジスタ１００のダウンカウントは行なわれないの
で、ピーク値が保持されることになる。また、タッチ検
出信号がデータレジスタ１００の値よりも更に太きくな
った場合は比較器１１０で「Ｂ≧Ａ」が成立し、追加の
カウントアツプが行なわれる。こうして、イニシャルセ
ンシング信号ＩＳが発生している間のタッチ検出信号の
ピーク値に相当するディジタルデータがデータレジスタ
１００でホールドされる。このデータレジスタ１００に
ホールドされたピーク値のデータはデータＮＤＤのライ
ンを介して第７図の制−両回路１１８内のアンド回路１
５７に与えられる。Thereafter, even if the level of the touch detection signal decreases, the data register 100 does not count down, so the peak value is held. Further, when the touch detection signal becomes thicker than the value of the data register 100, "B≧A" is established in the comparator 110, and an additional count-up is performed. In this way, digital data corresponding to the peak value of the touch detection signal while the initial sensing signal IS is being generated is held in the data register 100. The peak value data held in the data register 100 is transmitted to the AND circuit 1 in the control circuit 118 in FIG.
57 is given.

鍵押圧開始時から約１０ｍ５が経過してイニシャルセン
シング信号Ｉｓが立下ると、第７図のアンド回路１５４
の出力が第２５乃至第３２タイムスロツトに同期して８
タイムスロツト間″′ｌ”となる。When the initial sensing signal Is falls after approximately 10 m5 has passed since the start of key pressing, the AND circuit 154 in FIG.
The output of 8 is synchronous with the 25th to 32nd time slot.
The interval between time slots is ``'l''.

このアンド回路１５４の出力″１″はアンド回路１５８
に与えられる。アンド回路１５８の他の入力には、第４
図のフリップフロップＸＫＱの出力ＸＫＱＳが２段の遅
延フリップフロップ１５９を介して加えられる。この遅
延フリップフロップ１５９は遅延クリップフロッグ１５
２の出力タイミングに同期させるためのものである。ア
ンド回路１５８はイニシャルタッチ検出時間終了時に何
らかの鍵が押圧されていること（ＸＫＱＳが′１”）を
条件に８タイムスロツトの間″１”を出力する。The AND circuit 158 outputs "1" from the AND circuit 154.
given to. The other input of the AND circuit 158 includes a fourth
The output XKQS of the flip-flop XKQ shown in the figure is applied via a two-stage delay flip-flop 159. This delay flip-flop 159 is a delay clip-flop 15
This is to synchronize with the output timing of No. 2. The AND circuit 158 outputs "1" for eight time slots on the condition that some key is pressed (XKQS is "1") at the end of the initial touch detection time.

このアンド回路１５８の出力″１″によってアンド回路
１５７が動作可能となり、データレジスタ１００（第６
図）にホールドされているタッチ検出信号のピーク値デ
ータ（ＮＤＤ）を通過させ、オア回路１６０を介してレ
ジスタ１０８にロードする。また、アンド回路１５４の
出力１１″に対応してオア回路１，３１から第６図のイ
ンバータ１３５に与えられる信号ＴｉＭによってデータ
レジスタ１００にホールドしていたピーク値データがク
リアされる。アンド回路１５４の出力が１″となる８タ
イムスロツトの間にレジスタ１０８（第７図）に対応す
るピーク値データのロードが完了し、該アンド回路１５
４の出力が′θ″に立下るとアンド回路１５７に代わっ
てアンド回路１６１が動作可能となる。レジスタ１０８
にロードされたタッチ検出信号のピーク値データはこの
アンド回路１６１を介して以後ホールドされる。こうし
て、イニシャルタッチ検出デー”夕がレジスタ１０８に
ホールドされる。The AND circuit 157 becomes operational due to the output "1" of the AND circuit 158, and the data register 100 (sixth
The peak value data (NDD) of the touch detection signal held in FIG. Further, the peak value data held in the data register 100 is cleared by the signal TiM applied from the OR circuits 1 and 31 to the inverter 135 in FIG. 6 in response to the output 11'' of the AND circuit 154. Loading of the peak value data corresponding to the register 108 (FIG. 7) is completed during the 8 time slots in which the output of
When the output of 4 falls to 'θ'', the AND circuit 161 becomes operable instead of the AND circuit 157.Register 108
The peak value data of the touch detection signal loaded into is held thereafter via this AND circuit 161. In this way, the initial touch detection data is held in the register 108.

尚、レジスタ１０８のデータ表示がＡＰＩとＩＴＬの２
通り有る理由は、同じイニシャルタッチ検出データをア
タックピッチコンドロールドイニシャルタッチレベルコ
ントロールの両方に使用するためである。ＡＰＩは、ア
タックピッチ初期値設定データであり、その重みはレジ
スタ１０８の各ステージブロック内の上側に記されてい
る。下位３ビツトは切捨てられ、上位５ビツトが約１．
２セント乃至約１９セントのピッチずれに対応する。Note that the data display of the register 108 is divided into two types: API and ITL.
The reason for this is that the same initial touch detection data is used for both attack pitch control and initial touch level control. The API is attack pitch initial value setting data, and its weight is written above in each stage block of the register 108. The lower 3 bits are truncated, and the upper 5 bits are approximately 1.
It corresponds to pitch deviations of 2 cents to about 19 cents.

ＩＴＬは、イニシャルタッチレベル制御データである。ITL is initial touch level control data.

第７図の各レジスタ１０１〜１０８に記憶されたデータ
のうちピッチコントロール関係のデータ、すなわちビブ
ラートレートデータＶＢＲ，ビプラ：ト深さデータＶＢ
Ｄ、アフタータッチビブラート深さデータＫＶＢＤ、デ
ィレィビブラートエンベロープレートデータＤＶＥＲ，
ディレィビブラート開始時間データＤＥＬ、スラーレー
ト仮数部データＳＲＭ、スラーレート指数部データＳＲ
Ｅ。Among the data stored in each register 101 to 108 in FIG. 7, pitch control related data, vibrato rate data VBR, vibrato depth data VB
D. Aftertouch vibrato depth data KVBD, delay vibrato envelope plate data DVER,
Delay vibrato start time data DEL, slur rate mantissa data SRM, slur rate exponent data SR
E.

アタックピッチ初期値設定データＡＰＩは効果付与回路
２０（第２図）に供給される。レベルコントロール関係
のデータ、すなわちアフタータッチレベル制御データＡ
ＴＬ、サスティンレートデータＳＴＲ，イニシャルタッ
チレベル制御データＩＴＬは楽音信号発生部２１（第２
図）に供給される。The attack pitch initial value setting data API is supplied to the effect applying circuit 20 (FIG. 2). Level control related data, i.e. aftertouch level control data A
TL, sustain rate data STR, and initial touch level control data ITL are generated by the musical tone signal generator 21 (second
Figure).

効果付与回路２０では、単音キーアサイナ１４Ａから与
えられるアタックピッチスタート信号Ａｓまたはスラー
スタート信号ＳＳにもとづき、変調信号ＶＡＬを形成す
るための動作あるいはスラー効果を付与した楽音周波数
情報ＳＫＣを形成するための動作を開始する。効果付与
回路２０の詳細説明は省略するが、その概略は次の通り
である。The effect imparting circuit 20 performs an operation to form a modulation signal VAL or an operation to form musical tone frequency information SKC to which a slur effect is added based on the attack pitch start signal As or slur start signal SS given from the single note key assigner 14A. Start. A detailed explanation of the effect imparting circuit 20 will be omitted, but its outline is as follows.

アタックピッチスタート信号Ａｓが与えられたときは、
上記アタックピッチ初期値設定データＡＰＩ及びアタッ
クピッチデータＲＯＭ２２から与えられる制御データＡ
ＰＳ、ＡＰＲ，ＡＰＥＲに応じてアタックピッチ用の変
調信号ＶＡＬを形成する。When the attack pitch start signal As is given,
Control data A given from the attack pitch initial value setting data API and attack pitch data ROM 22
A modulation signal VAL for attack pitch is formed according to PS, APR, and APER.

その後、ディレィビブラートが選択されているならば、
上記ディレィビブラート開始時間データＤＥＬ及びディ
レィビブラートエンベロープデータＤＶＥＲに応じてデ
ィレィビブラート用の変調信号Ｖ’ＡＬを形成する。デ
ィレィビブラートの終了後は（ディレィビブラートが選
択されていないときはアタックピッチ終了直後に）、ノ
ーマルビブラート及びアフタータッチビブラートのだめ
の変調信号ＶＡＬを形成する。ノーマルビブラート用の
変調信号ＶＡＬは上記ビブラートレートデータＶＢＲ及
びビブラート深さデータＶＢＤに応じて形成される。ア
フタータッチビブラート用の変調信号ＶＡＬは上記デー
タＶＢＲとアフタータッチビブラート深さデータＫＶＢ
Ｄに応じて形成される。ノーマルビブラートとアフター
タッチビブラートが同時に選択されている場合は、変調
信号ＶＡＬの周波数がデータＶＢＨによって決定され、
深さく振幅）がデータＶＢＤとＫＶＢＤの両方によって
決定される。スラースタート信号ＳＳが与えられたとき
はスラーレート用のデータＳＲＭ、ＳＲＥと単音キーア
サイナ１４Ａから寿えられるキーコードＭＫＣに応じて
周波数情報ＳＫＣの値を前音に対応する値から新音に対
応する値まで徐々に移行する制御を行なう。スラー制御
終了後は上述と同様にしてディレィビブラート、ノーマ
ルビブラート、アフタータッチビブラートのための変調
信号ＶＡＬを形成する。Then, if delay vibrato is selected,
A modulation signal V'AL for delay vibrato is formed according to the delay vibrato start time data DEL and delay vibrato envelope data DVER. After the delay vibrato ends (immediately after the attack pitch ends when delay vibrato is not selected), a modulation signal VAL for normal vibrato and aftertouch vibrato is formed. The modulation signal VAL for normal vibrato is formed according to the vibrato rate data VBR and vibrato depth data VBD. The modulation signal VAL for aftertouch vibrato is the above data VBR and aftertouch vibrato depth data KVB.
D. When normal vibrato and aftertouch vibrato are selected at the same time, the frequency of modulation signal VAL is determined by data VBH,
depth and amplitude) are determined by both data VBD and KVBD. When the slur start signal SS is given, the value of the frequency information SKC is changed from the value corresponding to the previous note to the new note according to the slur rate data SRM, SRE and the key code MKC issued from the single note key assigner 14A. Performs control to gradually shift to the desired value. After the slur control is completed, modulation signals VAL for delay vibrato, normal vibrato, and aftertouch vibrato are formed in the same manner as described above.

楽音信号発生部２１の詳細説明も省略するが、その概略
は次の通りである。単音モードのときは、効果付与回路
２０から与えられる周波数情報５ＫＣ（これはキーコー
ドＭＫＣに対応している）にもとづき楽音信号を形成す
る。複音モードのときは複音キーアサイナ１４Ｂから４
見られるキーコードＰＫＣにもとづき楽音信号を形成す
る。同時に、そこで形成する楽音信号の音高を前記変調
信号■ＡＬに応じて制御し、かつ前記アフタータッチレ
ベル制御データＡＴＬ及びイニシャルタッチレベル制御
データＩＴＬに応じて離業音信号の音量を制御する。更
に、前記サスティンレートデータＳＴＲに応じて該楽音
信号の振幅エンベロープの“−サスティン時間を制御す
る。A detailed explanation of the musical tone signal generating section 21 will also be omitted, but its outline is as follows. In the single note mode, a musical tone signal is formed based on the frequency information 5KC (corresponding to the key code MKC) given from the effect imparting circuit 20. When in double note mode, double note key assigner 14B to 4
A musical tone signal is generated based on the seen key code PKC. At the same time, the pitch of the musical tone signal formed therein is controlled in accordance with the modulation signal AL, and the volume of the release sound signal is controlled in accordance with the aftertouch level control data ATL and the initial touch level control data ITL. Furthermore, the sustain time of the amplitude envelope of the musical tone signal is controlled in accordance with the sustain rate data STR.

以上のようにしてイニシャルタッチコントロールあるい
はアフタータッチコントロールが実現される。ところで
、第４図の単音キーアサイナ１４Ａでは、前記イニシャ
ルセンシング信号ＩＳの発生中はキーオン信号ＭＫＯＮ
をｔ　Ｏｎとし、かつ新たな押圧鍵のキーコードＸＫＣ
がレジスタ６７にロードされることを抑止している。所
定の待ち時間が終了したとき、すなわちイニシャルセン
シング信号ＩＳが＠０″に立下るとき、新たな押圧鍵の
キーコードＸＫＣがレジスタ３６からレジスタ３７にロ
ードされ、かつキーオン信号ＭＫＯＮが′１＃に立上る
。前述の楽音信号発生部２１では、レジスタ３７から出
力されるキーコードＭＫＣにもとづき（詳しくはこのキ
ーコードＭＫＣに対応する周波数情報ＳＫＣにもとづき
）単音モード用の楽音信号を形成し、かつ前記キーオン
信号ＭＫＯＮに応じて単音モ・−ド用の振幅エンベロー
プ信号を発生し、該楽音信号の発音を制御するようにな
っている。従って、所定の待ち時間分だけ楽音の発音開
始が遅れることになる。また、前述のアタックピッチス
タート信号ＡＳ及びスラースタート信号ＳＳは、イニシ
ャルセンシング信号ＩＳの立下り時に発生するようビな
っているので、効果付与回路２０における制御も発音開
姶縛の遅れに合わせて開始される。Initial touch control or aftertouch control is achieved in the above manner. By the way, in the single note key assigner 14A shown in FIG. 4, while the initial sensing signal IS is being generated, the key-on signal MKON is not activated.
Set t On, and set the key code XKC of the new key to be pressed.
is inhibited from being loaded into the register 67. When the predetermined waiting time ends, that is, when the initial sensing signal IS falls @0'', the key code XKC of the newly pressed key is loaded from the register 36 to the register 37, and the key-on signal MKON changes to '1#'. The aforementioned musical tone signal generating section 21 forms a musical tone signal for the single note mode based on the key code MKC output from the register 37 (specifically, based on the frequency information SKC corresponding to this key code MKC), and In response to the key-on signal MKON, an amplitude envelope signal for a single note mode is generated to control the sound generation of the musical tone signal.Therefore, the start of musical tone generation is delayed by a predetermined waiting time. Furthermore, since the attack pitch start signal AS and slur start signal SS described above are generated at the falling edge of the initial sensing signal IS, the control in the effect imparting circuit 20 also depends on the delay in starting and locking the sound. will be started together.

複音キーアサイナ１４Ｂの詳細説明は省略するが、この
キーアサイナ１４Ｂにおいても上述と同様の発音開始時
点を遅らせる配慮がなされている。Although a detailed explanation of the multitone key assigner 14B will be omitted, this key assigner 14B is also designed to delay the start of sound generation in the same way as described above.

すなわち、第４図に示す単音キーアサイナ１４Ａから複
音キーアサイナ１４Ｂに割当て禁止信号ＡＳｔが与えら
れるようになっており、この信号ＡＳｉ　＆；ｆ、＋ｔ
ホイニシャルセンシング信号Ｉｓの発生に対応して発生
し、複音キーアサイナ１４Ｂにおける割当て動作を一時
的に禁止する。その結果、新たな押圧鍵が成るチャンネ
ルに割当てられることになり、発音開始が遅らされる。That is, the assignment prohibition signal ASt is given from the single note key assigner 14A to the compound note key assigner 14B shown in FIG. 4, and this signal ASi &;f, +t
It is generated in response to the generation of the initial sensing signal Is, and temporarily prohibits the assignment operation in the multitone key assigner 14B. As a result, the newly pressed key will be assigned to the channel, and the start of sound generation will be delayed.

第４図を参照すると、フリップフロップＡＫＱの出力が
アンド回路９１を介してオア回路３４５に与えられ、こ
のオア回路６４５の出力が割当て禁止信号ＡＳｉとして
複音キーアサイナ１４Ｂに供給されるようになっている
。従って、イニシャルセンシング信号ＩＳに対応して信
号ＡＳｉが発生する。尚、アンド回路６４４の出力がオ
ア回路６４５に入力されているが、これはタイミング合
わせのために設計上設けられたものであるにすぎない。Referring to FIG. 4, the output of the flip-flop AKQ is supplied to an OR circuit 345 via an AND circuit 91, and the output of this OR circuit 645 is supplied as an assignment prohibition signal ASi to a multitone key assigner 14B. . Therefore, the signal ASi is generated in response to the initial sensing signal IS. Note that the output of the AND circuit 644 is input to the OR circuit 645, but this is merely provided in the design for timing adjustment.

尚、押鍵検出部１２は第３図に示すような時分割多重化
キーデータＴＤＭを発生する方式に限らず、如何なる押
鍵検出方式を用いてもよい。また、上記実施例では単音
モードと複音モードが選択可能であるが、どちらか一方
のみであってもよい。Note that the key press detection section 12 is not limited to the method of generating time division multiplexed key data TDM as shown in FIG. 3, but may use any key press detection method. Further, in the above embodiment, the single note mode and the compound note mode can be selected, but only one of them may be selected.

また、上記実施例ではタッチセンサ１１は全鍵共通であ
るが、各鍵毎にもしくは半オクターブあるいはオクター
ブ等所定音域毎に夫々独立にタッチセンサを設けてもよ
い。また、アフタータッチセンサ１１Ａの形状、材質等
は特に限定されず、要するに押鍵接続中においても鍵タ
ッチに応じた出力が得られるものであればよい。例えば
、感圧導電ゴムあるいは圧電素子、半導体圧力センサ、
光学方式を用いたもの、コイルを用いたもの、磁気作用
を用いたもの、等如何なる動作原線にもとづくセンサを
用いてもよい。Further, in the above embodiment, the touch sensor 11 is common to all keys, but a touch sensor may be provided independently for each key or for each predetermined sound range such as a half octave or an octave. Further, the shape, material, etc. of the aftertouch sensor 11A are not particularly limited, and may be of any type as long as it can provide an output corresponding to a key touch even during key press connection. For example, pressure-sensitive conductive rubber or piezoelectric elements, semiconductor pressure sensors,
A sensor based on any principle of operation may be used, such as one using an optical method, one using a coil, or one using magnetic action.

「エニー昂ニーキーオン」アルいハ「レカートニューキ
ーオン」にもとづきアフタータッチセンサ１１Ａの出力
信号のピーク値を所定期間内で検出しこれをホールドす
る場合において、必ずしも厳密なピーク値ホールドを行
なわねばならないわけではなく、要するに演奏者が鍵押
圧当初に鍵に与えた力（イニシャルタッチ）ｔ−前記所
定期間内で量的に検出するように構成されていればよい
。When detecting and holding the peak value of the output signal of the aftertouch sensor 11A within a predetermined period of time based on "Any key on" or "Return new key on", it is necessary to strictly hold the peak value. In other words, it is only necessary to quantitatively detect the force (initial touch) t applied by the player to the key at the time of pressing the key - within the predetermined period.

また、イニシャルタッチ検出のための前記所定期間は実
施例では約１０ｍｓ　（ミリ秒）となっているが、発音
開始を遅らせてもさしつかえない程度ならどの程度でも
よい。Furthermore, although the predetermined period for initial touch detection is approximately 10 ms (milliseconds) in the embodiment, it may be set to any length as long as it is acceptable to delay the start of sound generation.

上記実施例ではタッチ検出信号（ボリュームｖ３、ｖ６
、Ｖ８の出力）と他の効果設定信号（ボリュ−ＡＹ１、
ｖ２、Ｖ４、ｖ５、Ｖ’ｌ）出力）トラ共通のＡ／Ｄ変
換部１７でＡ／Ｄ変換するようにしているが、タッチ検
出信号専用のＡ／Ｄ変換装置を設けてもよい。In the above embodiment, the touch detection signals (volume v3, v6
, V8 output) and other effect setting signals (Volume-AY1,
v2, V4, v5, V'l) Output) Although A/D conversion is performed by the A/D converter 17 common to all tigers, an A/D converter exclusively for touch detection signals may be provided.

以上説明したようにこの発明によれば、共通のセンサを
用いてイニシャルタッチとアフタータッチの両方を検出
することができるので、鍵盤回わりの構成が簡素化され
ると共に製造コストを安価にすることもできるという利
点がある。As explained above, according to the present invention, both initial touch and aftertouch can be detected using a common sensor, which simplifies the configuration around the keyboard and reduces manufacturing costs. It has the advantage that it can also be done.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明のより詳細な実施例を示す電子楽器全体構成
ブロック図、第３図は第２図の押鍵検出部及びカウンタ
の詳細例を示す回路図、第４図は第２図の単音キーアサ
イナの詳細例を示す回路図、第５図は第２図各部で使用
するタイミング１言号の一例を示すタイミングチャート
、第６図は第２図のタッチセンサ、各種効果設定操作子
群、アナログ電圧マルチプレクサ及びＡ／Ｄ変換器の部
分の詳細例を示す回路図、第７図は第２図のＡ／Ｄ変換
部内の制御及び記憶部の詳細例を示す回路図、第８図は
第６図のアフタータッチセンサの出力にもとづきイニシ
ャルタッチ及びアフタータッチの両方を検出することを
示すための信号波形図、第９図は第６図及び第７図の回
路によるアナログ／ディジタル変換のための時分割状態
を示すタイミングチャート、第１０図は第６図のＡ／Ｄ
変換器の通常Ｏ（イニシャルタッチ検出時以外のときの
）動作例を示すタイミングチャート、第１１図は第６図
及び第７図におけるイニシャルタッチ検出時の主な信号
の発生状態を示すタイミングチャート、である。 ２００　、１０−・・鍵盤、２０１　・・・楽音発生装
置、２０３．１０，１１Ａ・・・タッチセンサ、２０４
−待ち時間設定回路、２０５・・・イニシャルタッチ検
出回路（ピークホールド回路）、１２−・・押鍵検出部
、１　Ｂ　−・・鍵走査用及び待ち時間設定用及びＡ／
Ｄ変換時分を動作制御用のカウンター　１４−発音割当
て回路、１４　Ａ　・・・単音キーアサイナ、２１−・
・楽音信号発生部、５６　、７７−・・ニューキーオン
検出用のアンド回路、ＡＫＱ、ＮＫＱ−・ニューキーオ
ン記憶用のフリップフロップ、Ｖ８−・・イニシャルタ
ッチ感度調整用ボリューム、１８・・・Ａ、　／　Ｄ変
換器、１０８・・・イニシャルタッチ検出データ記憶用
のレジスタ。 特許出願人　日本楽器製造株式会社FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a block diagram of the overall configuration of an electronic musical instrument showing a more detailed embodiment of the invention, and FIG. 3 is a block diagram showing the key press detection section and counter of FIG. 4 is a circuit diagram showing a detailed example of the single note key assigner shown in FIG. 2, FIG. 5 is a timing chart showing an example of timing 1 words used in each part of FIG. The figure is a circuit diagram showing a detailed example of the touch sensor, various effect setting operators, analog voltage multiplexer, and A/D converter in Figure 2, and Figure 7 is the control inside the A/D converter in Figure 2. FIG. 8 is a signal waveform diagram showing that both initial touch and aftertouch are detected based on the output of the aftertouch sensor shown in FIG. 6, and FIG. 9 is a circuit diagram showing a detailed example of the storage section. A timing chart showing the time division state for analog/digital conversion by the circuits in Figures 6 and 7, and Figure 10 is the A/D of Figure 6.
A timing chart showing an example of the normal operation of the converter (other than during initial touch detection); FIG. 11 is a timing chart showing the generation state of the main signals during initial touch detection in FIGS. 6 and 7; It is. 200, 10--Keyboard, 201...Musical tone generator, 203.10, 11A...Touch sensor, 204
- Waiting time setting circuit, 205...Initial touch detection circuit (peak hold circuit), 12-...Key press detection unit, 1B-...For key scanning and waiting time setting and A/
Counter for operation control of D conversion time and minutes 14-Sound generation assignment circuit, 14A...Single note key assigner, 21-.
- Musical sound signal generation section, 56, 77--AND circuit for new key-on detection, AKQ, NKQ--Flip-flop for new key-on memory, V8-...Volume for initial touch sensitivity adjustment, 18...A, /D converter, 108...Register for storing initial touch detection data. Patent applicant Nippon Musical Instruments Manufacturing Co., Ltd.

Claims (1)

【特許請求の範囲】 １、複数の鍵を具える鍵盤と、この鍵盤で抑圧さ几た鍵
に対応する楽音信号を発生する楽音発生手段と、前記鍵
盤で押圧された鍵に関する押圧力あるいは抑圧速度ある
いは抑圧深さ等にもとづき鍵タッチを鍵押圧持続中も検
出するタッチセンサと、前記鍵盤における鍵の押し始め
を検出し、この検出にもとづき押鍵開始時から所定時間
の間待ち時間を設定する待ち時間設定手段と、この待ち
時間設定手段によって前記待ち時間が設定されている間
に前記タッチセンサで検出された鍵タッチヲ宗す信号に
もとづきイニシャルタッチに応じた信号を検出するイニ
シャルタッチ検出手段とを具え、前記楽音発生手段で発
生する楽音の音高、音色、音量のうち１または複数を前
記イニシャルタッチ検出手段の出力に応じて制御し、か
つ前記楽音発生手段における楽音の発音開始を前記待ち
時間分だけ遅らせるようにしたことを特徴とする４子楽
器のタッチレスポンス装置。 ２、前記イニシャルタッチ検出手段は、前記待ち時間設
定手段によって前記待ち時間が設定されている間に前記
タッチセンサから出力される前記鍵タッチを示す信号の
ピーク値を検出してホールドし、ホールドした信号と前
記イニシャルタッチに応じた信号として出力するもので
ある特許請求の範囲第１項記載の電子楽器のタッチレス
ポンス装置。 ６、前記タッチセンサは、前記誕タッチを示すアナログ
信号を出力するものであり、前記イニシャルタッチ検出
手段は、前記待ち時間中に前記タッチセンサから出力さ
れるアナログ信号をディジタル信号に変換しかつそのピ
ーク値をホールドするものである特許請求の範囲第２項
記載の電子楽器のタッチレスポンス装置。 ４、前記イニシャルタッチ検出手段は、前記タッチセン
サから出力されたアナログ信号の感度を調整する可変調
整手段と、カウンタ及びデイジタル／アナログ変換器及
びアナログ比較器を含み、前記カウンタの出力を前記デ
ィジタル／アナログ変換器でアナログ信号に変換し、前
記アナログ比較器で前記可変調整手段の出力信号と前記
ディジタル／アナログ変換器の出力信号とを比較し、前
記待ち時間中に前記比較器の出力にもとづき前記ディジ
タル／アナログ変換器の出力信号の値が前記可変調整手
段の出力信号の値に達するまで前記カウンタを逐次カウ
ントアツプするｒナログ／ディジタル変換回路と、前記
待ち時間の終了時に前記カウンタの内容をホールドする
レジスタとを具えるものである特許請求の範囲第６項記
載の電子楽器のタッチレスポンス装置。 ５、前記待ち時間設定手段は、前記鍵盤で新たな鍵が押
圧されたことを検出するニューキー検出手段と、このニ
ューキー検出手段による新たな鍵押圧検出にもとづき前
記所定時間の計時動作を行なうタイマ手段とを含むもの
である特許請求の範囲第１項乃至第４項記載の電子楽器
のタッチレスポンス装置。[Scope of Claims] 1. A keyboard comprising a plurality of keys, a musical tone generating means for generating a musical tone signal corresponding to the keys suppressed by the keyboard, and a pressing force or suppression related to the keys pressed by the keyboard. A touch sensor detects a key touch even while the key is being pressed based on the speed or depth of suppression, and a touch sensor detects the start of a key press on the keyboard, and based on this detection, a waiting time is set for a predetermined time from the start of the key press. and an initial touch detection means for detecting a signal corresponding to an initial touch based on a signal indicating a key touch detected by the touch sensor while the waiting time is set by the waiting time setting means. controlling one or more of the pitch, timbre, and volume of the musical tone generated by the musical tone generating means according to the output of the initial touch detecting means, and controlling the start of sound generation of the musical tone by the musical tone generating means. A touch response device for four child musical instruments characterized by a delay equal to the waiting time. 2. The initial touch detection means detects and holds a peak value of a signal indicating the key touch output from the touch sensor while the waiting time is set by the waiting time setting means. 2. The touch response device for an electronic musical instrument according to claim 1, wherein the touch response device for an electronic musical instrument outputs a signal according to the signal and the initial touch. 6. The touch sensor outputs an analog signal indicating the initial touch, and the initial touch detection means converts the analog signal output from the touch sensor into a digital signal during the waiting time, and converts the analog signal into a digital signal. The touch response device for an electronic musical instrument according to claim 2, which holds a peak value. 4. The initial touch detection means includes a variable adjustment means for adjusting the sensitivity of the analog signal output from the touch sensor, a counter, a digital/analog converter, and an analog comparator, and converts the output of the counter into the digital/analog signal. An analog converter converts the signal into an analog signal, the analog comparator compares the output signal of the variable adjustment means with the output signal of the digital/analog converter, and during the waiting time, the an analog/digital conversion circuit that sequentially counts up the counter until the value of the output signal of the digital/analog converter reaches the value of the output signal of the variable adjustment means, and holds the contents of the counter at the end of the waiting time; 7. The touch response device for an electronic musical instrument according to claim 6, further comprising a register for controlling the touch response of the electronic musical instrument. 5. The waiting time setting means includes a new key detection means for detecting that a new key has been pressed on the keyboard, and performs a timing operation for the predetermined time based on the detection of a new key press by the new key detection means. 5. A touch response device for an electronic musical instrument according to claim 1, further comprising a timer means.