JPS5860819A - 逓倍回路 - Google Patents
逓倍回路Info
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- JPS5860819A JPS5860819A JP15911181A JP15911181A JPS5860819A JP S5860819 A JPS5860819 A JP S5860819A JP 15911181 A JP15911181 A JP 15911181A JP 15911181 A JP15911181 A JP 15911181A JP S5860819 A JPS5860819 A JP S5860819A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/68—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using pulse rate multipliers or dividers pulse rate multipliers or dividers per se
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、所定周波数範囲外の入力信号に対しても所定
の゛幣倍出力を得る逓倍回路に関する。
の゛幣倍出力を得る逓倍回路に関する。
従来、入力信号周波数を精度臭く逓倍し、しかも応答性
の良い特徴を有する逓倍回路として第１図に示すような
回路が考えられている。この回路は、入力信号ｆ１の周
波数をｎ倍するためのものであシ、予め入力信号ｆｉｎ
の！周期の１ ／ｎの期間を基本信号ＣＫで換算して計
測し。
の良い特徴を有する逓倍回路として第１図に示すような
回路が考えられている。この回路は、入力信号ｆ１の周
波数をｎ倍するためのものであシ、予め入力信号ｆｉｎ
の！周期の１ ／ｎの期間を基本信号ＣＫで換算して計
測し。
これをラッチしておく。次の１周期の期間に基本信号Ｃ
Ｋを一次分濁して、この分胸出カと上記２ツテされた値
とを比較し、これが一致したらパルスを１つ出力し、こ
の１周期の期間に１周期の１７ｎの期間を計測し、これ
を繰シ返し行なう、そして、１７ｆ１分周回路Ｉと分周
器２とで入力信号ｆいの１周期の１／ｎの期間を計測し
、この計測値をう、子回路３で２．テし、もう１つの分
周器４で基本信号ＣＫの分局を行ない、ラッチ回路Ｓの
値と分周ａ４の値とを比較回路５で比較するようにした
ものである。この回路では、３個の１ピツトシフトレジ
スタ６〜８．２つのインＩ中−夕９．１０および２つの
ノア回路１１．１１で構成され圧制御回路１ｓにょシ、
前記分周ｆｔ２のリセット信＠ Ｒ１と２．子回路Ｓの
ラッチ信号Ｌ１を作るようにしている。まえ、上記リセ
ット信号Ｒ１をオア回路１４を通すことによって、ある
いは逓倍信号７ｅを１ビツトシフトレゾスタ１５で遅ら
せこれをオア回＃６Ｊ４を通す辷とＫよってもう１つの
分局器４のリセット信号Ｒ３を作っている。
Ｋを一次分濁して、この分胸出カと上記２ツテされた値
とを比較し、これが一致したらパルスを１つ出力し、こ
の１周期の期間に１周期の１７ｎの期間を計測し、これ
を繰シ返し行なう、そして、１７ｆ１分周回路Ｉと分周
器２とで入力信号ｆいの１周期の１／ｎの期間を計測し
、この計測値をう、子回路３で２．テし、もう１つの分
周器４で基本信号ＣＫの分局を行ない、ラッチ回路Ｓの
値と分周ａ４の値とを比較回路５で比較するようにした
ものである。この回路では、３個の１ピツトシフトレジ
スタ６〜８．２つのインＩ中−夕９．１０および２つの
ノア回路１１．１１で構成され圧制御回路１ｓにょシ、
前記分周ｆｔ２のリセット信＠ Ｒ１と２．子回路Ｓの
ラッチ信号Ｌ１を作るようにしている。まえ、上記リセ
ット信号Ｒ１をオア回路１４を通すことによって、ある
いは逓倍信号７ｅを１ビツトシフトレゾスタ１５で遅ら
せこれをオア回＃６Ｊ４を通す辷とＫよってもう１つの
分局器４のリセット信号Ｒ３を作っている。
上記のような逓倍回路において、入力信号’Ｉｎが低い
場合、すなわち入力信号’ｉｔ＞の周波数が低く、分局
器２がオー７４フローする場合に社、分局器２の計１１
１１１値は正確でなくなる。すなわち、いま分局器２の
計測値をＮｌ、分周器４の計測値をＮｈ入入信信号周波
数を’Ｉｎ ’入力信号の周期を”Ｉｎ ％逓倍数をｎ
１基準信号をＣＪ［とすると、分周器２の計測ｆｉｇ
’Ｒ１は次式で示される。
場合、すなわち入力信号’ｉｔ＞の周波数が低く、分局
器２がオー７４フローする場合に社、分局器２の計１１
１１１値は正確でなくなる。すなわち、いま分局器２の
計測値をＮｌ、分周器４の計測値をＮｈ入入信信号周波
数を’Ｉｎ ’入力信号の周期を”Ｉｎ ％逓倍数をｎ
１基準信号をＣＪ［とすると、分周器２の計測ｆｉｇ
’Ｒ１は次式で示される。
？：、仁で、例えば、逓倍数ｎ＝４、基準信号ＣＫ ”
１０ ｋＨｚ 、分周器２を１０段のｄイナリーカウ
ンタで構成して、その計測値 Ｎｌ ＝１０２４（Ｎｌ ｍａｘ）とすると、入カ信号
ノ周期Ｔいは上記（１）式から となり、これから入力信号の周波数ｆいはとなる。この
ように、入カ、信号の周波数ｆ１が０．４１ｎｍ以下に
なると、分周器２の計１ｉｊ ｔｌ Ｎ １は再び＠０
“に戻シ、カッントを続けることになる。
１０ ｋＨｚ 、分周器２を１０段のｄイナリーカウ
ンタで構成して、その計測値 Ｎｌ ＝１０２４（Ｎｌ ｍａｘ）とすると、入カ信号
ノ周期Ｔいは上記（１）式から となり、これから入力信号の周波数ｆいはとなる。この
ように、入カ、信号の周波数ｆ１が０．４１ｎｍ以下に
なると、分周器２の計１ｉｊ ｔｌ Ｎ １は再び＠０
“に戻シ、カッントを続けることになる。
亀２図はこのような計測値Ｎ１と入力信号の周期”Ｉｎ
との関係を示している。っまシ、入力周波数’Ｉｎが回
路誤動作を起こさない所定周波数ｆｌｉＢ内であれけ、
計測ｒｉ Ｎ ｓは＠１０２４”と′″０”との間をｍ
ｂ返すが、入力周波数ｆいが所定周波数範曲よシも高い
場合（周期τ、が短かい場合）Ｔｏるいは低い場合（周
期Ｔｉｎ”長い場合）Ｋは、計測ｆｉｌｌ Ｎ ＊は”
１０２４’以下の値と１０′″との間を繰シ返す・し
たがって、上記逓倍回路の入出力特性は第３因に示すよ
うに、入力信号の最小周波数ｆ７−よシも低い周波数の
場合にも逓倍出方Ｉ・は高い値を示し、入カ信号／、ｎ
Ｋ対する出力信号ｆ・の特性が非常に不都合な形となっ
ている。
との関係を示している。っまシ、入力周波数’Ｉｎが回
路誤動作を起こさない所定周波数ｆｌｉＢ内であれけ、
計測ｒｉ Ｎ ｓは＠１０２４”と′″０”との間をｍ
ｂ返すが、入力周波数ｆいが所定周波数範曲よシも高い
場合（周期τ、が短かい場合）Ｔｏるいは低い場合（周
期Ｔｉｎ”長い場合）Ｋは、計測ｆｉｌｌ Ｎ ＊は”
１０２４’以下の値と１０′″との間を繰シ返す・し
たがって、上記逓倍回路の入出力特性は第３因に示すよ
うに、入力信号の最小周波数ｆ７−よシも低い周波数の
場合にも逓倍出方Ｉ・は高い値を示し、入カ信号／、ｎ
Ｋ対する出力信号ｆ・の特性が非常に不都合な形となっ
ている。
逆に、入力信号’ｉｎの周波数が高い場合、すなわち２
．チされる値がある一定値以下あるいは１０″となる場
合には、充分な逓倍特性が得られないという欠点がある
。例えば逓倍数ｎ＝Ｗｓとすると、１７１１分周回路Ｊ
回路網器２で計測された入力周期の計測値Ｎｘ＝２５６
の場合、ラッチ回路３に２．チされる値Ｎ１はＮｘ／ｎ
＝２５６／１６＝１６であるので、基本信号ＣＫを分周
器２で「１６」カウントする毎に逓倍出力ｆ・を得る。
．チされる値がある一定値以下あるいは１０″となる場
合には、充分な逓倍特性が得られないという欠点がある
。例えば逓倍数ｎ＝Ｗｓとすると、１７１１分周回路Ｊ
回路網器２で計測された入力周期の計測値Ｎｘ＝２５６
の場合、ラッチ回路３に２．チされる値Ｎ１はＮｘ／ｎ
＝２５６／１６＝１６であるので、基本信号ＣＫを分周
器２で「１６」カウントする毎に逓倍出力ｆ・を得る。
すなわち、１周期が’２５６”であるから「１６」カウ
ント毎に（１周期１６［！！Ｉ）出力するので１６逓倍
となる。とζろが今、１／ｎ分周回路１と分周器１で計
測された入力周期の計測値Ｎｘ＝２５５の場合には、う
、テされる値ＮｌはＮ ＝２５５／１６＝１５．９３
＝１５となシ、基本信号ＣＫを分周器で「１５」カウン
トする毎に逓倍出力ｆ・を得ることになる。このととは
。
ント毎に（１周期１６［！！Ｉ）出力するので１６逓倍
となる。とζろが今、１／ｎ分周回路１と分周器１で計
測された入力周期の計測値Ｎｘ＝２５５の場合には、う
、テされる値ＮｌはＮ ＝２５５／１６＝１５．９３
＝１５となシ、基本信号ＣＫを分周器で「１５」カウン
トする毎に逓倍出力ｆ・を得ることになる。このととは
。
１周期が１２５６”であるため「１５」カウント毎では
一２５６／１５＝１７．０６で１７逓倍しているヒとに
なる。つｔｂ、入力周波数ｆ１１ｍが最大周波数ｆいｗ
ａｘよシも高くなうた場合、第４図の入出力善性図に示
すように逓倍◆力ｆ・が急激に変化し、正常な入出力特
性とはならない。
一２５６／１５＝１７．０６で１７逓倍しているヒとに
なる。つｔｂ、入力周波数ｆ１１ｍが最大周波数ｆいｗ
ａｘよシも高くなうた場合、第４図の入出力善性図に示
すように逓倍◆力ｆ・が急激に変化し、正常な入出力特
性とはならない。
上述したように従来前えられ九逓倍回路では、入力信号
周波数がある範囲を越えた場合に回路誤動作を生じ、逓
倍出力信号拡不正確な値となシ、入出力特性が非常に悪
くなるという欠点がありた。
周波数がある範囲を越えた場合に回路誤動作を生じ、逓
倍出力信号拡不正確な値となシ、入出力特性が非常に悪
くなるという欠点がありた。
本発明は上記の欠点を解消するためになされたもので、
回路が誤動作を起さない所定周波数範囲を入力信号周波
数が越えた場合に、逓倍信号の出力を禁止する回路ある
いは逓倍出力を一定値に固定する回路手段を設けるとと
によって、所定周波数範囲外の低い周波数あるいは高い
周波数の入力信号に対しても実用上問題のない入出力特
性を持たせ、回路の誤動作を防止し得る信頼性のある逓
倍回路を提供することを目的とする・ 以下、図面を参照して本発明の一１！施例を説明する。
回路が誤動作を起さない所定周波数範囲を入力信号周波
数が越えた場合に、逓倍信号の出力を禁止する回路ある
いは逓倍出力を一定値に固定する回路手段を設けるとと
によって、所定周波数範囲外の低い周波数あるいは高い
周波数の入力信号に対しても実用上問題のない入出力特
性を持たせ、回路の誤動作を防止し得る信頼性のある逓
倍回路を提供することを目的とする・ 以下、図面を参照して本発明の一１！施例を説明する。
第５図に示す逓倍回路において、前述したｊａ１図と同
様の部分にＦｉ同一符号を用いてその説明は省略する。
様の部分にＦｉ同一符号を用いてその説明は省略する。
図において、参照番号Ｊ〜１＆迄は第１図と同様であり
、１６は分周器２がオー／４フローした場合を検出する
オーパフーー検出用２．チ回路で、これは分周器２の最
上位ピット出力をインノ４−夕１１を介してりａ、り・
中ルス端子ＣＰに受け、インノ々−夕１８を介した反転
リセット信号ＲＥＳＥＴにょシセ、トされ、前記制御回
路１３のリセット信号Ｒ菫にょシリセットされ、電源ｖ
Ｄゎをデータ入力端子りに受けて出力端子Ｑ４から２．
チ出カを送出する１ビ、トシフトレジスタである。また
、１１１は分周器２がオーパフｏ−１，た時に逓倍出力
信号ｆ・を禁止するための信号を得る丸めの禁止信号出
力用ラッチ回路であり、これは上記制御回路１８からの
ラッチ信号Ｌ１をクロ、クツ中ルス端子ｃｐに受け、上
記インバータＪ８を通じた反転リセット信号ＲＥＳＥＴ
にょシリセットされ、インバータＪＯを介した上記う、
子回路！６の出力Ｑ４をデータ入力端子りに受けて出力
端子Ｑｍから禁止信号１１を出力する１ビ、ト７フトレ
ジスタである。上８ピイン／々−夕２０を介したラッチ
回路１６の出力Ｑ４と前記う、、テ信号Ｌ１はアンド回
路２１によりアンドがとられ、このアンド出力を２．子
回路８へ２．チΔルスとして供給するようにしている。
、１６は分周器２がオー／４フローした場合を検出する
オーパフーー検出用２．チ回路で、これは分周器２の最
上位ピット出力をインノ４−夕１１を介してりａ、り・
中ルス端子ＣＰに受け、インノ々−夕１８を介した反転
リセット信号ＲＥＳＥＴにょシセ、トされ、前記制御回
路１３のリセット信号Ｒ菫にょシリセットされ、電源ｖ
Ｄゎをデータ入力端子りに受けて出力端子Ｑ４から２．
チ出カを送出する１ビ、トシフトレジスタである。また
、１１１は分周器２がオーパフｏ−１，た時に逓倍出力
信号ｆ・を禁止するための信号を得る丸めの禁止信号出
力用ラッチ回路であり、これは上記制御回路１８からの
ラッチ信号Ｌ１をクロ、クツ中ルス端子ｃｐに受け、上
記インバータＪ８を通じた反転リセット信号ＲＥＳＥＴ
にょシリセットされ、インバータＪＯを介した上記う、
子回路！６の出力Ｑ４をデータ入力端子りに受けて出力
端子Ｑｍから禁止信号１１を出力する１ビ、ト７フトレ
ジスタである。上８ピイン／々−夕２０を介したラッチ
回路１６の出力Ｑ４と前記う、、テ信号Ｌ１はアンド回
路２１によりアンドがとられ、このアンド出力を２．子
回路８へ２．チΔルスとして供給するようにしている。
さらに、上記ラッチ回路１９からの禁止信号！、１によ
って、前記比較回路５からの出力をアンド回路２２にて
ダートして逓倍出力信号ｆｏの送出を制御するようにし
ている。また、２３はう、子回路Ｓにおける２、チ内容
の値がある程度小さくなりた場合に一定値に固定する。
って、前記比較回路５からの出力をアンド回路２２にて
ダートして逓倍出力信号ｆｏの送出を制御するようにし
ている。また、２３はう、子回路Ｓにおける２、チ内容
の値がある程度小さくなりた場合に一定値に固定する。
−２，チ値固定回路で、この固定回路２３は図では所定
の上位桁ビット出力のアンドをとるアンド回路２４と、
このアンド回路ｚ４の出力とう、子回路３の所定の上位
桁以外のピット出力とのそｈぞれオアをとるオア回路２
５〜２７とで構成されている。さらに１１１は基本信号
ＣＫを反転するインバータである・ 上記のように構成され九逓倍回路の動作は、岐述則禄に
入力信号’Ｉｎの周波数をｎ倍に逓倍する回路で、予め
入力信号’ｉｎの１周期の１／ｎの期間を基本信号ＣＫ
で換其して分周器２にで計測し、これをう、テ回路３に
て２．チしておき、もう１つの分局器４にて基本信号Ｃ
ＫＯ分周を行ない、この分局器４の分周出力と上記２、
テ回路３の２．チ比力を比較回路５で比較し、その比較
の結果、両者が一致したらパルスを１つ出力する。この
ような動作を繰シ返すことによって入力信号ｆｔｎｔ−
ｎ倍した逓倍出力信号ｉｏを得るものでおる。
の上位桁ビット出力のアンドをとるアンド回路２４と、
このアンド回路ｚ４の出力とう、子回路３の所定の上位
桁以外のピット出力とのそｈぞれオアをとるオア回路２
５〜２７とで構成されている。さらに１１１は基本信号
ＣＫを反転するインバータである・ 上記のように構成され九逓倍回路の動作は、岐述則禄に
入力信号’Ｉｎの周波数をｎ倍に逓倍する回路で、予め
入力信号’ｉｎの１周期の１／ｎの期間を基本信号ＣＫ
で換其して分周器２にで計測し、これをう、テ回路３に
て２．チしておき、もう１つの分局器４にて基本信号Ｃ
ＫＯ分周を行ない、この分局器４の分周出力と上記２、
テ回路３の２．チ比力を比較回路５で比較し、その比較
の結果、両者が一致したらパルスを１つ出力する。この
ような動作を繰シ返すことによって入力信号ｆｔｎｔ−
ｎ倍した逓倍出力信号ｉｏを得るものでおる。
上記回路において、入力信号の周波数が低い場合、前述
したように分周器２はオーバフローを起こすので、との
オーバフローを検出用ツ。
したように分周器２はオーバフローを起こすので、との
オーバフローを検出用ツ。
チ回路１６にて検出する。さらに、このツ、テ回路Ｊ６
の検出出力を禁止信号出力用う、チ回路１９で２．テし
て禁止信号１１を得、この禁止信号Ｉｔをアンド回路２
Ｊに加えて比較回路５からの逓倍出力ｆ・を禁止するよ
うにする。
の検出出力を禁止信号出力用う、チ回路１９で２．テし
て禁止信号１１を得、この禁止信号Ｉｔをアンド回路２
Ｊに加えて比較回路５からの逓倍出力ｆ・を禁止するよ
うにする。
とのようにすれは、第６図の入出力特性図に示すように
、回路が誤動作しないための入力信号ｆ の最小周波数
’ｉｎ−よりも低い入力周波数ｎ の場合には、逓倍出力ｆｏＢ出力され次いので零となる
。逆に、回路が誤動作しないための最大周波数ｆｉｎｖ
ｎａｘよシも入力周波数が高くなった場合には、う、チ
回路３の２．テ内容がある一定値以下あるいは′″０＃
となシ、充分な逓倍特性が得られない、実用上の望まし
い特性としては、入力信号ｆいがある程度高くなると逓
倍出力ｆｏを固定した方が好ましい。そこで、との場合
には、２．チ値固定回路２３によって２、テ回路Ｓの内
容を所定値に固定して比較回路５に送出し、この固定う
、チ値によって逓倍出力ｆ・を第６図の入出力特性図に
示すように一定に固定する。このようにすれは、入力信
号周波数が誤動作が生じない周波数範囲を外れた場合で
も、入出力特性として実用上問題のない特性を持たせる
ことができる。
、回路が誤動作しないための入力信号ｆ の最小周波数
’ｉｎ−よりも低い入力周波数ｎ の場合には、逓倍出力ｆｏＢ出力され次いので零となる
。逆に、回路が誤動作しないための最大周波数ｆｉｎｖ
ｎａｘよシも入力周波数が高くなった場合には、う、チ
回路３の２．テ内容がある一定値以下あるいは′″０＃
となシ、充分な逓倍特性が得られない、実用上の望まし
い特性としては、入力信号ｆいがある程度高くなると逓
倍出力ｆｏを固定した方が好ましい。そこで、との場合
には、２．チ値固定回路２３によって２、テ回路Ｓの内
容を所定値に固定して比較回路５に送出し、この固定う
、チ値によって逓倍出力ｆ・を第６図の入出力特性図に
示すように一定に固定する。このようにすれは、入力信
号周波数が誤動作が生じない周波数範囲を外れた場合で
も、入出力特性として実用上問題のない特性を持たせる
ことができる。
第７図は本発明の他の実施例である逓倍回路を示してい
る。この回路では前述した第５図のアンド回路２２を除
去し、禁止信号出力用ツ。
る。この回路では前述した第５図のアンド回路２２を除
去し、禁止信号出力用ツ。
テ回路１９の禁止信号Ｉ！を２．テ回路３のセ、ト端子
Ｓに供給するようにしている。このようにすることによ
って、入力周波数が最小周波数ｆｉ□―よシも低くなっ
た場合に、との禁止信号ＩＩによつてう、テ回路８に分
周器２の一定出力（分局器２がオーバーフロー状態であ
るため）を２．チし、この一定出力によって逓倍出力Ｊ
’ｓを得るようにしている。従って、第８図の入出力特
性に示すように、最小周波１１ｆ１．−以下の低い入力
信号’Ｉｎに対して逓倍出力ｆ。
Ｓに供給するようにしている。このようにすることによ
って、入力周波数が最小周波数ｆｉ□―よシも低くなっ
た場合に、との禁止信号ＩＩによつてう、テ回路８に分
周器２の一定出力（分局器２がオーバーフロー状態であ
るため）を２．チし、この一定出力によって逓倍出力Ｊ
’ｓを得るようにしている。従って、第８図の入出力特
性に示すように、最小周波１１ｆ１．−以下の低い入力
信号’Ｉｎに対して逓倍出力ｆ。
は一定となっている。周波数が高い締金には、前述同様
に２．テ値固定回路２３によυツプテ出力を一定値に固
定するようにしているので、第８図の特性に示すように
最大周波数ｆ１ｎｍａｘ以上の入力信号’ｉｎに対して
出力信号ｆｅは一定となっている。この回路も前述同様
の効果を有する亀のである。本通倍回路を例えば車両用
エンジンの回転数検出のための装置に適用すれば、高精
度で回転数を検出でき、応答性のよい装置とすることが
できる。
に２．テ値固定回路２３によυツプテ出力を一定値に固
定するようにしているので、第８図の特性に示すように
最大周波数ｆ１ｎｍａｘ以上の入力信号’ｉｎに対して
出力信号ｆｅは一定となっている。この回路も前述同様
の効果を有する亀のである。本通倍回路を例えば車両用
エンジンの回転数検出のための装置に適用すれば、高精
度で回転数を検出でき、応答性のよい装置とすることが
できる。
以上説明したように本発明によれば、回路が誤動作を起
こさない所定周波数範囲を入力信号周波数が越えた場合
に、逓倍信号の出力を禁止する回路あるいは逓倍出力を
一定値に固定する回路手段を設けているので、所定周波
数範囲外の低い周波数あるいは高い周波数の入力信号に
対しても実用上問題のない入出力特性を持たせ、回路の
誤動作を防止し得る逓倍回路を提供できる。
こさない所定周波数範囲を入力信号周波数が越えた場合
に、逓倍信号の出力を禁止する回路あるいは逓倍出力を
一定値に固定する回路手段を設けているので、所定周波
数範囲外の低い周波数あるいは高い周波数の入力信号に
対しても実用上問題のない入出力特性を持たせ、回路の
誤動作を防止し得る逓倍回路を提供できる。
第１図は従来の逓倍回路の構成図、第２図乃至第４図は
第１図の回路動作を説明するための図、第５図は本発明
の一実施例に係る逓倍回路の構成図、第６図は第５図の
回路の入出力特性図、第７図は本発明の他の実施例に係
る逓倍回路の構成図、第８図は第７図の回路の入出力特
性図である。 １・・・１ ／ ｎ分周回路、２．４・・・分周器、３
・・・う。 子回路、５・・・比較回路、１３・・・ｆｌｌｌＪ御回
路、１６・・・オー／４フロー検出用ラツチ回路、１９
・・・禁止信号出力用２．子回路、２２・・・アンド回
路、２３・・・２．チ値固定回路、ＣＫ・・・基本信号
、ｆ ・・・入力信号、ｆ６・・・逓倍出刃信号、Ｘｔ
・・・亀ｎ 禁止信号。
第１図の回路動作を説明するための図、第５図は本発明
の一実施例に係る逓倍回路の構成図、第６図は第５図の
回路の入出力特性図、第７図は本発明の他の実施例に係
る逓倍回路の構成図、第８図は第７図の回路の入出力特
性図である。 １・・・１ ／ ｎ分周回路、２．４・・・分周器、３
・・・う。 子回路、５・・・比較回路、１３・・・ｆｌｌｌＪ御回
路、１６・・・オー／４フロー検出用ラツチ回路、１９
・・・禁止信号出力用２．子回路、２２・・・アンド回
路、２３・・・２．チ値固定回路、ＣＫ・・・基本信号
、ｆ ・・・入力信号、ｆ６・・・逓倍出刃信号、Ｘｔ
・・・亀ｎ 禁止信号。
Claims (4)
- （１） 基本信号を１ ／ｎに分周する１／ｎ分周回
路と、この１／ｎ分周回路の出力を所定値に分周する第
１分周器と、この第１分周器の内容を２、チするラッチ
回路と、入力信号及び上記基本信号を受けて上記第１分
周器をリセットするためのリセット信号及び上記ラッチ
回路のためのう、テ信号を作る制御回路と、上記基本信
号を所定値に分周する第２分周器と、この第２分周器の
出力と上記う、子回路の出力とを比較し一致によシ逓倍
出力を出す比較回路とを具備し、所定周波数範囲内の上
記入力信号を３倍し九逓倍出力を得る逓倍回路において
、的記入力信号が所定周波数範囲よシも低い時に上記逓
倍出力を禁止あるいは一定値に設定する手段と、前記入
力信号が所定周波数範囲よりも高い時に上記逓倍出力を
一定値に固定する固定手段とを設け、所定周波数範囲外
の入力信号に対しても逓倍出力を制御するように構成し
たことを特徴とする逓倍回路・ - （２）前記禁止手段は、紡配第１分周器のオー／４フロ
ーを検出してう、チするオーバフロー検出用ラッチ回路
と、この検出用う、子回路の出力を受けて禁止信号を得
る禁止信号出力用う。 子回路と、このラッチ回路からの禁止信号によって前記
逓倍出力をｒ−トするア／ドｒ−トとを有し、禁止信号
によって逓倍出力の送出を禁止するようにしたことを特
徴とする特許請求の範囲第１項記載の逓倍回路。 - （３） 前記設定手段は、前記第１分周器のオーパッ
ク−を検出してう、チするオーバフロー検出用う、子回
路と、この検出用う、子回路の出力を受けて禁止信号を
得る禁止信号出力用う。 子回路とを有し、この出力用う、子回路からの禁止信号
によって前記＃ｇ１分周器の内容を前記う、子回路に２
．テさせ、逓倍出力を一定値に設定してなることを特徴
とする特許請求の範囲ｔＡ１項記載の逓倍回路。 - （４） 前記固定手段は、前記ラッチ回路の所定上位桁
ビット出力のアンドをとるアンド回路と、このアンド回
路の出力と上記う、子回路の下位桁数ビット出力とのそ
れぞ九オアをとるオア回路とを有し、上記２．子回路の
内容が所定値よシも小さくなった時に上記オア回路出力
を比較回路に送出して逓倍出力管一定値に固定するよう
にしたことを特徴とする特許請求の範囲１１１項記載の
逓倍回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15911181A JPS5860819A (ja) | 1981-10-06 | 1981-10-06 | 逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15911181A JPS5860819A (ja) | 1981-10-06 | 1981-10-06 | 逓倍回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5860819A true JPS5860819A (ja) | 1983-04-11 |
Family
ID=15686478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15911181A Pending JPS5860819A (ja) | 1981-10-06 | 1981-10-06 | 逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5860819A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016100980A (ja) * | 2014-11-20 | 2016-05-30 | ミネベア株式会社 | モータ駆動制御装置およびモータ駆動制御方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5545291A (en) * | 1978-09-26 | 1980-03-29 | Yaskawa Electric Mfg Co Ltd | Pulse multiplying circuit |
-
1981
- 1981-10-06 JP JP15911181A patent/JPS5860819A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5545291A (en) * | 1978-09-26 | 1980-03-29 | Yaskawa Electric Mfg Co Ltd | Pulse multiplying circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN105634342A (zh) * | 2014-11-20 | 2016-06-01 | 美蓓亚株式会社 | 电机驱动控制装置以及电机驱动控制方法 |
| CN105634342B (zh) * | 2014-11-20 | 2019-03-22 | 美蓓亚株式会社 | 电机驱动控制装置以及电机驱动控制方法 |
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