JPS585861A - Storage device for status history - Google Patents

Abstract

PURPOSE:To prevent the titled device from storing redundant data by comparing data between n-pairs of corresponding registers and buffer memories and, when all the corresponding data coincide each other, interrupting the address update of a memory. CONSTITUTION:Comparators C1, C2, C3 compare partial data stored in buffer memories B1, B2, B3 with partial data r1, r2, r3 which are successively outputted from an information processing unit and held in registers R1, R2, R3. When the partial data r1 repeates a b c d, both the partial data coincide in all the comparators C1, C2, C3 after the timing of T7 for example and an AND circuit A1 outputs a coincidence signal A1' at the timing of T7. Consequently an address AP'' is interrupted to be updated and held at ''5'' for example and a data R1' is overlapped to the address 5 of a memory M.

Description

【発明の詳細な説明】 本発明は状態履歴記憶装置（以下トレーサと略称する）
に関する。[Detailed Description of the Invention] The present invention provides a state history storage device (hereinafter abbreviated as tracer).
Regarding.

従来、情報処理装置の障害分析用のデータ採取はトレー
サを常時あるいは随時、情報処理装置に接続して行われ
ている。このようなトレーサは情報部１装置内の、たと
えば、ファームウェアアドレス、メモリプライ信号、メ
モリウェイト信号。BACKGROUND ART Conventionally, data collection for failure analysis of an information processing device has been performed by connecting a tracer to the information processing device at all times or at any time. Such tracers include, for example, firmware addresses, memory ply signals, and memory wait signals within the information unit 1 device.

メモリリクエストソース、メモリアドレスおよびチャネ
ルナンバ等のデータを逐次自己のメモリに格納しておき
、情報処理装置に障害が発生し走時には格納を止め、メ
モリに格納されて＾るデータを分析すること（よシ障害
の速急な修復を図れるよう動作する。Data such as memory request sources, memory addresses, channel numbers, etc. are sequentially stored in its own memory, and when a failure occurs in the information processing device, the storage is stopped and the data stored in the memory is analyzed. It operates in such a way that it can quickly repair any faults.

トレーサに備見られているメモリ容量は、高々数キロａ
ｍ度であるが、はとんどＯ障害に対してはこ０＠変の語
数で充分である。障害発生に伴−情報処理装置ある−は
自らによりデータ格納を止められたトレーｔｔ−情報処
瑠装置あるｉは自らにより再起動するとき、格納開始ア
ドレスは格納中止アドレスに続くアドレスになるが、も
し障害発生時間間隔が長くてメモリの語数を超えると、
何サイクルでも逐次オーバーレイされて格納されていく
。The memory capacity of the tracer is at most a few kilograms.
m degrees, but for most O disorders, a word count of 0@ is sufficient. When an information processing device (a certain information processing device) stops storing data by itself due to a failure, and an information processing device (i) restarts by itself, the storage start address becomes the address following the storage stop address. If the failure time interval is long and exceeds the number of words in memory,
It is sequentially overlaid and stored in any number of cycles.

従来Ｏトレーサは、情報処理装置のデータを保持する１
ＲＩＤバツフアレジスタ、この保持データを格納するメ
モリおよび前記バッファレジスタからζＯメモリに前記
保持データを逐次格納するため前記メモリのアクセスア
ドレスをクロックにより更新して−くアドレス更新制御
回路を備えている。Conventional O-tracers hold data from information processing devices.
A RID buffer register, a memory for storing this held data, and an address update control circuit for updating the access address of the memory using a clock in order to sequentially store the held data from the buffer register to the ζO memory are provided.

このような従来構成のトレーサにおｉては、情報処理装
置に障害が発生しないかぎり、アドレス更新制御回路は
メモリのアクセスアドレスの更新を続行し、非同期現象
の待合せ時や障害発生時に連続して多数回発生する同一
内容データや同一サイクルデータを多数アドレスにわた
り冗長に格納することを許すことになるため、障害分析
に真に必要なデータ格納領域がオーバーレイされて少な
くなったり削減してしまう可能性があるという欠点を有
して−る。In a tracer with such a conventional configuration, the address update control circuit continues to update the memory access address unless a failure occurs in the information processing device, and continuously updates the memory access address when waiting for an asynchronous phenomenon or when a failure occurs. Since the same content data or the same cycle data that occurs many times is allowed to be stored redundantly across many addresses, the data storage area that is truly necessary for failure analysis may be overlaid and reduced or reduced. It has the disadvantage that there is

本発明の目的はこのような欠点を除去するととＫより、
有限なメモリを有効に使用し、障害分析を容品化するト
レーサを提供することにある。The purpose of the present invention is to eliminate such drawbacks, and from K.
The objective is to provide a tracer that effectively uses limited memory and facilitates failure analysis.

本発明Ｏトレーサは、情報処理装置に接続されて諌情報
旭ｌ１ｌｌＩｌ置と自己０＠御のもとに前記情報処理装
置から得られるデータを自己のメモνに逐次格納し前記
データ数が前記メモリのアドレス数を超ええときには再
び前記メモ９のアクセス−論アドレスに戻りて前記デー
タを格納する前記情報処理装置のトレーナに訃−て、連
続した鳳（ｆｉｌｌ）格納ナイクルにわ−に−）て前記
情報処理装置から得られるデータを逐次保持する１段ｏ
ｎｙｘバッファレジスタ（以下レジスタと略称する）、
これらレジスタＯうちの１段が保持するデータをアドレ
スとしそれぞれ対応する前記各レジスタ内のデータが前
記アドレスに格納されるｎ個の履歴バッファメモ９（以
下バッファメモリと略称する）、それぞれが前記レジス
タ内のデータと前記各バッファメモリ内のデータとを比
較し両データが一致したとき一致信号を出力するｎ個の
比較器および前記ｎ段のレジスタやうちＯ一つから前記
メモνにデ比較器から前記一致信号が出力されたとき（
前記アクセスアドレスの更新を中断するアドレス更新醤
桿回路　　　　　　　　　　　　　　　　を備え−えと
とを特徴とする。The O tracer of the present invention is connected to an information processing device, and sequentially stores data obtained from the information processing device in its own memo ν under the control of the information processing device and the self 0@ control, and stores the data obtained from the information processing device in its own memo ν. When the number of addresses exceeds the number of addresses, the information processing device returns to the access address of the memo 9 and stores the data, and then fills the memory with a continuous number of storage addresses. 1 stage o for sequentially holding data obtained from the information processing device;
nyx buffer register (hereinafter abbreviated as register),
There are n history buffer memos 9 (hereinafter abbreviated as buffer memories) in which the data held in one stage of these registers O is an address and the data in each corresponding register is stored in the address. n comparators that compare the data in the memory with the data in each of the buffer memories and output a match signal when both data match, and a decomparator from one of the n stages of registers to the memory When the matching signal is output from (
The present invention is characterized by comprising an address updating circuit that interrupts updating of the access address.

次に本発明につｉて図面を参照して詳細に説明する。Next, the present invention will be explained in detail with reference to the drawings.

ｉｌ１図は本発明の一実施例を示す回路図であり８１２
図およびＩＩＫ３図は本実施岡の動作を説明するための
タイミング図である。Figure il1 is a circuit diagram showing one embodiment of the present invention.
3 and IIK3 are timing diagrams for explaining the operation of this embodiment.

本実施ガは、３段のレジスタ几１．Ｒ２およびＢ３と、
これらのレジスタに対応して設けられた３個のバッファ
メモリＢｌ、Ｂ２およびＢ３と。This implementation uses three stages of registers 1. R2 and B3,
Three buffer memories Bl, B2 and B3 are provided corresponding to these registers.

対応する３組Ｏレジスタとバッファメモリとの両データ
をそれぞれ比較する３個の比較器ＣＩ、Ｃ２およびＣ３
と、レジスタＫｌからデータが転送され、１納されるメ
モリＭと、メモリＭＯアクセスアドレスを更新し３個の
比較器ｃｌ、ｃ２およびＣ３０全てにお−て前記両デー
タが一致したときアドレス更新を中断するアドレス回路
ＡＤとから構成されて−る。アドレス回路ＡＤは論壇積
回路ＡＩおよびム２と、アドレスポインタレシス）ＡＰ
と、プラス１回路Ｐと、マイナス１回路Ｎと、選択回路
Ｓとから構成されて匹る。Three comparators CI, C2 and C3 which respectively compare the data of the three corresponding O registers and the buffer memory.
Then, data is transferred from the register Kl, and the memory M and memory MO access addresses are updated, and when the two data match in all three comparators cl, c2, and C30, the address is updated. It consists of an interrupting address circuit AD. The address circuit AD is connected to the logic circuits AI and M2, and the address pointer system (AP)
, a plus 1 circuit P, a minus 1 circuit N, and a selection circuit S.

情報処理装置（図示せず）からは信号線りを介してデー
タＲ１１が第１段のレジスタＲ１に逐次得られ、保持さ
れる。Data R11 is sequentially obtained from the information processing device (not shown) via a signal line and held in the first stage register R1.

通常動作時には論理積回路ＡＩから一致信号ＡＩ＠畦出
力されず、アドレス回路ムＤＦｉアドレスＡＰ＠を更新
しながら上述のデータ１ｌｘｌｔ−逐次、メモリＭに格
納して−る。すなわち、アドレスポインタレジスタＡＰ
は論理回路Ａ２を経由してクロックＣＬを受ける毎にア
ドレスＡＰ’ｌ出力し、このアドレスＡＰ”ｔ−そのま
＼選択回路８を経由してアドレスＡＰ”としてメモリＭ
Ｋ供給するとともＩｃ％アドレス人Ｐ′をプラス１回路
ＰＫより１つ歩進する。アドレスＡＰ’＃メモリＭＯ最
大アドレスに達すると、アドレスポインタレジスタＡＰ
ｔｉＯに戻って再びプラス１回路ＰによりアドレスＡＰ
’を１つづつ歩進していく、シたがって、メモリＭに格
納される保持データＫｌは古いものからオーバーレイさ
れて−くが、障害分析のために有用なデータ数は一般に
は、オーバーレイされたデータｔ１ど古−もの蝶必要で
ない。During normal operation, the coincidence signal AI@ is not outputted from the AND circuit AI, and the above-mentioned data 1lxlt is sequentially stored in the memory M while updating the address circuit DFi address AP@. That is, address pointer register AP
outputs the address AP'l every time it receives the clock CL via the logic circuit A2, and stores this address AP in the memory M as "t-as is\address AP" via the selection circuit 8.
K is supplied and the Ic% address person P' is incremented by one from the plus one circuit PK. Address AP'# When the memory MO maximum address is reached, the address pointer register AP
Return to tiO and use the plus 1 circuit P again to set the address AP
' is incremented one by one. Therefore, the retained data Kl stored in memory M is overlaid from the oldest one, but generally the number of data useful for fault analysis is overlaid. The data t1 is not necessary even if it is an ancient butterfly.

障害発生時には１図示していない回路の作用によシ、レ
ジスタａｔからメモリＭへのデータＲＩＩＯ格納は中断
され、メモリＭ内の記憶内容が出方装置に出力されて障
害分析のために使用される。When a failure occurs, the storage of data RIIO from register at to memory M is interrupted due to the action of a circuit (not shown), and the contents stored in memory M are output to the output device and used for failure analysis. Ru.

さて、データＲＩＩのうちの部分データｒ１はクロック
により、レジスタＢ２およびＲ３に次々に移送されて−
き１本発明の目的を達成するために使用される。したが
って、各レジスタＫｌ　、　Ｒ２およびＢ３がそれぞれ
保持する部分データｒｌ、ｒ２およびＩ３は１クロック
遅れで同じ内容になる。Now, partial data r1 of data RII is transferred to registers B2 and R3 one after another by the clock.
1 is used to achieve the objectives of the present invention. Therefore, the partial data rl, r2, and I3 held by each register Kl, R2, and B3 respectively have the same contents with a delay of one clock.

部分データｒ２のうちの下位ビットｒ２２　Ｆｉバッフ
ァメモリＢｌ、Ｂ２およびＢ３の全てを同時にアクセス
するＯＫ使用される。すなわち、第２図に示すように、
タイミングＴｉ、Ｉ４．ＴｓおよびＩ６にお−て下位ピ
ットｒ２２　Ｋより定まる各バッファメモリに共通のア
ドレスＢ”、　Ｃ”、　Ｄ”およびＡ’／につ−てバッ
ファメモリＢｌ、Ｂ２およびＢ３の全てがアクセス、さ
れ、各アドレスの記憶内容（Ｂ’）。The lower bit r22 of the partial data r2 is used for accessing all of the Fi buffer memories B1, B2, and B3 at the same time. That is, as shown in Figure 2,
Timing Ti, I4. At Ts and I6, all of the buffer memories Bl, B2 and B3 are accessed with respect to addresses B'', C'', D'' and A'/ common to each buffer memory determined by the lower pit r22K, Storage contents of each address (B').

（Ｃ’　）　、　（Ｄ”　）および（Ａ゛）を比較１ｉ
）ＣＩ、Ｃ２および０３に読み出すととも（、各部分デ
ータｒｌ。Compare (C'), (D”) and (A゛)1i
) CI, C2 and 03 (, each partial data rl.

Ｉ２およびＩ３の書き込みも行う、たとえば、ｌＩ２図
にお匹て、タイミングＴ４における記憶内容（Ｂ′）が
Ｃ−ト１とあるのはタイミングＴ３でレジスタＫｌ、Ｒ
２およびＲ３からタイミング５時の内容ｃ、ｂ、および
暑が各々のバッファメモリＢｌ、Ｂ２およびＢ３に書き
込まれ、この結果バッファメモリＢｌ、Ｂ２およびＢ３
の各アドレスＢ’の記憶内容がｃ、ｂおよびａになった
ことを意味しているー バッファメモリＢ１およびＢ３は部分ビットｒ１および
Ｉ３が格納され得るだけのビット長を有して−るが、バ
ッファメモリＢ２は部分データｒ２から下位ビットｒ２
２を除く上位ビットｒ２１分友けＯビット長のみを有し
て−る。すなわち、下位ビットｒ２２をカラムアドレス
、上位ビットｒ２１をベースアドレスと見立てることに
より、キャッジ為メモリで一般的に使用されるセットア
ソシアティブ方式を応用し１部分データｒ２をアドレス
とデータとに割り振って１部分データｒ２の識別を図っ
ている０本発明の目的からみて、バッファレジスタＢ２
が記憶内容を保持する必要があるのは数クロック間でよ
く、変化の少ない上位ビットＩｒ２１　　をデータに割
り付けることにより、この要求は充分達成できる。For example, in comparison with the diagram lI2, the memory content (B') at timing T4 is written as C-to-1, but the memory contents (B') at timing T3 are written to registers Kl and R.
2 and R3, the contents c, b, and heat at timing 5 are written to the respective buffer memories Bl, B2, and B3, and as a result, the buffer memories Bl, B2, and B3
This means that the stored contents of each address B' of are now c, b, and a - buffer memories B1 and B3 have a bit length that can store partial bits r1 and I3, Buffer memory B2 stores partial data r2 to lower bit r2.
The upper bits r21 except R2 have only a length of O bits. That is, by treating the lower bit r22 as a column address and the upper bit r21 as a base address, by applying the set associative method commonly used in memory for cache, one partial data r2 is allocated to an address and a data. 0 From the purpose of the present invention, buffer register B2 is intended to identify data r2.
It is only necessary to hold the memory contents for several clocks, and this requirement can be satisfactorily achieved by allocating data to the upper bit Ir21, which does not change much.

このようにしてバッファメモリＢ１．Ｂ２およびＢ３に
格納され、１！み出される部分データｒｌ。In this way, buffer memory B1. Stored in B2 and B3, 1! Extracted partial data rl.

Ｉ２およびＩ３は、信号線Ｌｔ−介して情報処理装置か
ら逐次得られレジスタａｌ、ａｚおよびＲ３に保持され
る部分データ１１，１２およびＩ３と各々比較器ＣＩ、
Ｃ２およびＣ３にお−て比較され、その一致性が検査さ
れる。ｌＩ２図に示すように。I2 and I3 are the partial data 11, 12 and I3 obtained sequentially from the information processing device via the signal line Lt- and held in the registers al, az and R3, respectively, and the comparator CI,
C2 and C3 are compared and their consistency is checked. As shown in Figure lI2.

部分データｒｌが畠→１）−４Ｃ−＋　ｄの繰返しであ
るときは、タイミ／グＴ７以降において全ての比較＠Ｃ
１，Ｃ２およびＣ３で両データが一致し、輪環積回路ム
ｌはタイミングＴ７で一致信号ＡＩ’Ｉｅを出力する。When the partial data rl is a repetition of Hatake→1)-4C-+d, all comparisons @C after timing T7
1, C2, and C3, and the annular product circuit Ml outputs a coincidence signal AI'Ie at timing T7.

一致信号ＡＩ’が出力されると、アドレスボインタレジ
スタＡＰはり０ツクＣＬが与えられないため次タイξ／
グＴｓからはプラス１回路Ｐの出力を受は入れず、タイ
ミングＴ１時のアドレスｔＡＰ’（Ｊ）を保持し続ける
。ｔた。一致信号Ａ　１１が出力されると選択回路Ｓは
マイナス１回路Ｎの出力を受は入れて出力するよう動作
し、マイナス１回路ＮＯ入力であるアドレスＡＰ’はタ
イミングＴ１時降は６のま〜であるため、アドレスＡＰ
＠は更新が中断されて５Ｏ１−となる。When the match signal AI' is output, the next tie ξ/
The output of the plus 1 circuit P is not received from the circuit Ts, and the address tAP'(J) at timing T1 is continued to be held. It was. When the match signal A11 is output, the selection circuit S operates to receive and output the output of the minus 1 circuit N, and the address AP', which is the input of the minus 1 circuit NO, remains at the timing T1 of 6. Therefore, the address AP
The update of @ is interrupted and becomes 5O1-.

したがって、一致信号人１４が出力されるタイミング１
丁以降はメモリＭＯアドレス５にデータＲ１”　がＢ　
−＋　Ｃ４Ｄ→Ａ→Ｂ−と重ね書き（オーバーレイ）さ
れて−く。Therefore, timing 1 when the coincidence signal person 14 is output
After D, data R1” is stored in memory MO address 5 as B.
-+ It is overwritten (overlaid) as C4D→A→B-.

このようにして、アドレス５に重ね書きされてｉる間（
タイムアウトになると、重ね書きは止り障害分析Ｏ丸め
の処置がとられる。In this way, while address 5 is overwritten (
When the timeout occurs, overwriting is stopped and failure analysis O rounding action is taken.

もちろん１重ね書きして−でタイムアウトになる前に１
致信号Ａ１′　が消失すると、アドレス更新制御回路人
りは再びアドレス更新を開始して。Of course, 1 is overwritten and 1 is written before it times out with -.
When the access signal A1' disappears, the address update control circuit starts updating the address again.

メモリＭＫ順次データＲ１”　　を格納して−く。Memory MK stores sequential data R1''.

なお、メモリＭは重ね書きデータを示す苓ため一致信号
ム１”　Ｋよシ書き込まれる縮退表示ピットｍを有して
−る。It should be noted that the memory M has a degenerate display pit m in which a match signal M1''K indicating overwritten data is written.

次に、第３図はデータＲＩ″がム→Ｂ−＋Ｃ−＋Ｃ・−
・−とタイミングＴｓ以降タイ建ングＴＮ　ｒｅ　Ｃが
続−たとき０回路の動作を説明するためＯものである。Next, in FIG. 3, the data RI'' is M→B-+C-+C・-
This is to explain the operation of the 0 circuit when the tie-building TN re C continues after the timing Ts.

こＯときには、タイミングＴｓで一致信号Ａｌ＠　が出
力され、タイミングＴ６からＴＮ＋１の間アドレスムＰ
１０更新が中断されて、メモリＭ１２）アドレス５にデ
ータＣが重ね書きされる。タイミングＴＮ＋１に至って
データ３１’　　がＤになるので一致信号ム１１　は消
滅し、アドレス更新制御回路ＡＤはタイミングＴ＊＋ｓ
からアドレスＡＰ＠の更新を再開して、タイミングＴＮ
＋１でアドレス６にデータＤｌ格納する。At this time, the coincidence signal Al@ is output at timing Ts, and the address signal P is output from timing T6 to TN+1.
10 update is interrupted and data C is overwritten at address 5 in memory M12). At the timing TN+1, the data 31' becomes D, so the coincidence signal M11 disappears, and the address update control circuit AD reaches the timing T*+s.
The update of the address AP@ is resumed from the timing TN.
+1 stores data Dl at address 6.

本実施飼Ｏ効果は１以上説明したように、バッファメモ
リ８２にセットアソシアティブ方式を応用し、またデー
タＲ１’　　のうちの部分データｒ　ｌＴ醇で同一デー
タまたは同一サイクルデータの監視をするようにしたた
め、バッファメモリＢ２とレジスタＲ２およびＢ３のピ
ット数を少なくすることができるようにな９．トレーナ
をより安価にできることである。As explained above, the effect of this feeding is that the set associative method is applied to the buffer memory 82, and the same data or the same cycle data is monitored using partial data r of data R1'. 9. The number of pits in buffer memory B2 and registers R2 and B3 can now be reduced. This means that trainers can be made cheaper.

なお、第１図に示した実施例では、一致信号Ｉ゛Ａ１１
が出力されると、アドレス更新を中断して、同一アドレ
スにデータを重ね書きするようにして―るが、アドレス
更新の中断とともにデータの格納をも中断してもよ−。In the embodiment shown in FIG. 1, the coincidence signal I'A11
When this is output, the address update is interrupted and data is overwritten at the same address, but it is also possible to interrupt the data storage at the same time as the address update is interrupted.

本発明には１以上のように％ｎ段のレジスタ。The present invention includes one or more %n stages of registers.

これらのうちの１段のデータによりアクセスされる口側
Ｏバッファメモリ、対応するＵ組のレジスタトパッファ
メモリの両データを比較するｎ＠Ｏ比較器および全ての
比較器において前記両データが一致するとデータを格納
するためのメモリのアドレス更新を中断するようＫした
アドレス回路を備えることにより、情報処理装置から得
られるデータが同一データや同一サイクルデータの繰や
返しであるときは、メモリのアドレス更新を中断して冗
長なデータの格納を止めることができるようになり、有
効データをより多く格納できるため。If the two data match in the n@O comparator that compares the data in the initial side O buffer memory accessed by the data in one stage of these, the register buffer memory of the corresponding U group, and all the comparators, then By providing an address circuit configured to interrupt updating of the address of the memory for storing data, when the data obtained from the information processing device is the same data or repeated data of the same cycle, the address of the memory is updated. This allows you to stop storing redundant data and store more valid data.

障害分析を容易化できると−う効果がある。This has the effect of facilitating failure analysis.

【図面の簡単な説明】[Brief explanation of drawings]

１１１図は本発明の一実施例を示す図であり、＠２図と
第３図は第１図に示す実施例を説明するための図である
。 図にお−て、凡１　、Ｒ２、Ｒ３・・・・−履歴バッフ
ァレジスタ（レジスタ）、Ｂｌ、Ｂ２．Ｂ３・・・・・
−履歴バッファメモリ（バッファメモ９）＊Ｃ１ｔＣ２
、Ｃ３−−−−−比較器、Ｍ、−、、−・メモリ、ｍ−
＝−縮退表示ピット、ムＤ・・・−アドレス更新制御回
路（アドレス回路）、ムｌ、ム２・−・・・論理積回路
、ＡＰ・・・・−アドレスポインタレジスタ、Ｐ・・・
・−プラス１回路、Ｎ−・・・マイナス１回路、８・・
・・・・選択回路。 Ｌ・−・−信号線１人、Ｂ、Ｃ，Ｄ、１？ｉ、几１”−
・−・データ、ａ、ｂ、ｃ、ｄ、ｅ、ｒｌ　、ｒ２．ｒ
３・−−・・部分データ、ｒ２１−−−−一上位ビット
、ｒ２２・・・・・・下位ピット、ＣＬ−・・・クロッ
ク　Ａｌｌ・・・・−・一致信号、Ａｐｌ９人Ｐ″・−
・・・アドレス、（Ａ’）＃（Ｂ“）、（Ｃつ、＜ｙ＞
−・・・記憶内容、（σ’＞　ｔ　（１’）。 （２°）、（３’）、（４°）、（５’）、（６つ・・
・・−メモリの記憶内容％０，１，２，３，４，５，６
・・・…アドレス、　Ｔｓ　、　　Ｔｚ、　−−−Ｔ１
２．　Ｔｘ−−−−−−Ｔｗ＋ａ・・・・−タイミング
。 Ｙｌし１ 亭’Ｚｆｆｉ 第一１図FIG. 111 is a diagram showing one embodiment of the present invention, and FIGS. 2 and 3 are diagrams for explaining the embodiment shown in FIG. 1. In the figure, 1, R2, R3...-history buffer register (register), B1, B2. B3...
-History buffer memory (buffer memo 9) *C1tC2
, C3 ---- Comparator, M, -, , - Memory, m-
=-Degenerate display pit, MuD...-Address update control circuit (address circuit), Mul, Mu2...-AND circuit, AP...-Address pointer register, P...
・-Plus 1 circuit, N-...Minus 1 circuit, 8...
...Selection circuit. L...--signal line 1 person, B, C, D, 1? i, 几1”-
---Data, a, b, c, d, e, rl, r2. r
3.---Partial data, r21---1st significant bit, r22---lower pit, CL---clock All---matching signal, Apl9 P''---
...address, (A')#(B"), (C, <y>
-...Memory contents, (σ'> t (1'). (2°), (3'), (4°), (5'), (6...
...-Memory content%0, 1, 2, 3, 4, 5, 6
...Address, Ts, Tz, ---T1
2. Tx---Tw+a...-timing. Ylshi1 Tei'Zffi Figure 11

Claims (2)

【特許請求の範囲】[Claims] （１）　　情報部１俟置に接続されて蚊情報処唾装置と
自己の制御ＯもとＫｍ記情報処理装置から得られるデー
タを自己のメモリに逐次格納し前記データ数が前記メモ
リのアドレス数を超えたときには再び前記メモリのアク
セス開始アドレスに戻って前記データｔｉ納する前記情
報処理装置の樟舎を幹播状龍履歴記憶装置にお−て、連
続し九Ｉｎ　（Ｉｍ＞１　）格納サイクルにわたって錬
記情報処ｌｌ装置から得られるデータを逐次保持スるｎ
＠０履歴バッファレジスタ、これら履歴バッファレジス
タのうちＯ１段が保持するデータをアドレスとしそれぞ
れ対応する前記各履歴バッファレジスタ内のデータが前
記アドレスに格納されるｎ＠ｔ）＠＠バッファメモリ、
それぞれが＃記各履歴バッファレジスタ内のデータとｔ
ＩＩ記各履歴バッファメモリ内Ｏデータとを比較し両デ
ータが一致したとき一致信号を出力するｎ＠０比較器お
よび前記ｎ段の履歴バッファレジスタＯうちＯ−りから
前記メモリにデータを逐次格納するためのアクセスアド
レスを発生し全て０ＩＩｌＩ記比較器から帥記一致信号
が出力されえとＩＫ前記アクセスアドレスｏｌ新を中断
するアドレス更新制御回路を備え九ことを特徴とする状
態履歴記憶装置。(1) The data obtained from the information processing device connected to the information processing device and the mosquito information processing device under its own control is sequentially stored in its own memory, and the number of data is the number of addresses of the memory. When the memory exceeds the access start address of the memory, the memory of the information processing device that stores the data ti is stored in the trunk-distributed history storage device, and the storage cycle is repeated for 9 In (Im>1) consecutively. The data obtained from the Renki information processing device is stored sequentially over the period.
@0 history buffer register, the data held by stage O1 of these history buffer registers is an address, and the data in each of the corresponding history buffer registers is stored at the address n@t) @@buffer memory,
The data in each history buffer register and t are respectively marked #.
II. An n@0 comparator that compares the data in each history buffer memory and outputs a match signal when both data match, and sequentially stores data from the n-stage history buffer registers into the memory. 9. A state history storage device comprising: an address update control circuit which generates an access address for all 0IIII comparators and interrupts the access address OLnew when a master match signal is outputted from the IK comparator. （２）　　＃記アクセスアドレスの更新が中断されたと
き前記メモリＯアクセスアドレスにデータが重(2) When the update of the access address marked # is interrupted, the data is overlapped at the memory O access address.