JPS585823A - Channel processing device - Google Patents
Channel processing deviceInfo
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- JPS585823A JPS585823A JP10398081A JP10398081A JPS585823A JP S585823 A JPS585823 A JP S585823A JP 10398081 A JP10398081 A JP 10398081A JP 10398081 A JP10398081 A JP 10398081A JP S585823 A JPS585823 A JP S585823A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
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Abstract
Description
【発明の詳細な説明】
本発明は、被数の入出力装置を収容し、中央処理装置か
らの指示にもとづいて該入出力装置と主メモリ装置との
間のデータ転送【制御するチャネル処理装置Ｋかいて、
入出力装置相互間のデータ転送を主メモリ装置【介する
ことなく行なえるようにし、中央処理装置の負荷の軽減
、主メモリ装置アクセスの競合の減少を可能にしたチャ
ネル旭理装置ＫＩｌする。DETAILED DESCRIPTION OF THE INVENTION The present invention provides a channel processing unit that accommodates a number of input/output devices and controls data transfer between the input/output devices and a main memory device based on instructions from a central processing unit. Write K,
The channel control device KIl enables data transfer between input/output devices without going through the main memory device, thereby reducing the load on the central processing unit and the contention for accessing the main memory device.
ＭＴ（磁気テープ装置）とＤＡ８Ｄ（直接アクセス記憶
装置、例えば磁気ディスク装置）相互、ＭＴ相互、ＤＡ
８Ｄ相互のデータ転送、およびネットワークを介してシ
ステム間で行なわれるデータ転送にかいては、従来、す
べての転送データはＩ １０１ｍ置からチャネル処理装
置に送られチャネルＭＩ１ｍｌ置Ｋｚｆｆ主、ｄ４Ｖｉ
ｌｌｌＫ一旦ｊｃ ）７ｆｔＬＴいる。その後、チャネ
ル処理装置が、先に主メモリ装置にストアされたデータ
を読出し、転送先のｌ１０１！置に送り出すことが行な
われている。MT (magnetic tape device) and DA8D (direct access storage device, e.g. magnetic disk device) mutually, MT mutually, DA8D (direct access storage device, e.g. magnetic disk device)
Regarding data transfer between 8Ds and data transfers between systems via a network, conventionally all transfer data is sent from the I101m location to the channel processing device, the channel MI1ml location Kzff main, and the d4Vi
lllK once jc) 7ftLT. Thereafter, the channel processing device reads the data previously stored in the main memory device and transfers it to the destination l101! It is currently being sent to other locations.
第１図に、従来のデータ転送経路を示す図であり１１０
−Ａからｌ１Ｏ−Ｂｅｃｆ−ｐ転Ｒｋ行１にうとき、デ
ータは、ｌ１０−Ａ→チャネル処理装置→メ毫す制御装
置→主メ４１Ｊ装置→メモリ制御装置→チャネル処ｍ装
置→ｌ１０−Ｂの経路で送られる様子を示している。FIG. 1 is a diagram showing a conventional data transfer path.
-A to l1O-Becf-p transfer Rk row 1, the data is l10-A → channel processing device → control device for printing → main mail 41J device → memory control device → channel processing device → l10-B This shows how the data is sent along the route.
第２図は、従来例の動作態様をさらに詳細に説明する図
であり、図中、ＤＡＳＤは磁気ディスク装置等の直接ア
ク竜ス記憶装置、ＣＨＰはチャネル処Ｗｉ１置、ＣＭは
チャネル、ＭＳＵは主メモリ装置である。なお、第２１
１０においては、第１図に図示したメモリ制御装置、Ｃ
ＰＵ（中央処理装置）の図示を省略している。FIG. 2 is a diagram explaining the operation mode of the conventional example in more detail. In the figure, DASD is a direct access storage device such as a magnetic disk device, CHP is a channel processing Wi1 location, CM is a channel, and MSU is a direct access storage device such as a magnetic disk device. Main memory device. In addition, the 21st
10, the memory controller illustrated in FIG.
Illustration of the PU (central processing unit) is omitted.
第２ＷＪＫおける動作子ＩＲは、以下の通りである。The operator IR in the second WJK is as follows.
ムのＤＶＡ （デバイス−アドレス）とＭ８Ｕのア、ド
レス及び転送量ｔｃＨＰＫ指示する。Indicates the DVA (device address) of the system, the address of the M8U, and the transfer amount tcHPK.
■ ＣＨＰが指定されたＤＶＡ（Ａ Ｉからデータを読
み出し、ＣＭ毎に設けられた３２バイト（３２Ｂ）バッ
ファに書き込む。■ CHP reads data from the specified DVA (AI) and writes it to a 32-byte (32B) buffer provided for each CM.
■ ＣＨＰｒＸＣ，の３２Ｂ）＜ッファに書かれ次デー
タを厘ちに読み出し、ＣＣＷｔｃ！り指定されたＣＨＰ
ｒＪＩ１０命令の完了ｖｒｃＰＵＫ報告スル。■ CCWtc! specified CHP
rJI10 instruction completion vrcPUK report.
■ 報告【受け７’ｔＣＰＵに、再度Ｉ１０命令を出し
、ＣＨＰＫ先ＫＭＳＵにストアされたデータｔＤＡｓＤ
−ＢＫＬり書き出す様指示すゐ、（ＣＣＷＫＬりＭＳＵ
の７ ）”Ｖス、ＤＡＳＤ−ＢのＤＶＡ、転送量を通知
する。）
■ ＣＨＰがＭＳＵの指定されたアドレスからデータ上
院み出し、ＤＡＳＤ−Ｂが属フルＣＨＫ対応した３２Ｂ
バツフアを経由して、ＤＡＳＤ−ＢＫ書き出す。■ Report [Issuing the I10 instruction again to the receiving 7'tCPU and sending the data tDAsD stored in the CHPK destination KMSU.
-Instruct to write BKL (CCWKL MSU)
7) "VS, DASD-B's DVA, and transfer amount are notified.) ■ CHP reads data from the specified address of MSU, and DASD-B is 32B with full CHK support.
Export to DASD-BK via buffer.
■ 指定されたデータ量を書き出した所でＣＰＵＫ対し
終了管報告する。■ When the specified amount of data has been written, the end is reported to CPUK.
、第１図、第２図に示す従来方式の場合、チャネル処理
装置からの主メモリ装置へのアク七スは、ＣＰＵのそれ
と競合して行なわれるので転送されるデータが大量の場
合は、システム性能の低下が起こる。すなわち、メモリ
競合にＬ９、ＣＰＵからのデータアクセス時間が長くな
るからである。In the case of the conventional system shown in Figures 1 and 2, access from the channel processing unit to the main memory unit is performed in competition with that of the CPU, so if a large amount of data is transferred, the system Performance degradation occurs. In other words, this is because memory contention causes L9 and data access time from the CPU becomes longer.
ところで、ｌ１０ｉＩ置間のデータ転送についてみゐと
、当該データｋｃＰＵが参照する必要はなく、そのため
当該データを主メ毫す装置に一旦スドアする必要性はな
い。By the way, regarding the data transfer between the 110iI and 110iI devices, there is no need for the kcPU to refer to the data, and therefore there is no need to temporarily store the data in the device that primarily sends the data.
本発明は、上記の点に着目しｔものであｐ、■１０装置
間で転送されるデータを主メモリ装置にストアすること
なく、チャネル処理装置に・おｉて直接、転送先へ送り
出す１５にすることＫＬ夕、た
上記しσシステム性能の低下を防止することを目的とし
、そしてそのため本発Ｗ１４は接散の入出力装置を収容
し、中央処理装置からの指示にもとづいて該入出力装置
と主メモリ装置との間のデータ転送量制御すゐチャネル
処理装ｆＫをいて、入出力句
装置間直接データ転送用バッファと、中央処理装置から
チャネル制御ｆｌＫｘって通知されゐ少なくともデータ
退出側入出力装置のデバイスアドレス、データ受取り貴
人出力装置のデバイスアドレス、データ転送量情報およ
び入出力装置間直接転送指示情報を保持する手段とをそ
々え、入出力装置間直接転送指示情報がオン状態のとき
に、指定されたデータ送出側入出力装置から順次データ
を読取り、上記入出力装置間直重データ転送用バッファ
にストアぜしめてゆくとと％に、該入出力装置間［接デ
ータ転送用バッファに保持されているデータを主メモリ
装置を介することなく、指定されたデータ受ＩＩｐ側入
出力装置へ順次送出してゆくＬうに、シ、上記デー−転
送量情報で指定されたデータ量の転送を終了したとき中
央処理装置へ終了報告を行なうｚ５にしたことを特徴と
する。The present invention focuses on the above points, and has the following features: (1) Data transferred between 10 devices is sent directly to the transfer destination in the channel processing device without being stored in the main memory device.15 The purpose of this W14 is to prevent the deterioration of system performance as described above, and for this purpose, the present W14 accommodates discrete input/output devices and performs the input/output operations based on instructions from the central processing unit. The amount of data transferred between the device and the main memory device is controlled by the channel processing unit fK, the input/output buffer for direct data transfer between the devices, and the channel control flKx notified from the central processing unit, at least on the data exit side. Means for holding the device address of the input/output device, the device address of the data receiving/output device, data transfer amount information, and direct transfer instruction information between the input/output devices is provided, and the direct transfer instruction information between the input/output devices is in an ON state. When data is sequentially read from the specified data sending input/output device and stored in the buffer for direct data transfer between the input/output devices, In order to sequentially send the data held in the buffer to the specified data receiver IIp side input/output device without going through the main memory device, the amount of data specified in the data transfer amount information above is The feature is that when the transfer is completed, z5 reports the completion to the central processing unit.
以下、本発ＦＩｉ４ｔ−［有］面にＬり説明する。Hereinafter, the FIi4t-[present] aspect of the present invention will be explained.
第３図灯本発明による実施例のデータ処理システムのブ
ロック図であり、図中、１と２は入出力装置（ｌ１０−
Ａ、ｌ１０−Ｂ ）、３にチャネル処理装置ｒｃＨＰ）
、４はメモリ制御ａｉｉｉｔｌ（ＭＣＵ）、５は主メモ
リ装置（ＭＳＵＩ、６は・中央処理装置（ＣＰＵ ）、
７はバラシアである。FIG. 3 is a block diagram of a data processing system according to an embodiment of the present invention, in which 1 and 2 are input/output devices (l10-
A, l10-B), channel processing device rcHP in 3)
, 4 is a memory control unit (MCU), 5 is a main memory unit (MSUI), 6 is a central processing unit (CPU),
7 is Barasia.
第３図において、入出力装置１から主メモリ装置５ヘデ
ータ【ストアする場合、ｔたは主メモリ装置５のデータ
を入出力装置２へ書出す帯金は、従来通りの経路、すな
わち、入出力装置ｌ→チ）ネル処理装置３→メモリ制御
Ｉｌ！！置４→主メモリ装置５、または、主メモリ装置
５→メモリ制御装置４→チヤネル処瑠装置３→入出力装
置２の経路でデータ転送が行なわれるが、入出力装置間
Ｋかけるデータ転送の場合、入出力装置１→チヤネル処
理［Ｎ３→入出力装置２の経路でデータ転送が行なわれ
る。In FIG. 3, when data is stored from the input/output device 1 to the main memory device 5, the charge for writing data from the main memory device 5 to the input/output device 2 is routed through the conventional route, that is, the input/output Device I → Channel processing device 3 → Memory control Il! ! Data transfer is performed along the route 4→main memory device 5, or main memory device 5→memory control device 4→channel processing device 3→input/output device 2, but in the case of data transfer between input/output devices, , I/O device 1→channel processing [N3→I/O device 2] The data transfer is performed along the route.
第４図は実施例の詳細ブロック図であり、第３図と同一
番号のものは同一のもの、１０はデータ送出側の入出力
装置であるＤＡＳＤ−Ａ％ １１はデータ受取り儒の入
出力装置であるＤＡＳＤ−Ｂ。FIG. 4 is a detailed block diagram of the embodiment, in which the same numbers as those in FIG. DASD-B.
１２と１３はチャネル（ＣＨＩ、１４と１５はチャネル
（ＣＨ）内にもうけられる、例えば３２バイト谷量のバ
ッファ、Ｌ、、６ｔ！チヤネル制御ｔ（ＣＣＷ）、１７
にチャネル処理装置（ＣＨＰ ３３の制ｍ部ｒｃＴＬ）
、１８はデータ送出側入出力装置のデバイスアドレスを
保持する送出先デバイスアドレスレジスタ、１９１１！
データ受取ｐ側入出力装置のデバイスアドレスを保持す
る転送先デバイスアドレスレジスタ、２０はデータ転送
量情報音ラグ、２２はチャネル処理装置（ＣＨＰ１内の
各種状■情報上保持するチャネル・ステータス・レジス
タ、２３はＩ１０命令命令線、２４は完了報告信号線で
秦る。12 and 13 are channels (CHI), 14 and 15 are buffers provided in the channel (CH), for example, 32-byte valley size, L, 6t!Channel control t (CCW), 17
Channel processing unit (CHP 33 controller rcTL)
, 18 is a destination device address register that holds the device address of the input/output device on the data sending side, 1911!
A transfer destination device address register that holds the device address of the data receiving p-side input/output device; 20 is a data transfer amount information sound lag; 22 is a channel processing unit (various status in CHP 1; channel status register that holds information; 23 is an I10 command command line, and 24 is a completion report signal line.
第４図図示実施例の動作は以下の通りである。The operation of the embodiment shown in FIG. 4 is as follows.
■ まず、ＣＰＵ６に、ＤＡＳＤ−ＡＩＯのデバ（、＜
７）”しＪＤＶＡ（ＡＩ、ＤＡ、８Ｄ−Ｂ １１のデバ
イスアドレスＤＶＡ（Ｂ）、転送データ量、ＤＡＳＤ間
直接転送指示フラグなどｔ主メモリ装置（ＭＳＵ）５の
チャネル制御肇（ＣＣＷｌ １６に設定ＬＦｔ上テ、Ｃ
ＨＰＩＫＩ１０命令會発生する。■ First, install the DASD-AIO device (, <
7) "JDVA (AI, DA, 8D-B) 11 device address DVA (B), amount of data to be transferred, DASD-to-DASD direct transfer instruction flag, etc. Main memory unit (MSU) 5 channel control (CCWl set to 16)" LFt upper Te, C
HPIKI10 command meeting is generated.
ＣＨＰ３に、Ｉ１０命令命令線２３により、ＩＣＷ）１
６の内容を読出し、上記ＤＶＡ （Ａ １を送出先デバ
イスアドレスレジスタ１８に％ＤＶＡ （Ｂ Ｉ Ｔｈ
＆送先送先ディスアドレスレジスタ１９に、転送データ
量データ・カウント・し・ジスタ２０ｔ’Ｃ％ＤＡＳＤ
間直接転送指示フラグを直接転送指示フラグ２１にそれ
ぞれセットする。ICW)1 to CHP3 by I10 command command line 23
Read the contents of %DVA (B I Th
& Destination Destination Disaddress Register 19, transfer data amount data count register 20t'C%DASD
The temporary direct transfer instruction flag is set in the direct transfer instruction flag 21, respectively.
■ 次に、ＣＨＰ３ｆｌ、送出先デノ（イスアドレスレ
ジスタ１８の内容にもとづいて、ＤＡＳＤ−ＡＩＯの指
定されたアドレスからデータを読出し、ＤＡＳＤ−ＡＩ
Ｏが属するチャネル（ＣＨ）１２のバッファ１４に畳込
む。■ Next, the CHP3fl reads the data from the specified address of the DASD-AIO based on the contents of the destination deno (chair address register 18), and
Convolve into the buffer 14 of the channel (CH) 12 to which O belongs.
■ ｃｕｐａ’ｒｘ、直接転送指示フラグ２１（オン状
態のとき、バッファ１４のデータを別Ｖ）ノ（ツファ７
にストアする。このバツ７アフは、入出力装置間直接転
送のｔめに新しく設けられた専用バッファであり、３２
〜１２８）（イト＠度の容量會有している。■ cupa'rx, direct transfer instruction flag 21 (when on, data in buffer 14 is transferred to another V)
Store in. This x7af is a newly provided dedicated buffer for direct transfer between input/output devices, and is 32
~128) (It has a capacity of 128 degrees).
■ ＣＨＰ３は、続いて、この）（ツファ７のデータｔ
−ＤＡ８Ｄ−Ｂ ｌ １が属するチャ・ネル（ＣＨ）１
３のバッファ１５Ｊ’書き出丁・
＠ −ＣＨＰ３ｎ、転送先デノ（イスアドレスレジス
タ１９の内容にもとづいてこの）（ツ７ア１５のデータ
ＶｔＤＡ８Ｄ−Ｂｌｌの指定されたアドレスへ書き出す
。■ CHP3 then uses this )(Tsfa7 data t
- Channel (CH) 1 to which DA8D-B l 1 belongs
3's buffer 15J' is written to the designated address of the transfer destination data (based on the contents of the chair address register 19) (data VtDA8D-Bll of the 7A15).
■ このＬうにしてデータ転送を進めてゆき、データ・
カウント・レジスタ２０で指定されたデータ量の転送を
終了したとき、ＣＨＰｇはチャネル・ステータス・レジ
スＰ２２に９ｉｋ持されているチャネル・ステータス情
報ｔ−Ｍ８Ｕｌの所定領域に格納した後、ＣＰＵ６に対
して完了報告信号＠２４に１ｖ完了報告を行なう。■ Proceed with the data transfer in this manner, and the data
When the transfer of the amount of data specified by the count register 20 is completed, the CHPg stores the channel status information t-M8Ul held in the channel status register P22 in a predetermined area, and then sends the data to the CPU 6. A 1v completion report is sent to the completion report signal @24.
以上説明した工うに本発明に↓れば、入出力装置間のデ
ータ転送を主メモリ装置を経由（ずに行なうＬうにした
ものでデータ転送の高速化が計れ、さらに主メモリ装置
のアクセス競合の頻度が減少するのでＣＰＵ性能が向上
するという利点ｖｔ４たらすことができる。According to the present invention, as described above, data transfer between input and output devices is performed without going through the main memory device, which increases the speed of data transfer, and further reduces access conflicts in the main memory device. Since the frequency is reduced, an advantage vt4 can be obtained that CPU performance is improved.
また、従来方式ではＣＰＵから２回Ｉ１０命令を発出し
ていたのに対し、本発明では１回Ｉ１０命令管発出する
のみでな（、ＣＰＵ負荷の軽減が計れるという効果も合
わせ持りている。Furthermore, whereas in the conventional system the I10 command is issued twice from the CPU, the present invention only issues the I10 command once (it also has the effect of reducing the CPU load).
第１図は従来のデータ転送経路管示す図、第２図は従来
例の動作態様上詳細に説明する図、第３ＷＪは本発明に
よる実施例Ｏデータ処理システムのブロック図、第４Ｗ
Ｊは実施例の詳細ブロック図である。
第４！！ｉｌＫ！？いて、３はチャネル処理装置、５は
主メモリ装置、６はＣＰＵ、７扛バツフア、１０はデー
タ送出側入出力装置、１１はデータ受取ｐ側の入出力装
置、１２と１３はチャネルである。FIG. 1 is a diagram showing a conventional data transfer path pipe, FIG. 2 is a diagram explaining the operation mode of the conventional example in detail, 3rd WJ is a block diagram of the embodiment O data processing system according to the present invention, and 4th WJ is a diagram showing a conventional data transfer path pipe.
J is a detailed block diagram of the embodiment. Fourth! ! ilK! ? 3 is a channel processing device, 5 is a main memory device, 6 is a CPU, 7 is a buffer, 10 is an input/output device on the data sending side, 11 is an input/output device on the data receiving side, and 12 and 13 are channels.
Claims (1)
指示に％とづいて該入出力装置と主メモリ装置との間の
データ転送を制御するチャネル処理装置通知される少な
くともデータ送出側入出力装置のデバイスアドレス、デ
ーー受ｓｐａ入出力装置のデバイスアドレス、データ転
送量情報および入出力装置間ｌ［豪ｍ１１ｔ指示情報を
保持する手段とをそなえ、入出力装置開直−転送指示情
報がオン＄ＩＩのときは、指定されたデータ送出側入出
力装置から順次データを読取り、上記入出力装置崗直接
データ転送用バッファにストアセレめてゆくとともに、
１入出力装置間直接データ転送用バッフ７に保持されて
いるデータを主メ毫り装置を介す基ことなく、指定され
艮データ受ｌｌｌ１夛側入出力装置へ順次送出してゆく
１５にし、上記データ転送量情報で指定されたデータ量
の転送上終了したとき中央処理装置へ終了報貴を行なう
Ｌうにしたことを＊＊＊とｊるチャネル処ｍ装置。A channel processing device that accommodates the input/output device t and controls the data transfer between the input/output device and the main memory device based on instructions from the i* device; at least the data to be notified; The device address of the sending input/output device, the device address of the data receiving spa input/output device, data transfer amount information, and means for holding instruction information between the input/output devices are provided, and the input/output device restart-transfer instruction is provided. When the information is ON $II, data is sequentially read from the specified data sending input/output device, stored in the buffer for direct data transfer from the input/output device, and
The data held in the buffer 7 for direct data transfer between input/output devices is sequentially sent to the designated input/output device without going through the main mailing device. The channel processing device indicates that it is configured to send a termination reward to the central processing unit when the transfer of the amount of data specified by the data transfer amount information is completed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10398081A JPS585823A (en) | 1981-07-03 | 1981-07-03 | Channel processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10398081A JPS585823A (en) | 1981-07-03 | 1981-07-03 | Channel processing device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS585823A true JPS585823A (en) | 1983-01-13 |
Family
ID=14368460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10398081A Pending JPS585823A (en) | 1981-07-03 | 1981-07-03 | Channel processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS585823A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6039265A (en) * | 1983-08-12 | 1985-03-01 | Fujitsu Ltd | Data transfer system |
| JPH01101266A (en) * | 1987-10-14 | 1989-04-19 | Comany Kk | Two pairs of hanger wheels of two-layer horizontal wheels and their combination running rail |
| US7067023B2 (en) * | 2000-05-26 | 2006-06-27 | Jfe Steel Corporation | Cold rolled steel sheet and galvanized steel sheet having strain age hardenability and method of producing the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52155937A (en) * | 1976-06-21 | 1977-12-24 | Nec Corp | Data transfer unit |
| JPS54104745A (en) * | 1978-02-03 | 1979-08-17 | Hitachi Ltd | Control system for data transfer |
| JPS558605A (en) * | 1978-06-30 | 1980-01-22 | Fujitsu Ltd | Data processing system |
| JPS55105729A (en) * | 1979-02-07 | 1980-08-13 | Toshiba Corp | Data processing unit |
-
1981
- 1981-07-03 JP JP10398081A patent/JPS585823A/en active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52155937A (en) * | 1976-06-21 | 1977-12-24 | Nec Corp | Data transfer unit |
| JPS54104745A (en) * | 1978-02-03 | 1979-08-17 | Hitachi Ltd | Control system for data transfer |
| JPS558605A (en) * | 1978-06-30 | 1980-01-22 | Fujitsu Ltd | Data processing system |
| JPS55105729A (en) * | 1979-02-07 | 1980-08-13 | Toshiba Corp | Data processing unit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6039265A (en) * | 1983-08-12 | 1985-03-01 | Fujitsu Ltd | Data transfer system |
| JPH01101266A (en) * | 1987-10-14 | 1989-04-19 | Comany Kk | Two pairs of hanger wheels of two-layer horizontal wheels and their combination running rail |
| US7067023B2 (en) * | 2000-05-26 | 2006-06-27 | Jfe Steel Corporation | Cold rolled steel sheet and galvanized steel sheet having strain age hardenability and method of producing the same |
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